KR100832152B1 - 반도체 헤테로구조, 반도체 헤테로구조의 형성방법 및 반도체 헤테로구조를 포함하는 절연층 위의 스트레인층 웨이퍼 - Google Patents

반도체 헤테로구조, 반도체 헤테로구조의 형성방법 및 반도체 헤테로구조를 포함하는 절연층 위의 스트레인층 웨이퍼 Download PDF

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Abstract

본 발명은 제1 평면 격자상수 a1을 갖는 기판을 제공하는 단계, 제2 평면 격자상수 a2를 갖는 버퍼층을 제공하는 단계 및 상기 버퍼층 위로 상부층을 제공하는 단계를 포함하는 반도체 헤테로구조를 형성하는 방법에 관한 것이다. 반도체 헤테로구조의 표면 거칠기를 향상시키기 위하여 버퍼층과 상기 상부층 사이에 부가층이 상기 제공되되, 이 부가층은 제1 및 제2 격자상수 사이에 있는 제3 평면 격자상수 a3을 갖는다.

Description

반도체 헤테로구조, 반도체 헤테로구조의 형성방법 및 반도체 헤테로구조를 포함하는 절연층 위의 스트레인층 웨이퍼{semiconductor heterostructure, method for forming the semiconductor heterostructure and strained silicon on insulataor wafer(sSOI) comprising the semiconductor heterostructure}
도 1은 반도체 헤테로구조를 형성하기 위한 본 발명의 방법의 제1 실시예를 보여준다.
도 2는 제1 실시예에 대응되는 본 발명의 반도체 헤테로구조를 보여준다.
도 3a 내지 도 3f는 본 발명에 따른 반도체 헤테로구조를 사용하는 스마트컷 형태의 공정을 도시한다.
본 발명은 제1 평면 격자 상수(in-plane lattice parameter) a1를 갖는 기판을 제공하는 단계, 제2 평면 격자 상수 a2를 갖는 버퍼층을 제공하는 단계, 버퍼층 위로 상부층을 제공하는 단계를 포함하는 반도체 헤테로구조를 형성하는 방법과 관련된다. 더 나아가 본 발명은 해당 반도체 헤테로구조 및 그러한 반도체 헤테로구조를 포함하는 반도체 소자와 관련된다. 이와 같은 반도체 헤테로구조는 스트레인드(strained) 반도체층을 갖는 반도체 헤테로구조 소자를 개시하는 US 5,442,205로 부터 알려져 있다. 알려진 헤테로구조는 공간적으로 구배된(spatially graded) GexSi1-x 에피택셜층을 갖는 실리콘 기판 위에 놓이는 실리콘 또는 저마늄의 스트레인드 에피택셜층을 포함한다. 실리콘 기판과 스트레인드층 사이에서 구배층 위에는 구배가 없는 캐핑층 Gex0Si1-x0이 개재된다. 구배층과 캐핑층은 그 안에서 버퍼층의 역할을 하고 스트레인드층(strained layer)은 상부층의 역할을 한다. 그러한 헤테로구조는 예를 들면 표면 방출 LED 또는 MOSFET을 위한 토대로서 역할을 할 수 있다.
버퍼층의 공간적으로 구배된 GexSi1-x 층은 결함의 밀도를 최소화하면서 아래에 놓인 기판과 증착된 리랙스드(relaxed) 물질 사이의 격자 상수를 맞게 하는데 사용된다. 통상 구배층의 상부에서 얻어지는 농도에 해당하는 일정한 Ge 농도를 갖는 부가적인 SiGe 캐핑층은 구조의 결정 품질을 향상시키기기 위한 릴렉스드층(relaxed layer)으로서 제공된다.
얻어지는 구조는 통상 더 이상의 사용에 적절하지 않은 표면 모폴로지를 갖는다. US2003/0215990은 반도체 헤테로구조에서 도펀트들의 층간 확산을 방지하는 것을 선취하여, 임의의 다른 층을 성장시키기 전에 평탄화 단계, 특히 화학적 기계적 연마(Chemical Mechanical Polishing: CMP) 단계를 제안한다. 전형적으로 약 2Å의 연마된 평탄한 표면을 제공하는 것이 CMP의 역할이다. CMP에 이어 기판은 다음 층의 증착을 준비하기 위한 또 다른 처리가 요구된다. 그러한 처리는 HF 용액을 사용하는 표면처리와 더 나아가 임의의 산화물을 제거하기 위한 베이크(bake)를 포 함한다. 그 후 US2003/0215990은 실리콘 저마늄 또는 스트레인드 실리콘층과 같은 후속 층의 에피택셜 증착을 제안한다.
그러나, 반도체 헤테로구조를 위해 얻은 표면의 특성은 위에서 기술한 종래의 기술 공정을 적용하는 경우에 만족스럽지 않다. 실제로 다음 층의 증착 전의 베이크에 기인하여 실리콘 저마늄 표면의 거칠어짐이 일어난다. 예를 들면, 스트레인드 실리콘층의 후속 증착 동안, 표면 거칠기는 최종 거칠기를 다시 감소시키는 경향이 있음에도 불구하고, CMP 공정 후에 구배 GeSi 층 표면 또는 (존재한다면) 캐핑층의 거칠기보다 상당히 높은 상태를 유지한다. 스트레인드 실리콘층의 두께는 그 이상의 두께에서 층 안에서 또는 스트레인드층과 그 아래의 층의 경계에서 결함이 응집되는 임계 두께를 초과할 수 없다. 따라서 스트레인드 실리콘층의 전체 두께는 매우 얇아서, 원하는 값으로 스트레인드 실리콘층의 표면을 편평하게 하기 위한 부가적인 CMP가 수행될 수 없다. 표면 거칠기의 부분적인 향상을 허용하는 두께 관점에 더하여, US2003/0215990은 또한 평탄화 후에 층이 성장되는 온도를 조절하는 것을 제안하지만, 여전히 5Å 정도의 최종 표면 거칠기 값만이 얻어진다.
더욱이 상부층, 예를 들면, 스트레인드층과 그 하부층 사이의 매몰(buried) 경계는 버퍼층의 CMP 후 베이크에 기인하여 더욱 높은 거칠기를 갖는다. 절연층 위의 스트레인드 실리콘층(strained silicon on insulator) 형태의 반도체 헤테로구조를 생성하기 위하여 실리콘 스트레인드층이 핸들 기판(handle substrate) 위로 전달되는 경우, 이 매몰 경계는 그러나 상부의 자유층이 될 수 있다. 이것은 예를 들면, 스마트컷 기술에 기반을 둔 공정을 사용하여 얻어질 수 있다. 다시 여기에서 도, 표면을 편평하게 하기 위하여 부가적인 CMP가 수행될 수 없다.
헤테로구조 위의 거친 표면은 그 위에 만들어지는 전자 소자에 대하여 거친 최종 구조를 만들도록 하며, 나아가 형성된 소자의 전기적인 성질에 나쁜 영향을 미치므로, 표면 거칠기는 기판의 품질에 결정적이다.
따라서 본 발명의 목적은 향상된 표면 거칠기 특성 및/또는 향상된 매몰 경계 거칠기 특성을 갖는 헤테로구조 및 대응되는 반도체 헤테로구조를 형성하는 방법을 제공하는 것이다.
본 발명의 목적은 청구항 1에 따른 반도체 헤테로구조를 형성하는 방법에 의해 얻어진다.
버퍼층과 상부층 사이에, 특히 평탄화 및 베이크 단계 후에, 평면 격자 상수의 값이 제1 및 제2 격자 상수 사이가 되도록 선택된 부가층을 제공함에 의하여 부가층의 표면 거칠기가 하부의 버퍼층의 표면거칠기와 비교하여 감소되는 것은 본 발명의 놀라운 발견이다. 따라서 헤테로구조의 표면 거칠기가 종래의 헤테로구조에 비하여 감소된다. 이것은 상부층이 이미 거칠기가 더 완화된 표면 위에 성장되는 사실에 기인한다. 덧붙여, 상부층이 핸들 기판에 전달되어 부가층과 상부층 사이의 매몰 경계가 질질적으로 새로운 자유 표면이 되는 경우, 부가층의 표면이 하부의 버퍼층의 표면보다 더 완화되므로 또한 향상된 표면 거칠기가 얻어질 것이다.
본문에서 용어 "평면 격자상수(in-plane lattice parameter)"는 여러층 사이의 경계면에 실질적으로 평행한 방향에서의 여러층의 격자상수 및 층들이 릴랙스된 상태에서 보여주는 격자상수에 해당된다. 실제로, 격자상수는 사용되는 물질뿐만 아니라 그 물질이 증착되는 하부층의 물질의 성질에도 또한 의존하는 것으로 알려져 있다. 다음의 서로 다른층들의 격자상수 값들을 비교할 수 있도록, 항상 층들은 헤테로에피택셜 조건 아래의 스트레인드 상태에 있지 않고 릴랙스드 상태에 있는 경우의 값들로 언급되며, 이것은 또한 부정형(pseudomorphic) 또는 상응하는(commensurate) 성장이란 용어 아래 알려져 있다. 경계는 보통 두 격자상수에 의해 특징지어질 수 있으므로, 상기에 언급된 조건은 두 격자상수 또는 하나의 격자상수만에 대하여 만족될 수 있다. 나아가 위에서 언급한 것과 같이, 버퍼층은 복수의 층, 즉, 캐핑층을 갖거나 캐핑층을 갖지 않는 조성 구배층(composition graded layer)으로 구성될 수 있다. 청구항 1의 말에 따르면, 기판에 연이어 형성되는 층은 버퍼층이고, 버퍼층에 연이어 형성되는 층은 부가층이다. 덧붙여, 헤테로구조의 상부층은 반드시 최종층일 필요는 없으며, 스트레인드층 또는 릴랙스드층이 그 위에 더 제공될 수 있다.
바람직한 실시예에 따르면 부가층 및/또는 상부층은 버퍼층의 성장온도보다 낮은 성장온도에서 성장될 수 있다. 부가층의 중간적인 평면 격자상수에 더하여, 부가층 및/또는 상부층을 위한 성장 온도를 버퍼층의 성장온도에 비하여 감소하는 것에 의하여 반도체 헤테로구조의 표면 거칠기가 종래 기술에 의하여 얻어지는 것과 비교하여 더욱 향상되는 것은 본 발명의 또 다른 놀라운 발견이다. 따라서 두 거칠기 감소 방법을 결합하는 것에 의하여 표면 거칠기의 결과적인 감소는 더욱 향상될 수 있다.
유리하게 성장온도는 상기 버퍼층을 형성하는데 사용되는 성장온도보다 약 50℃에서 약 500℃ 더 낮도록 선택된다. 온도의 정밀한 선택은 예를 들면 층의 CVD 형태의 증착 동안 사용되는 전구체에 의존한다.
유리한 실시예에 따르면, 부가층의 두께는 그 보다 두꺼울 경우 결함이 발생하는 임계 두께보다 적을 수 있는데, 특히 1000Å보다 적을 수 있고, 더욱 상세하게는 약 200Å에서 800Å의 두께일 수 있고, 더더욱 상세하게는 약 600Å의 두께일 수 있다. 임계 두께는 부가층을 위한 물질의 선택 및 그 하부의 층에 의존하지만, 또한 증착 온도의 함수임을 주목하여야 한다. 그러나, 위에서 언급한 값들에 대하여, 향상된 표면 거칠기 값이 얻어졌다. 부가층을 얇게 유지하는 것은 그 표면에 결함을 방지하는데 이점이 있으며, 더욱이 처리량이 높아질 수 있으므로 생산성에 관련하여 유리하다.
유리하게 버퍼층과 부가층은 적어도 두 화합물 A 및 B를 포함하고 서로에 대하여 다른 조성 A1-xa2Bxa2 및 A1-x3Bxa3 를 가질 수 있다. 예를 들면, 버퍼층은 기판으로부터 출발하여 격자상수가 상부층과의 경계를 향하여 증가하도록(또는 감소하도록) 두 물질의 구배층일 수 있고, 부가층에 대하여 두 물질의 조성은 격자상수의 되돌아감(또는 증가)이 관측되도록 선택될 수 있다. 실제로, 조성을 변화시킴에 의하여 통상 격자상수가 결과적으로 변화한다. 동일한 화합물을 사용함에 의하여, 버퍼층과 부가층은 비슷한 공정 조건 아래에서 성장될 수 있으며, 다른 조성과 따라서 다른 격자상수를 실현하기 위하여 단지 화합물의 공급이 조절될 필요가 있다.
바람직하게 조정의 차이 Δx=xa2-xa3는 대략 0.5%에서 8%, 특히 2%-5%, 더욱 상세하게는 2.5%이다. 조성에서 이러한 변화에 대하여, 최적화된 표면 거칠기 값이 상부층의 표면에 대하여 얻어졌다. 0.5%보다 적은 Δx에 대하여는 원하는 편평화 효과가 충분하지 않고, 8%보다 큰 Δx에 대하여는 부가층의 최대 두께가 감소된 임계 두께로 말미암아 너무 많이 제한된다.
바람직하게 상부층은 스트레인드층 또는 릴렉스드층일 수 있고, 특히 실리콘(sSi), 실리콘 저마늄(Si1-xGex), 저마늄(Ge) 및 갈륨 아세나이드(GaAS) 중의 하나일 수 있다. 이러한 물질들은 현대 전자공학에서 중요한 역할을 하고 있으며 따라서 이러한 물질들의 향상된 반도체 헤테로구조를 갖고 최적화된 전자공학적 특성이 얻어질 수 있다. 유리하게 기판은 실리콘일 수 있고/또는 버퍼층은 실리콘 저마늄(Si1-xa2Gexa2)일 수 있다. 표준 물질로서 실리콘은 쉽게 입수가능하며 제조 비용을 낮게 할 수 있다. 더욱더 실리콘 저마늄에 비하여 버퍼층의 증착 공정이 잘 확립되어 있어서 실리콘과 저마늄 전구체를 각각 공급함으로써 고품질의 구배층 또는 계단식 조성을 갖는 층들이 얻어질 수 있다. 바람직한 실시예에 따르면 부가층은 실리콘 저마늄(Si1-xa3Gexa3)일 수 있다. 따라서 부가층을 성장하기 위하여 단지 버퍼층이 원하는 층으로 성장하는데 이미 사용된 공정을 채용할 수 있다.
바람직한 실시예에 따르면, Si 기판으로부터 출발하여, 버퍼층의 격자상수는 증가한다. 버퍼층의 CMP와 베이크 후의 결과적인 표면 거칠기는 봉우리와 골짜기를 갖는 표면 토폴로지에 기여할 수 있는데, 결정 물질의 격자상수는 명목 격자상수와 비교하여 봉우리에서 더 크고, 골짜기에서 더 작은 경향이 있다. 보다 나은 격자상수의 매치가 관측되기 때문에 더 작은 명목 격자상수를 갖는 부가층을 성장시킴에 의하여 골짜기에서 층의 성장속도가 봉우리에 대하여보다 더 클 수 있다. 그에 따라서 원하는 표면 편평화 효과를 이끌 수 있다.
바람직하게 상기 상부층 및/또는 상기 부가층에 사용되는 경우의 실리콘 저마늄의 성장온도는 다음과 같이 선택될 수 있다.
<표 1>
층 물질 부가층(5)의 성장온도[℃]
Si1-xGex, xε[0,20] 650-750
Si1-xGex, xε[20,40] 600-700
Si1-xGex, xε[40,60] 550-650
Si1-xGex, xε[60,80] 500-600
Si1-xGex, xε[80,90] < 600
Si1-xGex, xε[90,100] < 550
이러한 특정 물질의 선택에 대하여, 향상된 표면 거칠기 값이 얻어졌다. 유리하게 상부층에 사용되는 경우의 실리콘 저마늄의 성장온도는 600℃보다 작고, 특히 550℃에서 700℃보다 작도록 선택되거나 또는 상부층에 사용되는 경우의 실리콘 저마늄의 성장온도는 500℃보다 작도록 선택될 수 있다. 이러한 특정 물질의 선택에 대하여, 향상된 표면 거칠기 값이 얻어졌다.
바람직하게 부가층을 위한 전구체는 할로겐 구성요소를 포함하지 않도록 선택될 수 있다. GeSi에 대하여, 이것은 예를 들면 저메인과 실레인 또는 다이실레인 전구체를 사용할 수 있다. 전구체 내의 할로겐의 존재는 예를 들면 결정 결함의 위 치에서의 선택적인 식각에 기인하는, 결정결함이 드러나도록 하는 위험을 생성하며, 이것은 GeSi 물질에서 존재할 수 있고, 이것은 결함의 크기를 증가시키고 층의 품질을 나쁘게 할 수 있다.
본 발명은 또한 청구항 12 항에 다른 반도체 헤테로구조와 관련된다. 위에서 설명한 바와 같이 이러한 반도체 헤테로구조는 향상된 표면 거칠기 값을 가지므로 유리하다.
청구항 12 항에 따른 반도체 헤테로구조에서 상기 상부층의 표면 거칠기는 1.8Å RMS보다 작고, 특히 1.5Å RMS보다 작고, 더욱 상세하게는 1.3Å RMS보다 작다. 그 위에 형성되는 소자의 전기적인 성질이 시작 기판의 거칠기에 크게 의존하므로 그러한 작은 표면 거칠기 값은 유리하다.
청구항 12 항 또는 13항의 반도체 헤테로구조에서, 상기 부가층과 상기 상부층 사이의 경계에서의 경계 거칠기는 2.5Å RMS보다 작고, 특히 2.0Å RMS보다 작고, 더욱 상세하게는 1.8Å RMS보다 작다. 반도체 헤테로구조의 사용의 의존하여 부가층과 상부층 사이의 매몰 경계는 다시 자유 표면이될 수 있고 특히 전자 특성이 표면 거칠기에 크게 의존하므로 이 경우 향상된 표면 거칠기는 유리하다.
변형예에 따르면, 버퍼층과 부가층은 적어도 두 화합물 A 및 B를 포함하고, 서로에 대하여 다른 조성 A1-xa2Bxa2 및 A1-xa3Bxa3를 가질 수 있다. 층들의 조성을 변화시킴에 의하여 원하는 격자상수가 성장 조건을 변화시킴에 의하여 쉽게 얻어질 수 있다.
변형예에 따르면, 이전에 언급한 바와 같이, 조정의 차이 Δx=xa2-xa3는 대략 0.5%에서 8%, 특히 2%에서5%, 더욱 상세하게는 2.5%이다. 이러한 값들에 대하여 최적화된 표면 거칠기 값들이 관측되었다. 0.5%보다 적은 Δx에 대하여는 원하는 편평화 효과가 충분하지 않고, 8%보다 큰 Δx에 대하여는 부가층의 최대 두께가 감소된 임계 두께로 말미암아 너무 많이 제한된다.
바람직하게 부가층 및/또는 상부층의 두께는 그 보다 두꺼울 경우 결함이 발생하는 임계 두께보다 적을 수 있는데, 특히 1000Å보다 적을 수 있고, 더욱 상세하게는 약 200Å에서 800Å의 두께일 수 있고, 더더욱 상세하게는 약 600Å의 두께일 수 있다. 부가층을 얇게 유지하는 것은 그 표면에 결함을 방지하는데 이점이 있으며, 더욱이 처리량이 높아질 수 있으므로 생산성에 관련하여 유리하다. 더욱이 전위의 생성이 방지된다. 표면 거칠기는 상부층 물질의 성장 후에 더 나아지는 경향이 있으며, 이것은 최소한의 층 거칠기를 제공하기 위하여 더 두꺼운 층을 성장하도록 자극할 수 있다. 그러나 다른 결정 변수를 갖는 하부층에 성장된 결정 구조에서 성장 스트레스는 전위와 같은 결함을 이끌어 결과적으로 기판의 품질을 나쁘게할 수 있으므로, 두께의 이 유리한 효과는 임계 두께에 의하여 제한된다.
바람직하게 상부층은 스트레인드 실리콘, 실리콘 저마늄 및 저마늄 중의 하나이고 기판은 실리콘이고 버퍼층은 실리콘 저마늄일 수 있다.
본 발명은 더 나아가 위에서 기술된 바와 같이 반도체 소자의 제조공정에서 반도체 헤테로구조의 기판으로서의 사용과 관련된다. 최적화된 표면 거칠기를 갖 고, 본 발명에 따른 반도체 헤테로구조 위에 제조된 반도체 소자의 전기적 성질은 최신 기술의 반도체 헤테로구조 위에 형성된 소자에 비하여 우수하다.
본 발명은 더 나아가 위에서 기술된 바와 같이 반도체 소자의 제조공정에서 반도체 헤테로구조의 기판으로서의 사용과 관련된다. 덧붙여, 위에서 기술된 반도체 헤테로구조는 절연층 위의 스트레인드층 웨이퍼, 특히 절연층 위의 스트레인드 실리콘 웨이퍼의 제조 공정에서 유리하게 사용될 수 있다. 본 발명의 반도체 헤테로구조의 향상된 표면 거칠기를 갖고, 향상된 성질을 갖는 전자 소자와 향상된 성질을 갖는 잘 만들어진 기판이 이용가능해 질 수 있다. 특히, 스트레인드 실리콘과 같은 스트레인드층을 포함하는 기판은 더욱더 중요해지고 있으며 더 빠른 반도체 소자의 기초가 된다.
바람직하게 위에서 기술된 반도체 헤테로구조는 스마트컷 형태의 제조 공정에서 사용될 수 있으며, 여기서 반도체 헤테로구조는 도너 기판으로서 사용된다. 전형적으로 스마트컷 형태의 공정은 핸들기판 예를 들면 실리콘 웨이퍼를 제공하는 단계, 도너 기판에 예정된 스플리팅 영역을 형성하고 도너 기판을 핸들 기판에 붙이는 단계 및 예정된 스플리팅 영역에서 도터 기판을 떼냄으로써 도너 기판의 층을 핸들 기판으로 전달하여 합성물 웨이퍼를 형성하는 단계를 포함한다. 부가층 안에 또는 부가층과 상부층 사이의 매몰 경계에 예정된 스플리팅 영역을 형성함에 의하여 매몰 경계는 식각 단계 후에 부가층의 남은 물질을 제거하여 합성물 웨이퍼의 자유 표면이 될 수 있다. 본 발명에 따른 반도체 헤테로구조를 사용하는 경우 매몰 경계는 향상된 표면 거칠기를 가지므로, 최종 식각 단계가 최종 표면 거칠기를 저 하시키지 않도록 조절되는 한, 스마트컷 공정에 의해 얻어지는 가공된 웨이퍼의 최종 품질은 향상된다.
본 발명은 또한 위에서 기술된 바와 같이 반도체 헤테로구조를 포함하는 반도체 소자와 관련된다. 위에서 언급한 바와 같이, 반도체 소자는 최신 기술의 헤테로구조 기판을 포함하는 유사한 반도체 소자와 비교하여 더 우수한 전기적 성질을 보일 것이다.
본 발명은 또한 웨이퍼, 특히 Si 웨이퍼 및 상기 웨이퍼의 한 표면 위의, 위에서 기술된 반도체 헤테로구조로부터 상기 웨이퍼로 전달된 스트레인드 Si 층을 포함하는 절연층 위의 스트레인드층 웨이퍼(sSOI)와 관련된다. 여기서 상부층은 스트레인드 실리콘층이고 스트레인드 실리콘층과 상기 부가층 사이의 원래의 매몰 경계는 sSOI 웨이퍼의 자유 표면에 해당된다. 이 sSOI 웨이퍼는 그 표면 거칠기 품질이 종래의 sSOI 웨이퍼에 비하여 향상된 점에 의하여 종래 기술로부터 차별화된다.
다음의 실시예들은 실리콘 기판, 실리콘 저마늄 버퍼층 및 스트레인드 실리콘층을 사용하여 기술될 것이다. 그러나 이것은 본 발명을 이러한 물질들로 한정하는 것을 의미하지는 않는다. 실제로, 본 발명은 또한 스트레인드 SiGe, SiGeC, Ge 또는 GaAs와 같은 다른 적절한 물질들에 적용될 수 있다.
본 발명의 유리한 실시예들이 다음에서 도면과 관련하여 기술될 것이다.
도 1은 반도체 헤테로구조를 형성하기 위한 본 발명의 제1 실시예를 보여주는 블록도이다. S1 단계에서 실리콘 기판이 제공된다. 다른 크기와 다른 결정 표면 을 갖는 실리콘 기판이 사용될 수 있다. 그리고 나서 S2 단계에서 Si1-xGex의 버퍼층이 바람직하게는 에피택셜하게 실리콘 기판 위에 성장된다. 버퍼층은 구배 버퍼층일 수 있다. 따라서 두 화합물: 실리콘과 저마늄은 버퍼층의 두께에 걸쳐 변화될 수 있다. 이렇게 함으로써 구배 버퍼층에서 격자상수는 천천히 변화한다. 예를 들면, 격자상수가 하부의 Si 기판의 것과 대응하도록 격자상수는 실리콘 기판을 향한 경계에서 x=0으로 시작할 수 있다. 그 후 저마늄 농도는 약 20%까지 증가할 수 있으며, 그에 의하여 평면 격자상수는 더 커진다. 그러나 최종 저마늄 농도는, 예를 들면, 30%, 40%로 자유로이 선택될 수 있고 100%에 도달할 수도 있다.
버퍼층은 최신 기술, 예를 들면, 일반적인 공정 조건을 사용하여 에피택셜 장비에서 화학 기상 증착 기술을 사용하여 성장될 수 있다. 실리콘 저마늄 증착을 위한 적절한 전구체(precursor) 가스는 예를 들면 운반가스인 H2와 함께 SiH4, Si3H8, DCS 또는 TCS 및 GeH4, GeH3Cl, GeH2Cl2, GeHCl3 또는 GeCl4 를 포함할 수 있다. 전구체 가스와 그 분해(decomposition) 온도에 따라 증착온도가 선택되며, 약 20%까지의 저마늄 함량을 갖는 Si1-xa2Gexa2 의 성장을 위한 적절한 일부 가능한 예가 표 2에 나타나 있다. 조성 구배는 Si 및/또는 Ge 전구체의 양을 조절함으로써 얻어진다. 다른 방법으로는 분자 빔 에피택시(molecular beam epitaxy)에 의하여 증착이 수행될 수 있다.
<표 2>
Si 전구체 Ge 전구체 증착 온도
SiH4 GeH4 800℃ - 900℃
SiH2Cl2 GeH4 850℃ - 900℃
SiH2Cl2 GeCl4 1000℃ - 1100℃
SiHCl3 GeCl4 1050℃ - 1150℃
그 후 단계 S3에서는 2㎛*2㎛의 스캔 윈도우에 대하여 얻어지는 약 1.3Å RMS의 거칠기를 갖는 Si1-xa2Gexa2 층의 표면을 얻기 위하여 화학적 기계적 연마(CMP)로 구성되는 표면처리가 수행된다. 그리고 나서 얻어진 구조는 베이크 단계가 진행된다. 즉, 불산 HF에 담가져 수소 H2에서 약 3분 동안 약 800℃에서 850℃의 온도 범위에서 가열된다. 이 단계는 버퍼층의 표면으로부터 산화막을 제거하기 위하여 사용되지만 베이크 단계는 표면 거칠기를 약 2.6Å로 증가시킨다.
표면처리에 뒤이어, S4 단계에서 버퍼층 위에 부가층이 성장된다. 이 부가층은 같은 실리콘 저마늄 화합물의 일정(constant) 조성이지만, 버퍼층의 최종층의 조성과 다른 Si1-xa3Gexa3으로 성장된다. 같은 화합물이기 때문에, 각 화합물에 대하여 제공되는 전구체 가스의 양을 제외하고 실질적으로 같은 성장 조건이 선택될 수 있다. 버퍼층과 격자 매치가 되지 않는, 부가층과 모든 이후 층의 총 두께는 임계 두께 이상에서 발생할 수 있는 전위(dislocation) 또른 다른 결함의 결정핵 생성을 방지하기 위하여 임계 두께보다 작아야 한다. 임계 두께의 값은 버퍼층과 부가층 사이의 Ge 농도의 차이에 의존하며, 또한 분해 온도에 의존한다. 최적의 결과가 부가층에 대하여 1000Å 미만, 특히 약 200Å에서 600Å의 범위의 두께, 더욱 상세하게는 약 600Å에서 얻어졌다. 제2 층의 조성은 평면 격자상수가 제1 버퍼층의 최종 층의 평면 격자상수보다 더 작도록 선택된다. 버퍼층의 상부의 20%의 저마늄 조성에 대하여, 이 실시예에서 부가층에 대한 적절한 저마늄 퍼센티지는 12%에서 19.5%, 특히, 17.5%이다. 버퍼층의 40% Ge에 대하여, 부가층의 Ge 농도는 35%에서 39.5% 사이이다.
그 후 S5 단계에서 스트레인 실리콘(sSi)층이 최신 증착 기술을 사용하여 부가 버퍼층 위에 에피택셜하게 증착된다.
도 2는 위에서 기술된 바에 따라 본 발명의 공정이 수행된 후에 얻어진 결과를 도시한다. 본 실시예에 따른 반도체 헤테로구조(1)는 평면 격자상수 a1을 갖는 실리콘 기판(2), 기판(2)과의 경계에서 저마늄 퍼센티지 0%를 갖고, 그 상부표면(4)에서 약 20%의 저마늄 퍼센티지를 갖는 구배 Si1-xa2Gexa2 버퍼층(3)을 포함한다. 버퍼층(3)에서 평면 격자상수 a2는 Ge의 양이 증가함에 따라 증가한다. 구배 버퍼층은 실질적으로 릴랙스된다. 구배 버퍼층(3) 위에 부가적인 에피택셜 Si1-xa3Gexa3 층(5)이 위에서 기술된 바와 같이 버퍼층(3)의 CMP와 베이크 후에 형성된다. 부가층은 12%에서 19.5%, 특히 17.5%의 범위에 있는 저마늄 퍼센티지를 갖는다. 그러므로 부가층의 명목상의(nominal), 따라서 릴랙스드 평면 격자상수 a3은 버퍼층(3)의 상부의 a2보다 더 작다. 그러나 두께가 임계 두께보다 더 작으므로 부가층(5)는 스트레인되며 이것은 평면 격자상수가 명목값보다 더 큰 것을 의미한다. 마지막으로 부가층(5)의 상부에 스트레인드 실리콘층(6)이 상부층으로서 존재한다.
약 200Å의 두께를 갖는 스트레인드 실리콘층(6)에 대하여, 1.8Å RMS, 특히 1.3Å RMS보다 작은 값의 표면 거칠기가 약 2.6Å RMS의 버퍼층(3)의 베이크 후 거칠기를 갖고 얻어진다. 지금까지, 최신 기술의 공정으로, 오직 1.8Å RMS를 초과하는 표면 거칠기가 관찰되었다.
이미 부가층(5)과 스트레인드 실리콘층(6) 사이의 매몰 경계(7)는 2.5Å RMS, 특히 2.0Å RMS, 더욱 상세하게는 1.8Å RMS 보다 적은 거칠기를 갖는 것으로 알려져 있다. 매몰 경계의 거칠기는 따라서 CMP와 베이크 후에 2.6Å의 거칠기를 갖는 경계(4)와 비교하여 향상된 것이다.
본 발명의 제1 실시예가 구배 버퍼층(3)에 대하여 설명되었다. 그러나, 다른 조성 구조를 갖는 버퍼층을 제공하는 것이 가능하다.
예를 들면, CMP와 베이크 이전에 캐핑층이 구배층(3) 위에 제공될 수 있고, 또는 버퍼층은 바이-레이어(bi-layer), 특히, 3개에서 5개의 바이-레이어의 적층을 포함할 수 있는데, 제1 바이-레이어는 구배 조성을 갖고 제2 바이-레이어는 일정 조성을 갖는다. 버퍼층은 일정한 저마늄 조성을 갖는 복수의 층들로 구성되되, 층에서 층으로 늘어나는 조성을 갖도록 하는 것이 또 다른 대안이 된다. 덧붙여, 부가층(5)과 최종층(6) 사이에 이른바 캐핑층 또는 릴랙스드 층이라고 불리는 하나 또는 그 이상의 부가층을 제공하는 것이 가능하다. 예를 들면, 또 하나의 SiGe 층이 다른 SiGe 조성을 갖고 부가적인 버퍼층 위에 증착될 수 있다.
실리콘 저마늄 버퍼층 대신에 다른 화합물 물질이 실리콘 기판으로부터 시작하여 원하는 값을 향하도록 격자상수를 천천히 증가시키기 위하여 사용될 수 있다.
다른 변형예에 따르면, 스트레인드 실리콘층(6) 대신에 저마늄 Ge, Si1-yGey 또는 SiGeC 층이 최종층으로서 성장될 수 있다.
반도체 헤테로구조를 형성하기 위한 본 발명의 방법의 제2 실시예는 제1 실시예의 S1 단계에서 S3 단계 및 S5 단계를 포함한다. 이들은 다시 기술되지 않을 것이나, 참조에 의하여 여기에 통합된다. 제1 실시예와 다른점은 부가층의 성장 동안 (S4 단계) 버퍼층(3)의 형성 동안 사용되는 성장 온도보다 더 낮은 온도가 사용된다는 점이다. 부가적인 Si1-xGex 층을 위한 성장온도는 구배 버퍼층의 성장 온도보다 약 50℃ 에서 약 500℃ 더 낮게 선택된다. 버퍼층의 성장 동안 높은 성장 속도를 유지하기 위하여 통상 높은 증착 온도를 찾으나, 부가층의 더 낮은 성장 속도를 선택함에 의하여, 비록 성장 속도는 낮으나 Si1-xGex 층의 표면의 봉우리뿐만 아니라 골짜기에도 물질을 바람직하게 증착할 수 있다. 따라서 스무딩(smoothing) 효과가 일어나 이 효과가 제1 실시예에 적용된 더 작은 평면 격자상수를 갖는 이미 유리한 효과에 더해진다. 따라서, 부가층(5)의 표면의 더욱 향상된 스무딩과 따라서 또한 상부층(6), 여기서는 스트레인드 실리콘층의 스무딩이 일어날 것이다.
실제로, 성장속도가 높을 때에는 도달하는 원자의 총 열에너지는 높고 원자들이 증착되는 표면의 에너지인 표면 에너지가 무시할만큼 작아서, 스무딩에 긍정적인 영향을 줄 수 없다. 그러나 열에너지가 여기에서처럼 비교적 낮으면, 원자들을 계곡에 증착함에 의하여 전체 표면이 더 작아지고 에너지 이득(gain)이 관측되므로, 표면 에너지는 긍정적인 영향을 가질 수 있다. 따라서 이 경우에는 표면의 스무딩이 일어날 것이다. 그러나 만일 온도가 너무 낮으면, 열에너지는 도달하는 원자들을 계곡에서 바람직한 응결 장소로 이동시켜 표면에너지를 감소시킬 정도로 충분하지 않을 것이다.
제2 실시예에 따라 얻어지는 반도체 헤테로구조는 도 2에서 보여지는 제1 실시예의 하나에 대응되며, 그 특징적인 기술은 참조에 의하여 여기에 통합된다. 또한, 부가적인 변형들이 제2 실시예에 적용될 수 있다. 단지 다른 점은 표면 거칠기 특성이 매몰 경계(7)와 상부층(6)의 표면에서 모두 더욱 향상되었다는 점이다. 약 2.6Å RMS의 크기를 갖는 버퍼층(3)의 베이크 후 거칠기를 가지고, 약 200Å의 두께를 갖는 스트레인드 실리콘층(6)에 대하여 1.15Å RMS보다 작은 표면 거칠기 값이 얻어졌다. 또한 부가층(5)과 스트레인드 실리콘층(6) 사이의 매몰 경계(7)는 1.8Å RMS 보다 작고 1Å 정도로 작은 향상된 거칠기 값을 갖는다.
실질적으로 사용되는 유리한 온도 범위는 층의 물질, 예를 들면, Si1-xGex 층에 대하여, 저마늄 함량, 사용되는 전구체 가스 및 층의 두께에 의존한다. 표 3은 부가층(5)에 대한 바람직한 온도 범위를 Si1 - xGex 에서 저마늄 퍼센티지의 함수로서 도시한다.
<표 3>
층 물질 버퍼층(3)의 통상적인 성장온도[℃] 부가층(5)의 성장온도[℃]
Si1-xGex, xε[0,20] 800-900 650-750
Si1-xGex, xε[20,40] 750-850 600-700
Si1-xGex, xε[40,60] 700-800 550-650
Si1-xGex, xε[60,80] 650-750 500-600
Si1-xGex, xε[80,90] 600-700 < 600
Si1-xGex, xε[90,100] 550-650 < 550
부가층의 CVD 층 증착을 위하여 전구체는 표 3에 나타난 온도 범위보다 낮거나 적어도 그에 가까운 분해 온도를 갖도록 선택되어야 한다. 결과적으로 부가층(5)의 성장을 위하여 버퍼층(3)을 위한 것과 다른 전구체가 사용되거나 사용될 필요가 있다.
도 3a 내지 도 3f는 본 발명에 따른 제3 실시예를 도시하며, 이것은 절연층 위의 스트레인층 웨이퍼, 여기서는 절연층 위의 스트레인드 실리콘 웨이퍼(sSOI)를 제조하기 위하여 제1 또는제2 실시예에 따른 반도체 헤테로구조를 사용하는 스마트컷 형태의 제조 공정이다.
도 3a는 위에서 기술된 제1 또는 제2 실시예에 따라 제조된 스트레인드 실리콘층(6) 및 부가층(5)을 포함하는 반도체 헤테로구조(1)를 도시한다. 반도체 헤테로구조는 시작 도너 기판(donor substrate)으로서 사용된다. 스트레인드층(6) 위에 분리층(isolating layer, 10)이 제공된다. 이 층(10)은 예를 들면, 스트레인드층(6)을 열산화함으로써 얻어진다. 헤테로구조(1)는 분리층(10)과 함께 도너 기판(12)을 형성한다.
도 3b는 핸들 기판(handle substrate, 14), 전형적으로 표준 웨이퍼, 즉, Si 웨이퍼를 도시한다. 핸들 기판의 표면은 자연 또는 성장 분리층, 즉, Si 웨이퍼의 경우 자연 SiO2 층이 있거나 또는 있지 않다.
도 3c는 시작 도너 기판(1)에 예정된 스플리팅(splitting) 영역(16)을 생성 하는 과정을 도시한다. 이것은 예를 들면 수소 이온 또는 다른 비활성 가스와 같은 원자종들(18)을 주입함으로써 얻어진다. 주입에 기인하여 예정된 스플리팅 영역(16)이 도너 기판(12) 안에 생성된다. 주입 조건은 예정 스플리팅 영역(16)이 부가층(5) 안에 또는 상부층(6)을 향한 매몰 경계(7)에 가깝게 위치하도록 선택된다.
도 3d는 도너기판(12)의 절연층(10)의 자유 표면을 핸들기판(14) 위에 본딩함에 의하여 시작 도너 기판(12)을 핸들 기판(14)에 부착하여 도너-핸들 합성물(20)을 형성하는 것으로 구성되는 공정의 다음 단계를 도시한다. 본딩 이전에 실질적으로 표면 준비 단계가 수행된다.
최종적으로 도너기판(12)의 잔여부분(22)이 분리되는 예정 스플리팅 영역(16)이 깨지도록 도너-핸들 합성물(20)이 퍼니스(미도시) 안으로 놓여져 가열된다. 열에너지를 제공하는 대신에 임의의 형태로, 예를 들면, 기계적 에너지 또는 열과 기계적 에너지와의 혼합 형태로 부가적인 에너지를 제공함에 의하여 깨짐과 분리가 얻어질 수 있다.
도 3e는 분리단계의 결과를 도시한다. 핸들기판(14) 위에 절연층(10), 상부층(6) 및 부가층(5)의 일부의 순으로 구성되는 합성물 웨이퍼(24)가 얻어진다.
합성물 웨이퍼(24)는 부가층(5)의 잔여 부분을 제거하기 위하여 표면처리가 더 진행된다. 이것은 예를 들면 식각 단계에 의하여 얻어질 수 있다. 결과로서 원래의 반도체 헤테로구조(1)의 매몰 경계(7)가 이제 자유 표면이 된다. 최종적인 절연층 위의 스트레인드 실리콘 기판(26)이 도 3f에 도시된다. 이것은 핸들기판(14), 절연층(10) 및 상부층(6), 즉 스트레인드 실리콘층을 포함하여 구성된다. 부가 층(5)의 제공에 의하여, 이제 자유 표면이 된 매몰 경계(7)는 우수한 표면 거칠기 특성을 가지며, 본 실시예에 따른 스트레인드 실리콘 웨이퍼는 이전 기술과 비교하여 향상되었다. 절연층 위의 스트레인드 실리콘 웨이퍼 대신에 또한 위에서 언급한 SiGe, Ge 또는 GaAs를 포함하는 다른 형태의 상부층(6)이 전달될 수 있다.
에를 들면, 위에서 언급한 바와 같이 상부층(6)으로서 SiGe를 사용하거나 또는 상부층(6) 위에 SiGe의 릴렉스된 층, 따라서 버퍼층과 격자 매치된 층을 증착함으로써 sSOI 웨이퍼에 더하여 절연층 위의 SiGe (SiGeOI) 웨이퍼가 생산될 수 있다.
본 발명에 따르면, 향상된 전기적 또는 광학적 특성이 향상된 표면 거칠기 특성을 갖는 기판을 사용하여 얻어질 수 있으므로, 제1 및 제2 실시예에 따른 반도체 헤테로구조와 제3 실시예에 따른 절연층 위의 스트레인드층의 웨이퍼는 반도체 소자에서 유리하게 사용된다.

Claims (28)

  1. 제1 평면 격자상수(in-plane lattice parameter) a1 을 갖는 기판(2)을 제공하는 단계;
    제2 평면 격자상수 a2 을 갖는 버퍼층(3)을 제공하는 단계;
    상기 버퍼층(3) 위에 상부층(6)을 제공하는 단계를 포함하는 반도체 헤테로구조를 형성하는 방법에 있어서,
    부가층(5)이 상기 버퍼층(3)과 상기 상부층(6) 사이에 제공되되, 상기 부가층(5)은 상기 상부층(6)의 표면 거칠기를 향상시키기 위하여 상기 제1 및 제2 격자상수 a1, a2 사이에 있는 제3 평면 격자상수 a3 을 갖고, 상기 기판과 상기 버퍼층의 격자상수 a1, a2 는 각각 릴렉스된 상태의 격자상수 값에 해당되고, 연이어 형성되는 층을 향한 경계에서의 격자상수인 것을 특징으로 하는 반도체 헤테로구조를 형성하는 방법.
  2. 제1 항에 있어서, 상기 부가층(5) 또는 상기 상부층(6)은 상기 버퍼층(3)의 성장온도보다 낮은 성장온도에서 성장되는 반도체 헤테로구조를 형성하는 방법.
  3. 제1 항에 있어서, 상기 부가층(5) 및 상기 상부층(6)은 상기 버퍼층(3)의 성장온도보다 낮은 성장온도에서 성장되는 반도체 헤테로구조를 형성하는 방법.
  4. 제2 항에 있어서, 상기 부가층(5) 또는 상기 상부층(6)의 성장온도는 상기 버퍼층(3)의 성장온도보다 50℃에서 500℃ 더 낮도록 선택되는 반도체 헤테로구조를 형성하는 방법.
  5. 제2 항에 있어서, 상기 부가층(5) 및 상기 상부층(6)의 성장온도는 상기 버퍼층(3)의 성장온도보다 50℃에서 500℃ 더 낮도록 선택되는 반도체 헤테로구조를 형성하는 방법.
  6. 제1 항 내지 제5 항의 어느 한 항에 있어서, 상기 부가층(5)의 두께는 결함이 발생하는 임계 두께보다 더 적은 두께인 반도체 헤테로구조를 형성하는 방법.
  7. 제1 항 내지 제5 항의 어느 한 항에 있어서, 상기 버퍼층(3,13)과 상기 부가층(5)은 적어도 두 화합물 A 및 B를 포함하고 서로에 대하여 다른 조성 A1-xa2Bxa2 및 A1-x3Bxa3 를 갖는 반도체 헤테로구조를 형성하는 방법.
  8. 제7 항에 있어서, 조성의 차이 Δx=xa2-xa3 는 0.5 % 에서 8 % 인 반도체 헤테로구조를 형성하는 방법.
  9. 제1 항 내지 제5 항의 어느 한 항에 있어서, 상기 상부층(6)은 스트레인드 실리콘(sSi), 실리콘 저마늄(Si1-xGex) 및 저마늄(Ge) 중의 하나인 반도체 헤테로구조를 형성하는 방법.
  10. 제1 항 내지 제5 항의 어느 한 항에 있어서, 상기 기판(12)은 실리콘이거나 버퍼층(3,13)은 실리콘 저마늄(Si1-xa2Gexa2)인 반도체 헤테로구조를 형성하는 방법.
  11. 제1 항 내지 제5 항의 어느 한 항에 있어서, 상기 기판(12)은 실리콘이고 버퍼층(3,13)은 실리콘 저마늄(Si1-xa2Gexa2)인 반도체 헤테로구조를 형성하는 방법.
  12. 제1 항 내지 제5 항의 어느 한 항에 있어서, 상기 부가층(5)은 실리콘 저마늄(Si1-xa3Gexa3)인 반도체 헤테로구조를 형성하는 방법.
  13. 제9 항에 있어서, 상기 상부층(6)에 사용되는 경우의 실리콘 저마늄(Si1-xGex)의 성장온도는 다음 표에 따라 저마늄 퍼센티지에 의존하는 반도체 헤테로구조를 형성하는 방법.
    층 물질 부가층(5)의 성장온도[℃] Si1-xGex, xε[0,20] 650-750 Si1-xGex, xε[20,40] 600-700 Si1-xGex, xε[40,60] 550-650 Si1-xGex, xε[60,80] 500-600 Si1-xGex, xε[80,90] < 600 Si1-xGex, xε[90,100] < 550
  14. 제12 항에 있어서, 상기 부가층(5)에 사용되는 경우의 실리콘 저마늄(Si1-xGex)의 성장온도는 다음 표에 따라 저마늄 퍼센티지에 의존하는 반도체 헤테로구조를 형성하는 방법.
    층 물질 부가층(5)의 성장온도[℃] Si1-xGex, xε[0,20] 650-750 Si1-xGex, xε[20,40] 600-700 Si1-xGex, xε[40,60] 550-650 Si1-xGex, xε[60,80] 500-600 Si1-xGex, xε[80,90] < 600 Si1-xGex, xε[90,100] < 550
  15. 제9 항에 있어서, 상기 상부층(6)에 사용되는 경우의 실리콘 저마늄(Si1-xGex)의 성장온도는 600℃보다 작도록 선택되는 반도체 헤테로구조를 형성하는 방법.
  16. 제1 평면 격자상수 a1을 갖는 기판(2);
    제2 평면 격자상수 a2을 갖는 버퍼층(3);
    상기 버퍼층(3) 위에 상부층(6)을 포함하는 반도체 헤테로구조에 있어서,
    부가층(5)이 상기 버퍼층(3)과 상기 상부층(6) 사이에 있되, 상기 부가층(5)은 상기 제1 및 제2 격자상수 a1, a2 사이에 있는 제3 평면 격자상수 a3을 갖고, 상기 기판, 상기 버퍼층 및 상기 상부층의 격자상수 a1, a2, a3 는 각각 릴렉스된 상태의 격자상수 값에 해당되고 연이어 형성되는 층을 향한 경계에서의 격자상수인 것을 특징으로 하는 반도체 헤테로구조.
  17. 제16 항에 있어서, 상기 상부층(6)의 표면 거칠기는 1.8Å 실효치(RMS)보다 작은 반도체 헤테로구조.
  18. 제16 항 또는 제17항의 어느 한 항에 있어서, 상기 부가층(5)과 상기 상부층(6) 사이의 경계에서의 경계 거칠기는 2.5Å 실효치(RMS)보다 작은 반도체 헤테로구조.
  19. 제16 항 내지 제17항의 어느 한 항에 있어서, 상기 버퍼층(3)과 상기 부가층(5)은 적어도 두 화합물 A 및 B를 포함하고, 서로에 대하여 다른 조성 A1-xa2Bxa2 및 A1-xa3Bxa3 를 갖는 반도체 헤테로구조.
  20. 제19 항에 있어서, 조성의 차이 Δx=xa2-xa3 는 0.5 % 에서 8 % 인 반도체 헤테로구조.
  21. 제16 항 또는 제17 항의 어느 한 항에 있어서, 상기 부가층(5) 또는 상기 상부층의 두께는 결함이 발생하는 임계 두께보다 더 적은 두께인 반도체 헤테로구조.
  22. 제16 항 또는 제17 항의 어느 한 항에 있어서, 상기 부가층(5) 및 상기 상부층의 두께는 결함이 발생하는 임계 두께보다 더 적은 두께인 반도체 헤테로구조.
  23. 제16 항 또는 제17 항의 어느 한 항에 있어서, 상기 기판(2,12)는 실리콘이고, 상기 버퍼층(3,13)은 실리콘 저마늄(Si1-xa2Gexa2)이고, 상기 상부층(6)은 스트레인드 실리콘(sSi), 실리콘 저마늄(Si1-xGex) 및 저마늄(Ge) 중의 하나인 반도체 헤테로구조.
  24. 제23 항에 있어서, 상기 부가층은 실리콘 저마늄(Si1-xa3Gexa3)인 반도체 헤테로구조.
  25. 웨이퍼, 특히 Si 웨이퍼 및 상기 웨이퍼의 한 표면 위의, 제16 항 내지 제24 항의 어느 한 항에 따른 반도체 헤테로구조로부터 상기 웨이퍼로 전달된 스트레인드 Si 층을 포함하는 절연층 위의 스트레인드층 웨이퍼(sSOI)이되, 상부층(6)은 스트레인드 실리콘층이고 상기 스트레인드 실리콘층(6)과 부가층(5) 사이의 원래의 매몰 경계(7)는 상기 sSOI 웨이퍼의 자유 표면에 해당되는 절연층 위의 스트레인층 웨이퍼(sSOI).
  26. 제6 항에 있어서, 상기 부가층(5)의 두께는 1000Å 보다 더 적은 반도체 헤테로구조를 형성하는 방법.
  27. 제21 항에 있어서, 상기 부가층(5) 또는 상기 상부층의 두께는 1000Å 보다 더 적은 반도체 헤테로구조.
  28. 제22 항에 있어서, 상기 부가층(5) 및 상기 상부층의 두께는 1000Å 보다 더 적은 반도체 헤테로구조.
KR1020060084767A 2005-09-07 2006-09-04 반도체 헤테로구조, 반도체 헤테로구조의 형성방법 및 반도체 헤테로구조를 포함하는 절연층 위의 스트레인층 웨이퍼 KR100832152B1 (ko)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210021488A (ko) * 2018-06-21 2021-02-26 소이텍 전면 이미지 센서 및 이러한 이미지 센서를 제조하기 위한 프로세스

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7785995B2 (en) * 2006-05-09 2010-08-31 Asm America, Inc. Semiconductor buffer structures
JP5380794B2 (ja) 2007-06-22 2014-01-08 富士通セミコンダクター株式会社 半導体装置の製造方法および半導体層の形成方法
FR2918793B1 (fr) * 2007-07-11 2009-10-09 Commissariat Energie Atomique Procede de fabrication d'un substrat semiconducteur-sur- isolant pour la microelectronique et l'optoelectronique.
KR100873299B1 (ko) * 2007-08-20 2008-12-11 주식회사 실트론 Ｓｓｏｉ 기판의 제조방법
US7791063B2 (en) * 2007-08-30 2010-09-07 Intel Corporation High hole mobility p-channel Ge transistor structure on Si substrate
GB2467935B (en) * 2009-02-19 2013-10-30 Iqe Silicon Compounds Ltd Formation of thin layers of GaAs and germanium materials
US8367519B2 (en) 2009-12-30 2013-02-05 Memc Electronic Materials, Inc. Method for the preparation of a multi-layered crystalline structure
CN102315246B (zh) * 2010-06-30 2013-03-13 中国科学院上海硅酸盐研究所 一种弛豫SiGe虚拟衬底及其制备方法
CN102122636B (zh) * 2010-12-08 2013-06-19 中国科学院上海微系统与信息技术研究所 三维电阻转换存储芯片制备方法
FR2972567B1 (fr) * 2011-03-09 2013-03-22 Soitec Silicon On Insulator Méthode de formation d'une structure de ge sur iii/v sur isolant
CN102738327A (zh) * 2011-04-13 2012-10-17 展晶科技(深圳)有限公司 半导体磊晶结构及制造方法
FR2977260B1 (fr) 2011-06-30 2013-07-19 Soitec Silicon On Insulator Procede de fabrication d'une couche epitaxiale epaisse de nitrure de gallium sur un substrat de silicium ou analogue et couche obtenue par ledit procede
US9127345B2 (en) 2012-03-06 2015-09-08 Asm America, Inc. Methods for depositing an epitaxial silicon germanium layer having a germanium to silicon ratio greater than 1:1 using silylgermane and a diluent
US9171715B2 (en) 2012-09-05 2015-10-27 Asm Ip Holding B.V. Atomic layer deposition of GeO2
FR2995447B1 (fr) 2012-09-07 2014-09-05 Soitec Silicon On Insulator Procede de separation d'au moins deux substrats selon une interface choisie
US9583364B2 (en) * 2012-12-31 2017-02-28 Sunedison Semiconductor Limited (Uen201334164H) Processes and apparatus for preparing heterostructures with reduced strain by radial compression
US9218963B2 (en) 2013-12-19 2015-12-22 Asm Ip Holding B.V. Cyclical deposition of germanium
US9611133B2 (en) * 2014-09-11 2017-04-04 Invensense, Inc. Film induced interface roughening and method of producing the same
US9490123B2 (en) * 2014-10-24 2016-11-08 Globalfoundries Inc. Methods of forming strained epitaxial semiconductor material(S) above a strain-relaxed buffer layer
US10923344B2 (en) * 2017-10-30 2021-02-16 Asm Ip Holding B.V. Methods for forming a semiconductor structure and related semiconductor structures
US10355105B2 (en) 2017-10-31 2019-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistors and methods of forming the same
KR102606995B1 (ko) * 2018-02-13 2023-11-30 삼성디스플레이 주식회사 박막 트랜지스터 기판의 제조 방법
US20220389560A1 (en) * 2019-11-07 2022-12-08 Oerikon Surface Solutions AG, Pfäffikon Method for Producing a Coating

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030074152A (ko) * 2002-03-13 2003-09-19 샤프 가부시키가이샤 완화된 ＳｉＧｅ 기판을 제조하는 방법
JP2003297847A (ja) 2002-04-01 2003-10-17 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
KR20030080312A (ko) * 2002-04-08 2003-10-17 한국전자통신연구원 ＳｉＧｅ/Ｓｉ 이종 접합 전계 효과 트랜지스터 제조용기판의 형성 방법 및 그 기판

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5442205A (en) 1991-04-24 1995-08-15 At&T Corp. Semiconductor heterostructure devices with strained semiconductor layers
JPH08264552A (ja) * 1995-03-24 1996-10-11 Toshiba Ceramics Co Ltd シリコンウエーハの製造方法
US6154475A (en) * 1997-12-04 2000-11-28 The United States Of America As Represented By The Secretary Of The Air Force Silicon-based strain-symmetrized GE-SI quantum lasers
US6350993B1 (en) * 1999-03-12 2002-02-26 International Business Machines Corporation High speed composite p-channel Si/SiGe heterostructure for field effect devices
JP3393602B2 (ja) * 2000-01-13 2003-04-07 松下電器産業株式会社 半導体装置
WO2003015140A1 (fr) * 2001-08-06 2003-02-20 Sumitomo Mitsubishi Silicon Corporation Substrat semiconducteur, transistor a effet de champ et procedes de fabrication de ces elements
JP3985519B2 (ja) * 2001-12-27 2007-10-03 株式会社Ｓｕｍｃｏ 半導体基板及び電界効果型トランジスタ並びにこれらの製造方法
US6649492B2 (en) * 2002-02-11 2003-11-18 International Business Machines Corporation Strained Si based layer made by UHV-CVD, and devices therein
US7060632B2 (en) 2002-03-14 2006-06-13 Amberwave Systems Corporation Methods for fabricating strained layers on semiconductor substrates
JP2003347229A (ja) * 2002-05-31 2003-12-05 Renesas Technology Corp 半導体装置の製造方法および半導体装置
US6995430B2 (en) * 2002-06-07 2006-02-07 Amberwave Systems Corporation Strained-semiconductor-on-insulator device structures
EP2267762A3 (en) * 2002-08-23 2012-08-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor heterostructures having reduced dislocation pile-ups and related methods
EP1439570A1 (en) * 2003-01-14 2004-07-21 Interuniversitair Microelektronica Centrum ( Imec) SiGe strain relaxed buffer for high mobility devices and a method of fabricating it
KR100605504B1 (ko) * 2003-07-30 2006-07-28 삼성전자주식회사 저전위밀도를 갖는 에피텍셜층을 포함하는 반도체 소자 및 상기 반도체 소자의 제조방법
CN100459072C (zh) * 2004-01-16 2009-02-04 国际商业机器公司 具有高驰豫和低堆垛层错缺陷密度的薄sgoi晶片的制作方法
US6995078B2 (en) * 2004-01-23 2006-02-07 Chartered Semiconductor Manufacturing Ltd. Method of forming a relaxed semiconductor buffer layer on a substrate with a large lattice mismatch
TWI263709B (en) * 2004-02-17 2006-10-11 Ind Tech Res Inst Structure of strain relaxed thin Si/Ge epitaxial layer and fabricating method thereof
US20050274978A1 (en) * 2004-05-27 2005-12-15 Antoniadis Dimitri A Single metal gate material CMOS using strained si-silicon germanium heterojunction layered substrate
US20060151787A1 (en) * 2005-01-12 2006-07-13 International Business Machines Corporation LOW CONCENTRATION SiGe BUFFER DURING STRAINED Si GROWTH OF SSGOI MATERIAL FOR DOPANT DIFFUSION CONTROL AND DEFECT REDUCTION
EP1705697A1 (en) * 2005-03-21 2006-09-27 S.O.I. Tec Silicon on Insulator Technologies S.A. Composition graded layer structure and method for forming the same
EP1933384B1 (en) * 2006-12-15 2013-02-13 Soitec Semiconductor heterostructure

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030074152A (ko) * 2002-03-13 2003-09-19 샤프 가부시키가이샤 완화된 ＳｉＧｅ 기판을 제조하는 방법
JP2003297847A (ja) 2002-04-01 2003-10-17 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
KR20030080312A (ko) * 2002-04-08 2003-10-17 한국전자통신연구원 ＳｉＧｅ/Ｓｉ 이종 접합 전계 효과 트랜지스터 제조용기판의 형성 방법 및 그 기판

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210021488A (ko) * 2018-06-21 2021-02-26 소이텍 전면 이미지 센서 및 이러한 이미지 센서를 제조하기 위한 프로세스
KR102666552B1 (ko) * 2018-06-21 2024-05-20 소이텍 전면 이미지 센서 및 이러한 이미지 센서를 제조하기 위한 프로세스

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