JP2007096274A - 半導体ヘテロ構造、および半導体ヘテロ構造を形成する方法 - Google Patents

半導体ヘテロ構造、および半導体ヘテロ構造を形成する方法 Download PDF

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Abstract

【課題】ヘテロ構造を形成する方法、ならびによりよい表面粗さ特性および／または埋込み境界面粗さ特性を有する、対応する半導体ヘテロ構造を提供すること。
【解決手段】本発明は、第１の面内格子パラメータａ１を有する基板を提供するステップと、第２の面内格子パラメータａ２を有するバッファ層を設けるステップと、このバッファ層の上に上部層を設けるステップとを含む、半導体ヘテロ構造を形成する方法に関する。半導体へテロ構造の表面粗さを改善するために、バッファ層と上部層の間に追加層が設けられ、この追加層は、第１および第２の格子パラメータの間である第３の面内格子パラメータａ３を有する。
【選択図】 図１

Description

発明の詳細な説明
本発明は、第１の面内格子パラメータａ１を有する基板を提供するステップと、第２の面内格子パラメータａ２を有するバッファ層を設けるステップと、このバッファ層の上に上部層を設けるステップとを含む、半導体ヘテロ構造を形成する方法に関する。本発明は、さらに、対応する半導体ヘテロ構造、およびそのような半導体ヘテロ構造を含む半導体デバイスに関する。
このような半導体ヘテロ構造は、歪み半導体層を有する半導体ヘテロ構造デバイスを開示している米国特許第５４４２２０５号から知られる。この周知のヘテロ構造は、シリコン基板の上に設置されたシリコンまたはゲルマニウムの歪みエピタキシャル層を含み、このシリコン基板は、空間的に傾斜したＧｅｘＳｉ１−ｘエピタキシャル層を有し、この上に、シリコン基板と歪み層の間に介在する傾斜していないキャッピング層ＧｅｘｏＳｉ１−ｘｏがある。その中でこの傾斜層およびキャッピング層は、バッファ層の役割を果たし、歪み層は上部層の役割を果たす。このようなヘテロ構造は、例えば、表面発光ＬＥＤまたはＭＯＳＦＥＴの基礎として役立つことができる。
バッファ層の空間傾斜ＧｅｘＳｉ１−ｘ層は、欠陥の密度を最小限に抑えようと試みながら、下の基板と堆積させた緩和材料との間で格子パラメータを適合させるために使用される。通常、傾斜層の上面で得られる濃度に相当する一定のＧｅ濃度を有するＳｉＧｅからなる追加のキャッピング層が、構造の結晶品質を改善するための緩和層として設けられる。
得られる構造は、通常、その後の使用には適さない表面形態を有している。半導体ヘテロ構造内でのドーパントの相互拡散を防止することを主眼としている米国特許出願公開第２００３／０２１５９９０号は、さらなる層を成長させる前の平坦化ステップ、特に化学的機械研磨（ＣＭＰ）ステップを提案している。この場合、ＣＭＰの役割は、一般に約２Åである研磨された平滑な表面を提供することである。ＣＭＰに続いて、後続の層堆積の準備をするために、基板をさらに処理する必要がある。こうした処理には、いかなる酸化物も除去するためにＨＦ溶液を使用し、さらにベーキングを用いて表面を処理することが含まれる。次いで米国特許出願公開第２００３／０２１５９９０号は、シリコンゲルマニウム層または歪みシリコン層のような、さらなる複数の層のエピタキシャル堆積を提案している。
しかし、上記の従来技術のプロセスを適用する際には、半導体ヘテロ構造の得られた表面特性は、満足すべきものでないようである。実際のところ、さらなる層を堆積する前のベーキングによって、シリコンゲルマニウム表面の粗面化が起きる。後続の、例えば歪みシリコン層の成長中に、この表面粗さは最終の粗さでは再び減少する傾向があるが、それでもやはり、ＣＭＰプロセスの後の、傾斜ＧｅＳｉ層表面の粗さ、あるいはキャッピング層がある場合はその粗さよりもかなり粗いままである。というのは、歪みシリコン層の厚さは、それを超えると層内で、または歪み層とその下の層との境界面に欠陥が凝集する、限界厚さを超えることができないからである。したがって、歪みシリコン層の全体の厚みはあまりに薄く、その結果歪みシリコン層の表面を所望の値まで平坦化するための追加のＣＭＰを実施することができない。表面粗さの部分的改善を可能にする厚さの面に加えて、米国特許出願公開第２００３／０２１５９９０号は、平坦化の後に各層を成長させる際の温度を制御することも提案しているが、それでもなお、５Å程度の最終表面粗さの値しか達成されない。
さらに、上部層、例えば歪み層とその下の層との間の埋込み境界面は、バッファ層のＣＭＰ後のベーキングのためにより粗くなっている。しかし、この埋込み境界面は、絶縁型半導体ヘテロ構造上に歪みシリコンを作製するために歪み層をハンドル基板上に移転させる場合には、上部自由表面になり得る。これは、例えばスマートカット（SmartCut）技術をベースとしたプロセスを使用して実現することができる。この場合も、表面を平坦化するための追加のＣＭＰを実施することはできない。
ヘテロ構造上の表面が粗いと、その上に作られる電子デバイスの最終構造が粗くなることになり、その上、形成されるデバイスの電子的挙動に対して有害であるので、表面粗さは基板の品質にとって決定的に重要である。したがって、本発明の目的は、ヘテロ構造を形成する方法、ならびによりよい表面粗さ特性および／または埋込み境界面粗さ特性を有する、対応する半導体ヘテロ構造を提供することである。
この目的は、請求項１による半導体ヘテロ構造を形成する方法によって達成される。
本発明の驚くべき発見は、面内格子パラメータの値が第１の格子パラメータと第２の格子パラメータの間になるように選択された追加層を、特に平坦化ステップおよびベーキングステップの後に、バッファ層と上部層の間に設けることによって、追加層の表面粗さがその下のバッファ層の表面粗さに比べて低減することである。その結果、ヘテロ構造の表面粗さは現況技術のヘテロ構造に比べて低減する。これは、上部層が、すでにより平滑になっている表面上に成長することによる。加えて、上部層がハンドル基板に移転され、追加層と上部層の間の埋込み境界面が実際に新しい自由表面になる場合には、追加層の表面がその下のバッファ層の表面よりも平滑であるので、改善された表面粗さが観察されることにもなる。
この文脈で、「面内格子パラメータ」という用語は、様々な層間の各境界面に実質的に平行なある方向での様々な層の格子パラメータ、およびこれらの層が緩和状態で示すはずの各格子パラメータに相当する。実際のところ、格子パラメータは、使用される材料によって決まるが、それが堆積される下の材料の性質にも依存することが周知である。異なる各層の格子パラメータの値を後で比較できるように、格子パラメータ値は、疑似形態（pseudomorphic）成長または整合（commensurate）成長という用語でも知られているヘテロエピタキシャル条件下で、各層が、歪み状態にあるのではなく、あたかも緩和状態にあるような値を常に指すものとする。１つの境界面を２つの格子パラメータによって特徴づけることができるので、上に述べた条件は、両方の格子パラメータに対して満足することも、一方の格子パラメータだけに対して満足することもできる。さらに、前に述べたようにバッファ層は、複数の層、例えばキャッピング層を有するまたは有さない、組成の傾斜した層を含むことができる。請求項１の表現では、基板の後に続く層はバッファ層であり、バッファ層の後に続く層は追加層である。加えて、ヘテロ構造の上部層は必ずしも最終層でなく、その上にさらなる歪み層または緩和層を設けることもできる。
好ましい一実施形態によれば、追加層および／または上部層は、バッファ層の成長温度よりも低い成長温度で成長させることができる。もう１つの驚くべき観測結果は、追加層の面内格子パラメータが中間の値になることに加えて、バッファ層の成長温度に比べて追加層および／または上部層の成長温度が下がることにより、半導体ヘテロ構造の表面粗さが、従来技術によって達成されるものに比べてさらに改善されることである。したがって、この２つの粗さ低減方法を組み合わせることによって、表面粗さの全体的な低減をさらに向上させることができる。
成長温度は、バッファ層を形成するのに用いられる成長温度より約５０〜約５００℃低くなるように選択すると有利である。この温度の正確な選択は、例えば各層のＣＶＤ式堆積中に使用される前駆体によって変わる。この範囲内で、多数の材料について最良の結果が得られた。
有利な一実施形態によれば、追加層の厚さは、それを超えると欠陥が発生する限界厚さ未満とすることができ、具体的には１０００Å未満、より具体的には約２００Å〜８００Åの厚さ、さらに具体的には約６００Åの厚さとすることができる。この限界厚さは、追加層およびその下の層の材料の選択によって変わるが、堆積温度の関数でもあることに留意されたい。しかし、上記の値の場合に、改善された表面粗さの値が得られた。追加層を薄く保つことには、その表面の欠陥を防止する利点があり、さらに、スループットを高く保てるので、生産に関して有利である。
有利には、バッファ層および追加層は、少なくとも２種の化合物ＡとＢとを含むことができ、互いに異なる組成Ａ１−ｘａ２Ｂｘａ２およびＡ１−ｘａ３Ｂｘａ３を有することができる。例えば、バッファ層は、格子パラメータが基板から上部層との境界面に向かって増大（または減少）するような２成分材料の傾斜層とすることができ、追加層については、格子パラメータの後退（または増加）が認められるように２成分材料の組成を選択することができる。実際のところ、組成を変えることによって、通常は、格子パラメータも変わる。同じ複数の化合物を使用することによって、バッファ層と追加層を同様なプロセス条件の下で成長させることができ、異なる組成を、したがって異なる格子パラメータを実現するのに、それらの化合物の供給量を適合させるだけでよい。
組成の差Δｘ＝ｘａ２−ｘａ３は、約０．５〜８％、具体的には２〜５％、より具体的には２．５％であることが好ましい。このような組成の変化幅の場合に、上部層の表面について最適な表面粗さの値が得られた。Δｘが０．５％未満の場合には、所望の平坦化効果が十分でなく、Δｘが８％より大きい場合には、限界厚さが低減するので、追加層の最大厚さが大幅に制限される。
好ましくは、上部層は緩和層の歪み層とすることができ、特に歪みシリコン（ｓＳｉ）、シリコンゲルマニウム（Ｓｉ１−ｘＧｅｘ）、ゲルマニウム（Ｇｅ）、およびガリウム砒素（ＧａＡｓ）のうちの１つとすることができる。これらの材料は最近の電子工学において重要な役割を果たしており、したがって、これらの材料からなる改善された半導体ヘテロ構造によって、電子的特性の最適化を実現することができる。有利には、基板をシリコンとすること、および／またはバッファ層をシリコンゲルマニウム（Ｓｉ１−ｘａ２Ｇｅｘａ２）とすることができる。シリコンは、標準的な材料として容易に入手でき、製造コストを低く維持することを可能にし、さらにシリコンゲルマニウムに関しては、そのバッファ層の堆積プロセスが十分に確立されており、その結果、シリコン前駆体およびゲルマニウム前駆体の供給量をそれぞれ加減することによって、高品質の傾斜層、または階段状の組成を有する層が得られるようになる。好ましい一実施形態によれば、追加層はシリコンゲルマニウム（Ｓｉ１−ｘａ３Ｇｅｘａ３）とすることができる。したがって、この追加層を成長させるには、バッファ層用にすでに使用したプロセスを、所望の層が成長するように適合させるだけでよい。
好ましい一実施形態によれば、Ｓｉ基板から出発してバッファ層の格子パラメータが増加する。バッファ層のＣＭＰおよびベーキングの後に得られる表面粗さは、山と谷を有する表面トポロジに起因すると考えることができ、公称の格子パラメータと比べて、結晶性材料の格子パラメータは山でより大きくなる傾向があり、谷でより小さくなる傾向がある。次に、公称格子パラメータがより小さい追加層を成長させることによって、谷内の層の成長速度は、格子パラメータのよりよい整合が認められるので、山の場合よりも速くなるはずである。それによって、所望の表面平坦化効果がもたらされる。
好ましくは、上部層および／または追加層に使用されるときのシリコンゲルマニウムの成長温度は、以下のように選択することができる。
Figure 2007096274
この特定の材料選択の場合に、改善された表面粗さの値が観察された。有利には、上部層に使用されるときの歪みシリコンゲルマニウムの成長温度は６００℃未満、特に５５０℃未満から７００℃までに選択することができ、あるいは、上部層に使用されるときのゲルマニウムの成長温度は、５００℃未満に選択される。この特定の材料選択の場合に、改善された表面粗さの値が観察された。
好ましくは、追加層の前駆体は、ハロゲン化物要素を含まないように選択することができる。ＧｅＳｉの場合には、例えばゲルマンの前駆体と、シランの前駆体またはジシランの前駆体ということになる。前駆体中にハロゲン化物が存在すると、例えば、欠陥の大きさを増大させ層の品質を劣化させることになる、ＧｅＳｉ材料中に存在するかもしれない結晶欠陥の位置での優先的エッチングにより、結晶欠陥が現れる危険が生じる。
本発明は、請求項１２による半導体ヘテロ構造にも関する。上記で説明したように、このような半導体ヘテロ構造は、改善された表面粗さの値から利益を得る。
請求項１２による半導体ヘテロ構造では、上部層の表面粗さが１．８ÅＲＭＳ未満、具体的には１．５ÅＲＭＳ未満、より具体的には１．３ÅＲＭＳ以下である。このように表面粗さの値が小さいのは、その表面に形成されるデバイスの電気的挙動が初期の基板の粗さに実際に大きく依存するので有利である。
請求項１２または１３による半導体ヘテロ構造では、追加層と上部層の間の境界面における境界面粗さが２．５ÅＲＭＳ未満、具体的には２．０ÅＲＭＳ未満、より具体的には１．８ÅＲＭＳ未満である。半導体ヘテロ構造の使用に応じて、追加層と上部層の間の埋込み境界面は再び自由面になることができ、この場合には、表面粗さが改善されると、特に電子的特性が表面粗さに大きく依存するので有利である。
一変形形態によれば、バッファ層と追加層は少なくとも２種の化合物ＡとＢとを含むことができ、互いに異なる組成Ａ１−ｘａ２Ｂｘａ２およびＡ１−ｘａ３Ｂｘａ３を有することができる。各層の組成を変更することによって、成長条件を変更すれば所望の格子パラメータを容易に得ることができる。
一変形形態によれば、前に述べたように、組成の差Δｘ＝ｘａ２−ｘａ３は、約０．５〜８％、具体的には２〜５％、より具体的には２．５％である。これらの値の場合に、最適の表面粗さの値が観察された。Δｘが０．５％未満の場合には、所望の平坦化効果が十分でなく、Δｘが８％を超える場合には、限界厚さが低減するので、追加層の最大厚さが大幅に限定される。
追加層および／または上部層の厚さは、それを超えると欠陥が発生する限界厚さ未満であることが好ましく、具体的には１０００Å未満、より具体的には約２００〜８００Åの厚さ、さらに具体的には約６００Åの厚さである。追加層を薄く保つことには、その表面の欠陥を防止する利点があり、さらに、スループットを高く保てるので、生産に関して有利である。その上、転位の生成が防止される。上部層材料の成長後に、表面粗さが良くなる傾向のあることが観察されており、そのため実際に、層の粗さを最小にするためにより厚い層を成長させようとすることになる。しかし、異なる結晶パラメータを有する下の層上に成長させた結晶構造内では、増大する応力が転位のような欠陥をもたらし、それにより基板の品質が劣化するので、厚さのこの有利な効果は限界厚さによって制限される。
好ましくは、上部層は、歪みシリコン、シリコンゲルマニウム、およびゲルマニウムのうちの１つとすることができ、基板はシリコンとすることができ、バッファ層はシリコンゲルマニウムとすることができる。
本発明はさらに、前述の半導体ヘテロ構造を、半導体デバイスの製造プロセスにおいて基板として使用することに関する。本発明による半導体ヘテロ構造上に製作された半導体デバイスの電気的挙動は、その表面粗さが最適化されているので、現況技術による半導体ヘテロ構造上に形成されたデバイスよりも優れたものになる。
本発明はさらに、前述のある半導体ヘテロ構造を、ある半導体デバイスの製造プロセスにおいて基板として使用することに関する。加えて、上記で開示した半導体ヘテロ構造は、有利なことに歪み層オンインシュレータウェハ、特に歪みシリコンオンインシュレータウェハの製作プロセスで使用することができる。本発明の半導体ヘテロ構造の改善された表面粗さにより、改善された特性を有する電子デバイス、および改善された特性を有する特別設計の（engineered）基板が実現可能である。特に、歪みシリコンのような歪み層を含む基板は、ますます重要になっている。これらは、より高速の半導体デバイスの基礎となる。
好ましくは、上記で開示した半導体ヘテロ構造は、半導体ヘテロ構造がドナー基板として使用される、スマートカット式製作プロセスで使用することができる。一般にスマートカット式プロセスは、ハンドル基板、例えばシリコンウェハを提供するステップと、ドナー基板内に所定の分割領域を形成するステップと、ドナー基板をハンドル基板に取り付けるステップと、所定の分割領域でドナー基板を取り外し、それによってハンドル基板上にドナー基板の層を移転させて、複合材料ウェハを生成するステップとを含む。追加層内、または追加層と上部層の間の埋込み境界面に所定の分割領域を形成することにより、この埋込み境界面は、追加層の残留材料を除去するエッチングステップの後に、複合材料ウェハの自由面になる。本発明による半導体ヘテロ構造を使用する場合、埋込み境界面は改善された表面粗さを有するので、最終表面粗さが劣化しないように最終エッチングステップが制御される限り、スマートカット式プロセスによって得られる特別設計のウェハの最終品質が改善される。
本発明はまた、前述の半導体ヘテロ構造を含む半導体デバイスにも関する。前に述べたように、この半導体デバイスは、現況技術のヘテロ構造基板を含む類似の半導体デバイスに比べて優れた電気的挙動を示す。
本発明はまた、ウェハ、特にＳｉウェハと、その一方の表面にあり、上記で開示した半導体ヘテロ構造からウェハに移転された歪みＳｉ層とを含む、歪みシリコンオンインシュレータ（ｓＳＯＩ）ウェハにも関する。このｓＳＯＩウェハでは、上部層が歪みシリコン層であり、歪みシリコン層と追加層の間の最初に埋込まれた境界面がｓＳＯＩウェハの自由面に相当する。このｓＳＯＩウェハは、その表面粗さの品質が従来技術のｓＳＯＩウェハに比べて改善されていることにより、従来技術と差別化される。
本発明の有利な諸実施形態を以下で図に関して説明する。
以下の諸実施形態は、シリコン基板、シリコンゲルマニウムのバッファ層、および歪みシリコン層を使用して説明する。しかし、このことは、本発明をこれらの材料に限定することを表すものではない。実際には、本発明は、歪みＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ、またはＧａＡｓのような他の適切な材料に適用することもできる。
図１は、半導体ヘテロ構造を形成する本発明の方法の、第１の実施形態を示すブロック図である。ステップＳ１で、シリコン基板を提供する。シリコン基板は、様々なサイズ、および様々な結晶面をもつものが容易に入手可能である。次にステップＳ２で、シリコン基板上にＳｉ１−ｘＧｅｘのバッファ層を、好ましくはエピタキシャルに成長させる。このバッファ層は傾斜バッファ層とすることができ、したがって、その２種の化合物、すなわちシリコンとゲルマニウムの濃度が、このバッファ層の厚さ全体にわたって変化する。こうすることによって、傾斜バッファ層内の格子パラメータはゆるやかに変化する。例えば、その格子パラメータが下のＳｉ基板の格子パラメータと一致するように、シリコン基板に対する境界面でｘ＝０から始めることができる。次いでゲルマニウムの濃度を約２０％まで高めることができ、それによって面内格子パラメータはより大きくなる。ただし、最終ゲルマニウム濃度は、例えば３０％、あるいは４０％に自由に選択することができ、１００％に達してもよいことに留意されたい。
バッファ層の成長は、現況技術の技法、例えば標準的なプロセス条件を用いたエピタキシャル装置内での化学的気相成長を用いて実現することができる。シリコンゲルマニウムを堆積させるための適切な前駆体ガスには、例えばＳｉＨ４、Ｓｉ３Ｈ８、Ｓｉ２Ｈ６、ＤＣＳまたはＴＣＳとＧｅＨ４、ＧｅＨ３Ｃｌ、ＧｅＨ２Ｃｌ２、ＧｅＨＣｌ３、またはＧｅＣｌ４に、キャリアガスとしてのＨ２を加えたものが含まれる。ゲルマニウム含有率が約２０％までのＳｉ１−ｘａ２Ｇｅｘａ２を成長させるのに適したいくつかの可能な例を示す表２からわかるように、これらの前駆体ガスおよびその分解温度に応じて堆積温度を選択する。組成傾斜は、Ｓｉおよび／またはＧｅの前駆体の量を適合させることによって得られる。あるいは、分子線エピタキシによって堆積を実施することもできる。
Figure 2007096274
次にステップＳ３で、Ｓｉ１−ｘａ２Ｇｅｘａ２層上に２μｍ×２μｍの走査窓に対して粗さ約１．３ÅＲＭＳの表面を得るための化学的機械研磨（ＣＭＰ）を含む、表面処理を実施する。次に、得られた構造をベーキングステップにかけ、例えばフッ化水素酸ＨＦに浸し、水素Ｈ２中で約８００〜８５０℃の温度範囲で約３分間加熱する。このステップは、バッファ層の表面から酸化物を除去するために用いられるが、ベーキングステップによって表面粗さが約２．６ÅＲＭＳに増大することになる。
表面処理に続いて、ステップＳ４で、バッファ層上に追加層を成長させる。この追加層は、同じ化合物シリコンおよびゲルマニウムの一定の組成で成長させるが、組成はＳｉ１−ｘａ３Ｇｅｘａ３であり、バッファ層の最終層の組成とは異なっている。同じ化合物を有するので、各化合物用に供給される前駆体ガスの量以外は、実質的に同じ成長条件を選択することができる。追加層と、バッファ層に格子整合していないそれに続くすべての層の合計厚さは、限界厚さを超えると発生するはずの転位または他の欠陥の核形成を防止するために、その限界厚さ未満でなければならない。この限界厚さの値は、バッファ層と追加層の間のＧｅ濃度の差に依存し、また堆積温度にも依存する。追加層が厚さ１０００Å未満の場合、具体的には厚さの範囲が約２００〜６００Å、より具体的には厚さが約６００Åの場合に、最良の結果が得られた。第２の層の組成は、その面内格子パラメータが、第１のバッファ層の最終層の面内格子パラメータよりも小さくなるように選択する。バッファ層の上面でのゲルマニウムの組成が２０％とすると、この例では、追加層に適したゲルマニウムの百分比は１２〜１９．５％、具体的には１７．５％である。バッファ層内のＧｅが４０％の場合には、追加層のＧｅ濃度は３５〜３９．５％である。
次にステップＳ５では、現況技術の堆積方法を用いて、追加のバッファ層上に歪みシリコン（ｓＳｉ）層をエピタキシャル堆積させる。
図２は、上で説明したように本発明のプロセスを実施した後に得られた結果を示す。すなわち、この実施形態による半導体ヘテロ構造１は、第１の面内格子パラメータａ１を有するシリコン基板２と、基板２との境界面で０％のゲルマニウム百分比を有し、上部面４で約２０％のゲルマニウム百分比を有する傾斜したＳｉ１−ｘａ２Ｇｅｘａ２のバッファ層３とを含む。バッファ層３内では、面内格子パラメータａ２は、Ｇｅの量が増すにつれて増大する。この傾斜バッファ層は、本質的に緩和している。傾斜バッファ層３上に、前に述べたようにバッファ層３のＣＭＰおよびベーキングの後に形成された、追加のエピタキシャルＳｉ１−ｘａ３Ｇｅｘａ３層５が設けられている。この追加層は、ゲルマニウム百分比が約１２〜１９．５％の範囲であり、具体的には１７．５％である。したがって、その公称の、すなわち緩和した、面内格子パラメータａ３は、バッファ層３の上面のａ２より小さい。しかし、その厚さが限界厚さ未満であるので、追加層５は歪み層であり、その面内格子パラメータは公称値よりも大きいことになる。最後に、追加層５の上面に、上部層として歪みシリコン層６がある。
バッファ層３のベーキング後の表面粗さが約２．６ÅＲＭＳ程度の場合に、厚さが約２００Åの歪みシリコン層６で、１．８ÅＲＭＳ未満の表面粗さの値、具体的には１．３ÅＲＭＳ未満の値が達成された。これまで、現況技術のプロセスでは、１．８ÅＲＭＳを超える表面粗さしか観察されていない。
追加層５と歪みシリコン層６の間の埋込み境界面７は、粗さがすでに２．５ÅＲＭＳ未満、具体的には２．０ÅＲＭＳ未満、より具体的には１．８ÅＲＭＳ未満であることに留意されたい。すなわち、この埋込み境界面の粗さは、ＣＭＰおよびベーキングの後の粗さが２．６Å程度の境界面４に比べて改善されている。
本発明の第１の実施形態を傾斜バッファ層３に関して説明してきた。しかし、異なる組成の構造を有するバッファ層を提供することも可能である。例えば、ＣＭＰおよびベーキングの前に、傾斜層３上にキャッピング層を設けることができ、あるいは、バッファ層が、１つの２重層が傾斜組成を有し第２の２重層が一定の組成を有する、複数の２重層、具体的には３〜５段の２重層からなるスタックを含むこともできる。それぞれ一定のゲルマニウム組成を有するが、組成が層から層へと増大する複数の層からなるバッファ層は、さらなる代替形態である。加えて、追加層５と最終層６の間に、キャッピング層または緩和層とも呼ばれる１つまたは複数のさらなる追加層を設けることも可能である。例えば、追加バッファ層の上に、異なるＳｉＧｅ組成をもつ、もう１つのＳｉＧｅ層を堆積させることができる。
シリコンゲルマニウムのバッファ層の代わりに、他の複合材料を使用して、格子パラメータをシリコン基板から出発して所望の値に向かってゆるやかに増加させることができる。
さらなる変形形態によれば、歪みシリコン層６の代わりに、ゲルマニウムＧｅ、Ｓｉ１−ｙＧｅｙ、またはＳｉＧｅＣの層を最終層として成長させることができる。
半導体ヘテロ構造を形成する本発明の方法の第２の実施形態は、第１の実施形態のステップＳ１〜Ｓ３およびＳ５を含む。これらの説明は再度繰り返さないが、参照により本明細書に組み込む。第１の実施形態との違いは、追加層の成長中に（ステップＳ４）、バッファ層３の形成中に用いる成長温度よりも低い成長温度を用いることにある。追加のＳｉ１−ｘＧｅｘ層の成長温度は、傾斜バッファ層の成長温度よりも約５０〜約５００℃低くなるように選択する。バッファ層の成長中は、速い成長速度を確保するために一般に高い堆積温度を選ぶが、追加層に対してはより低い温度を選択することにより、成長速度は遅くなるものの、好ましいことにＳｉ１−ｘＧｅｘバッファ層の表面の山の上ではなく谷に材料を堆積させることが可能になる。その結果、平滑化効果が生じ、この効果が、第１の実施形態で適用された、より小さい面内格子パラメータを有するという、元から有利な効果に加わる。したがって、追加層５の表面のさらに改善された平滑化が生じ、したがって上部層６の、この場合は歪みシリコン層の表面のさらに改善された平滑化も生じる。
実際のところ、成長温度が高い場合は、到達する原子の総熱エネルギーが高く、原子が堆積する表面のエネルギーは無視できるほどになり、したがって平滑化に対するプラスの影響をもつことができない。しかし、本明細書のように、熱エネルギーが比較的低い場合には、原子を谷の中に堆積させることによって全体の表面が小さくなり、エネルギー利得が認められるので、その表面エネルギーはプラスの影響をもつことができる。したがって、この場合には表面の平滑化が起きる。しかし、温度があまりに低い場合には、その熱エネルギーは、到達する原子が表面エネルギーを減少させるために谷の中の好ましい核形成の場所まで移動するのに十分ではなくなる。
第２の実施形態に従って得られた半導体へテロ構造は、図２に示した第１の実施形態の半導体へテロ構造に対応し、その特徴の説明を参照により本明細書に組み込む。その追加の諸変形形態を第２の実施形態に適用することもできる。その相違点は、埋込み境界面７でも上部層６の表面でも、表面粗さの特性がいっそう良くなっていることだけである。厚さ約２００Åの歪みシリコン層６では、バッファ層３のベーキング後の表面粗さが約２．６ÅＲＭＳ程度で、１．１５ÅＲＭＳ未満の表面粗さの値が得られた。追加層５と歪みシリコン層６の間の埋込み境界面７でも、粗さの値は１．８ÅＲＭＳ未満に改善され、さらに僅か１ÅＲＭＳにもなった。
実際に用いられる有利な温度範囲は、層の材料によって変わり、例えばＳｉ１−ｘＧｅｘの層では、ゲルマニウム含有率、使用される前駆体ガス、および層の厚さによって決まる。表３に、追加層５の好ましい温度範囲をＳｉ１−ｘＧｅｘ中のゲルマニウムの百分比の関数として示す。
Figure 2007096274
追加層のＣＶＤ層堆積の場合には、各前駆体は、表３に示した使用した温度範囲よりも低いか、または少なくともそれに近い分解温度を有するように選択しなければならない。その結果、追加層５を成長させるために、バッファ層３用と異なる前駆体を使用すること、または使用する必要があることが起こり得る。
図３（ａ）〜（ｆ）は、本発明による第３の実施形態、すなわち、歪み層オンインシュレータウェハ、ここでは歪みシリコンオンインシュレータウェハ（ｓＳＯＩ）を製作するために、第１または第２の実施形態による半導体へテロ構造を使用するスマートカット式製作プロセスを示す。
図３（ａ）は、前述の第１または第２の実施形態に従って製作された歪みシリコン層６および追加層５を含む、半導体へテロ構造１を示す。この半導体へテロ構造は、最初のドナー基板として使用される。歪み層６上に分離層１０が設けられている。この層１０は、例えば歪み層６を熱酸化させることによって得られる。ヘテロ構造１は、分離層１０と一緒になってドナー基板１２を形成する。
図３（ｂ）は、一般に標準のウェハ、例えばＳｉウェハである、ハンドル基板１４を示す。このハンドル基板の表面は、自然の分離層または成長させた分離層、例えばＳｉウェハの場合には自然のＳｉＯ２を有するものでも有さないものでもよい。
図３（ｃ）は、最初のドナー基板１内に所定の分割領域１６を生成するプロセスを示す。これは、例えば水素イオンまたは他の不活性ガスのような原子種１８を、所定の量およびエネルギーで注入することによって実現される。この注入により、ドナー基板１２の内部に所定の分割領域１６が生成される。その注入条件は、所定の分割領域１６が追加層５内、または上部層６に対する埋込み境界面７近くに配置されるように選択する。
図３（ｄ）は、ドナー基板１２の絶縁層１０の自由面をハンドル基板１４に接合することによって最初のドナー基板１２をハンドル基板１４に取り付け、それによってドナー−ハンドル複合物２０を形成するという、プロセスの次のステップを示す。最終的に接合する前に表面処理ステップを実施する。
次いで、このドナー−ハンドル複合物２０を炉（図示せず）に入れ加熱して、所定の分割領域１６を脆弱化させ、ドナー基板１２の残りの部分２２が最終的に分離するようにする。熱エネルギーを与える代わりに、任意の形の追加エネルギーを、例えば機械的エネルギー、または熱エネルギーと機械的エネルギーの組合せを与えることによって、脆弱化および分離を実現することもできる。
図３（ｅ）に、この分離ステップの結果を示す。ハンドル基板１４上に、絶縁層１０、上部層６、および追加層５の一部をこの順序で含む、複合材料ウェハ２４が得られる。
次いでこの複合材料ウェハ２４に、追加層５の残りの部分を除去するためにさらに表面処理を施す。これは、例えばエッチングステップによって実現することができる。その結果、元の半導体ヘテロ構造１の埋込み境界面７が、今や自由面になる。図３（ｆ）に最終歪みシリコンオンインシュレータ基板２６を示す。これは、ハンドル基板１４、分離層１０、および上部層６、すなわち歪みシリコン層を含む。追加層５が設けられるため、今や自由面である埋込み境界面７が優れた表面粗さ特性を有しているので、この実施形態による歪みシリコンウェハは、従来技術に比べて改善されている。歪みシリコンオンインシュレータウェハの代わりに、前述のＳｉＧｅ、Ｇｅ、またはＧａＡｓを含めて他のタイプの上部層６を移転することもできる。
ｓＳＯＩウェハに加えて、例えば上述のような、ＳｉＧｅを上部層６として使用することによって、または上部層６上にＳｉＧｅの緩和層、すなわちバッファ層と格子整合した層を堆積させることによって、ＳｉＧｅオンインシュレータ（ＳｉＧｅＯＩ）ウェハを生成することもできる。
改善された表面粗さ特性をもつ基板を用いて、改善された電気的または光学的特性を実現することができるので、第１および第２の実施形態による半導体へテロ構造、並びに第３の実施形態による歪み層オンインシュレータウェハは、半導体デバイスに使用されると有利である。
半導体ヘテロ構造を形成する本発明の方法の第１の実施形態を示す図である。 対応する本発明の１つの半導体ヘテロ構造を示す図である。 （ａ）〜（ｆ）は、本発明による半導体ヘテロ構造を使用したスマートカット式プロセスを示す図である。
符号の説明
１…半導体ヘテロ構造、２、１２…基板、３、１３…バッファ層、４…境界面、５…追加層、６…歪みシリコン層（上部層）、７…埋込み境界面。

Claims (23)

  1. 第１の面内格子パラメータａ１を有する基板（２）を提供するステップと、
    第２の面内格子パラメータａ２を有するバッファ層（３）を設けるステップと、
    前記バッファ層（３）の上に上部層（６）を設けるステップとを含む、半導体ヘテロ構造を形成する方法であって、
    追加層（５）が前記バッファ層（３）と前記上部層（６）の間に設置され、前記追加層（５）が、前記第１および第２の格子パラメータａ１とａ２の間である第３の面内格子パラメータａ３を有し、それによって前記上部層（６）の表面粗さを改善し、前記基板および前記バッファ層の前記各格子パラメータが、それぞれ緩和状態の格子パラメータ値に相当し、後続層に対する境界面での格子パラメータであることを特徴とする
    方法。
  2. 前記追加層（５）および／または前記上部層（６）を、前記バッファ層（３）の成長温度よりも低い成長温度で成長させる、請求項１に記載の方法。
  3. 前記追加層（５）および／または前記上部層（６）の成長温度が、前記バッファ層（３）の成長温度よりも約５０〜約５００℃低くなるように選択される、請求項２に記載の方法。
  4. 前記追加層（５）の厚さが、それを超えると欠陥が発生する限界厚さ未満であり、具体的には１０００Å未満、より具体的には約２００〜８００Åの厚さ、さらに具体的には約６００Åの厚さである、請求項１〜３のいずれかに記載の方法。
  5. 前記バッファ層（３、１３）および前記追加層（５）が、少なくとも２種の化合物ＡとＢとを含み、互いに異なる組成Ａ１−ｘａ２Ｂｘａ２およびＡ１−ｘａ３Ｂｘａ３を有する、請求項１〜４のいずれか一項に記載の方法。
  6. 組成の差Δｘ＝ｘａ２−ｘａ３が約０．５〜８％、具体的には２〜５％、より具体的には２．５％である、請求項５に記載の方法。
  7. 前記上部層（６）が歪み層または緩和層であり、特に、シリコン（ｓＳｉ）、シリコンゲルマニウム（Ｓｉ１−ｘＧｅｘ）、およびゲルマニウム（Ｇｅ）のうちの１つである、請求項１〜６のいずれか一項に記載の方法。
  8. 前記基板（１２）がシリコンであり、および／または前記バッファ層（３、１３）がシリコンゲルマニウム（Ｓｉ１−ｘａ２Ｇｅｘａ２）である、請求項１〜７のいずれか一項に記載の方法。
  9. 前記追加層（５）がシリコンゲルマニウム（Ｓｉ１−ｘａ３Ｇｅｘａ３）である、請求項１〜８のいずれか一項に記載の方法。
  10. 前記上部層（６）用および／または前記追加層（５）用に使用されるときのシリコンゲルマニウム（Ｓｉ１−ｘＧｅｘ）の成長温度が、以下のようにゲルマニウムの百分比によって変わる、請求項７〜９のいずれか一項に記載の方法。
    Figure 2007096274
  11. 前記上部層（６）用に使用されるときのシリコンの成長温度が６００℃未満に、具体的には５５０〜７００℃未満になるように選択され、あるいは前記上部層（６）用に使用される場合のゲルマニウムの成長温度が５００℃未満になるように選択される、請求項６〜１０のいずれか一項に記載の方法。
  12. 第１の面内格子パラメータａ１を有する基板（２）と、
    第２の面内格子パラメータａ２を有するバッファ層（３）と、
    前記バッファ層（３）の上に上部層（６）とを備える、半導体ヘテロ構造であって、
    追加層（５）が前記バッファ層（３）と前記上部層（６）の間にあり、前記追加層（５）が、前記第１と第２の格子パラメータの間である第３の面内格子パラメータａ３を有し、前記各層の前記各格子パラメータが、それぞれ緩和状態の格子パラメータ値に相当し、後続層に対する境界面での格子パラメータであることを特徴とする、
    半導体ヘテロ構造。
  13. 前記上部層（６）の表面粗さが１．８ÅＲＭＳ未満、具体的には１．５ÅＲＭＳ未満、より具体的には１．３ÅＲＭＳ未満である、請求項１２に記載の半導体ヘテロ構造。
  14. 前記追加層（５）と前記上部層（６）の間の境界面での境界面粗さが２．５ÅＲＭＳ未満、具体的には２．０ÅＲＭＳ未満、より具体的には１．８ÅＲＭＳ未満である、請求項１２または１３に記載の半導体ヘテロ構造。
  15. 前記バッファ層（３）および前記追加層（５）が、少なくとも２種の化合物ＡとＢとを含み、互いに異なる組成Ａ１−ｘａ２Ｂｘａ２およびＡ１−ｘａ３Ｂｘａ３を有する、請求項１２〜１４のいずれか一項に記載の半導体ヘテロ構造。
  16. 組成の差Δｘ＝ｘａ２−ｘａ３が約０．５〜８％、具体的には２〜５％、より具体的には２．５％である、請求項１５に記載の半導体ヘテロ構造。
  17. 前記追加層（５）および／または前記上部層の厚さが、それを超えると欠陥が発生する限界厚さ未満であり、具体的には１０００Å未満、より具体的には約２００〜８００Åの厚さ、さらに具体的には約６００Åの厚さである、請求項１２〜１６のいずれか一項に記載の半導体ヘテロ構造。
  18. 前記基板（２、１２）がシリコンであり、および／または前記バッファ層（３、１３）がシリコンゲルマニウム（Ｓｉ１−ｘａ２Ｇｅｘａ２）であり、および／または前記上部層（５）が歪み層または緩和層であり、特に、歪みシリコン（ｓＳｉ）、シリコンゲルマニウム（Ｓｉ１−ｘＧｅｘ）、およびゲルマニウム（Ｇｅ）のうちの１つであり、および／または前記追加層がシリコンゲルマニウム（Ｓｉ１−ｘａ３Ｇｅｘａ３）である、請求項１２〜１７のいずれか一項に記載の半導体ヘテロ構造。
  19. 請求項１２〜１８のいずれか一項に記載の半導体ヘテロ構造の、半導体デバイスの製作プロセス中での基板としての使用。
  20. 請求項１２〜１８のいずれか一項に記載の半導体ヘテロ構造の、歪み層オンインシュレータウェハ、特に歪みシリコンオンインシュレータウェハの製作プロセス中での使用。
  21. 前記製作プロセスがスマートカット式プロセスであり、請求項１２〜１８のいずれか一項に記載の半導体ヘテロ構造がドナー基板として使用される、請求項１９に記載の半導体ヘテロ構造の使用。
  22. 請求項１２〜１８のいずれか一項に記載の半導体ヘテロ構造を備える半導体デバイス。
  23. ウェハ、特にＳｉウェハと、その一方の表面にあり、請求項１２〜１８のいずれか一項に記載の半導体ヘテロ構造から前記ウェハ上に移転された歪みＳｉ層とを備え、前記上部層（６）が歪みシリコン層であり、前記歪みシリコン層（６）と前記追加層（５）の間の元からの埋込み境界面（７）がｓＳＯＩウェハの自由面に対応する、歪みシリコンオンインシュレータウェハ（ｓＳＯＩ）。

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