JP7467805B2 - 前面撮像素子及びそのような撮像素子を製造するための方法 - Google Patents

前面撮像素子及びそのような撮像素子を製造するための方法 Download PDF

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Description

本発明は、前面撮像素子及びそのような撮像素子を製造するための方法に関する。
米国特許出願公開２０１６／０１１８４３１号は、前面撮像素子について記載している。
図１に示すように、前記撮像素子は、その裏面からその前面にかけて、ある特定のドーパントレベルを有するシリコンキャリア基板１’と、埋め込み酸化物（ＢＯＸ）と呼ばれる酸化シリコンの層２’と、キャリア層１’のドーパントレベルとは異なり得るドーパントレベルを有する活性シリコン層と呼ばれる層３’と、を含む半導体オンインシュレータ（ＳＯＩ）基板を備え、活性シリコン層には、フォトダイオードのマトリックスアレイが定められ、各フォトダイオードが１つの画素を定める。
一実施形態によると、埋め込み酸化物は、キャパシタの誘電体の役割を果たすために、比較的薄くなるように（すなわち、１００ｎｍよりも小さい、特に約２０ｎｍの厚さを有するように）選択される。埋め込み酸化物の下に位置する基板のその部分は、活性層の電圧とは異なる電圧にバイアスされ、これにより、誘電体層とこの活性層との間の界面を不動態化することができる。
ＢＯＸの下に位置する基板のその部分に印加される電圧は、ＢＯＸの厚さに依存する。印加される電位差は、埋め込み酸化物の厚さに比例する。
逆に、埋め込み酸化物が比較的厚くなるように（すなわち、約１００～２００ｎｍ以上の厚さを有するように）選択される場合、埋め込み酸化物は、反射光学特性を有し、特に、波長が近赤外の範囲にある光子の場合、入射光子を反射してそれらを活性層内に閉じ込めることができる。
これら２つの機能のそれぞれに最適な厚さの範囲は一致せず、当業者は、埋め込み酸化物の反射率と、活性層と基板との間に低い電位差を印加することによって各画素を偏光させる能力との間で妥協することが求められる。
本発明の１つの目的は、既存の撮像素子よりも良好に機能する前面撮像素子、特に前記撮像素子を得ることができる基板を設計することである。
この基板は、低コストで製造することができるものでなければならないのが好ましい。
この目的のために、本発明の第１の主題は、
半導体キャリア基板と、
第１の電気絶縁分離層と、
フォトダイオードのマトリックスアレイを含む、活性層と呼ばれる単結晶半導体層と、
を連続して含む前面撮像素子に関し、
前記撮像素子がキャリア基板と第１の電気絶縁層との間に、
第２の電気絶縁分離層と、
第２の分離層と第１の分離層との間に配置された、中間層と呼ばれる第２の半導体層又は導電層であって、第２の分離層が第１の分離層よりも厚い、第２の半導体層又は導電層と、
をさらに含むことを特徴とする。
「前面」とは、本明細書においては、光放射に曝されることが意図された撮像素子の面であり、この面が、関連付けられた電子部品と構造の同じ側に位置することを意味する。
第１の分離層は、１０～１００ｎｍの間に含まれる厚さを有するのが有利である。
第２の分離層は、１００～３００ｎｍの間に含まれる厚さを有するのが有利である。
一実施形態によると、中間層は、ドープされた多結晶又は非晶質の材料で作られている。
一実施形態によると、中間層は、ドープされたシリコンで作られている。
代替として、中間層は、金属で作られている。
中間層は、２０～１５０ｎｍの間に含まれる厚さを有するのが有利である。
一実施形態によると、活性層は、シリコンシード層を含む。
別の実施形態によると、シード層は、シリコン－ゲルマニウム層である。
一実施形態によると、活性層は、シード層上にシリコン－ゲルマニウムの単結晶層をさらに含む。
シリコン－ゲルマニウム層のゲルマニウム含有量は、１０％以下であるのが特に有利である。
シリコン－ゲルマニウム層の厚さは、臨界厚さよりも小さいのが好ましく、この臨海厚さは、その厚さを超えるとシリコン－ゲルマニウムが緩和する厚さとして定められる。
別の実施形態によると、活性層は、シード層上にシリコンの単結晶層をさらに含む。
一実施形態によると、基板は、活性層上に、前面から活性層に向かう光反射係数が活性層から前面に向かう反射係数よりも高い、光閉じ込め層と呼ばれる層をさらに含む。
前記光閉じ込め層は、酸化シリコンの２つの層の間に窒化チタンの層を含むのが有利である。
一実施形態によると、各フォトダイオードは、第１の電気絶縁層まで延在する少なくとも１つの電気絶縁トレンチによって隣り合うフォトダイオードから分離されている。
前記トレンチは、電気絶縁材料で作られた壁間を中間層まで延在する導電性又は半導体のビアを含むのが有利である。
一実施形態によると、前記少なくとも１つのトレンチは、光閉じ込め層を貫いて延在する。
一実施形態によると、各トレンチは、中間層まで延在する第１の壁と、中間層のセグメントを電気的に絶縁するように少なくとも部分的に第２の分離層内に延在する第２の壁と、を含み、導電性又は半導体のビアが中間層の前記セグメントに電気的に接続されている。
上述したような撮像素子は、
半導体キャリア基板と、
第１の電気絶縁分離層と、
単結晶半導体層のエピタキシャル成長に適したシード層と呼ばれる単結晶半導体層と、
を連続して含む、前面撮像素子用の基板から形成され、
前記基板は、キャリア基板と第１の電気絶縁層との間に、
第２の電気絶縁分離層と、
第２の分離層と第１の分離層との間に配置された、中間層と呼ばれる第２の半導体層又は導電層であって、第２の分離層が第１の分離層よりも厚い、第２の半導体層又は導電層と、
をさらに含む。
一実施形態によると、シード層は、シリコン層である。
別の実施形態によると、シード層は、シリコン－ゲルマニウム層である。
一実施形態によると、基板は、シード層上にシリコン－ゲルマニウム単結晶層をさらに含み、前記シリコン－ゲルマニウム層は、シード層とともに、撮像素子の活性層を形成する。
別の実施形態によると、基板は、シード層上にシリコン単結晶層をさらに含み、前記シリコン層は、シード層とともに、撮像素子の活性層を形成する。
一実施形態によると、前記基板は、
第１のドナー基板を用意するステップと、
第１の半導体層を区切るように、前記第１のドナー基板内に脆弱化ゾーンを形成するステップと、
前記第１の層を半導体キャリア基板に転写するステップであって、キャリア基板、電気絶縁層、及び転写された層を含む構造体を形成するように、電気絶縁層がドナー基板とキャリア基板との間の界面にある、転写するステップと、
第２のドナー基板を用意するステップと、
単結晶半導体層を区切るように、前記第２のドナー基板内に脆弱化ゾーンを形成するステップと、
前記単結晶半導体層を構造体に転写するステップであって、電気絶縁層が第２のドナー基板と構造体との間の界面にある、転写するステップと、
を含む方法を使用して製造することができる。
代替の一実施形態によると、基板は、
電気絶縁層で覆われたキャリア基板上に導電層又は半導体層を堆積させることによって構造体を形成するステップと、
ドナー基板を用意するステップと、
単結晶半導体層を区切るように、前記ドナー基板内に脆弱化ゾーンを形成するステップと、
前記単結晶半導体層を構造体に転写するステップであって、電気絶縁層が第２のドナー基板と構造体との間の界面にある、転写するステップと、
を含む方法を使用して製造することができる。
本発明の別の主題は、上述したような前面撮像素子を製造するための方法に関する。
一実施形態によると、前記製造方法は、
第１のドナー基板を用意するステップと、
第１の半導体層を区切るように、前記第１のドナー基板内に脆弱化ゾーンを形成するステップと、
前記第１の層を半導体キャリア基板に転写するステップであって、電気絶縁層が、キャリア基板、電気絶縁層、及び転写される層を含む構造体を形成するように、ドナー基板とキャリア基板との間の界面にある、転写するステップと、
第２のドナー基板を用意するステップと、
単結晶半導体層を区切るように、前記第２のドナー基板内に脆弱化ゾーンを形成するステップと、
前記単結晶半導体層を構造体に転写するステップであって、電気絶縁層が第２のドナー基板と構造体との間の界面にある、転写するステップと、
転写された単結晶半導体層上に単結晶半導体層をエピタキシャル成長させるステップであって、前記エピタキシャル単結晶半導体層が、転写された単結晶半導体層とともに、撮像素子の活性層を形成する、エピタキシャル成長させるステップと、
を含む。
代替の一実施形態によると、前記製造方法は、
電気絶縁層で覆われたキャリア基板上に導電層又は半導体層を堆積させることによって構造体を形成するステップと、
ドナー基板を用意するステップと、
単結晶半導体層を区切るように、前記ドナー基板内に脆弱化ゾーンを形成するステップと、
前記単結晶半導体層を構造体に転写するステップであって、電気絶縁層が第２のドナー基板と構造体との間の界面にある、転写するステップと、
転写された単結晶半導体層上に単結晶半導体層をエピタキシャル成長させるステップであって、前記エピタキシャル単結晶半導体層が、転写された単結晶半導体層とともに、撮像素子の活性層を形成する、エピタキシャル成長させるステップと、
を含む。
前記方法は、活性層内にフォトダイオードのマトリックスアレイを形成するステップをさらに含む。
さらに、活性層上に光閉じ込め層と呼ばれる層を形成することができ、前記光閉じ込め層は、前面から活性層に向かう光反射係数が活性層から前面に向かう反射係数よりも高い。
本発明の他の特徴及び利点は、添付の図面を参照して、以下の詳細な説明から明らかになるであろう。
米国特許出願公開第２０１６／０１１８４３１号に記載されているような前面撮像素子用のＳＯＩ基板の断面図である。 本発明による前面撮像素子の活性層を形成するためのエピタキシの準備ができているＳＯＩ基板の断面図である。 図２の基板を製造するための方法の主要なステップの概略図である。 図２の基板を製造するための方法の主要なステップの概略図である。 図２の基板を製造するための方法の主要なステップの概略図である。 図２の基板を製造するための方法の主要なステップの概略図である。 図２の基板を製造するための方法の主要なステップの概略図である。 図２の基板を製造するための別の方法の主要なステップの概略図である。 図２の基板を製造するための別の方法の主要なステップの概略図である。 図２の基板を製造するための別の方法の主要なステップの概略図である。 図２の基板を製造するための別の方法の主要なステップの概略図である。 図２の基板上に活性層をエピタキシャル成長させた後に得られた基板を示す図である。 撮像素子の各画素を単一化するために、図５の基板に電気絶縁トレンチを形成した後に得られた基板を示す図である。 図６の基板上に光閉じ込め層を形成した後に得られた基板を示す図である。 図５の基板上に光閉じ込め層を形成し、前記基板に電気絶縁トレンチを形成した後に得られた基板を示す図である。 図６の基板の変形形態を示す図であり、各トレンチは、中間層と接触する半導体ビアを含む。 図６の基板の変形形態を示す図であり、各トレンチは、中間層と接触する半導体ビアを含む。
図面をより明確にするために、様々な層は、必ずしも縮尺通りには示されていない。
図１の基板とは対照的に、本発明による撮像素子基板は、中間層と呼ばれる半導体層又は導電層によって分離された２つの電気絶縁分離層を含む積層体を含む。積層体は、キャリア基板と活性層との間に介在し、活性層を通過する光子を同じ活性層に向けて反射するように構成されている。
キャリア基板は、一般に、単結晶インゴットをスライスすることによって得られる。前記基板は、本質的に、撮像素子の機械的キャリアの役割を果たす。キャリア基板は、シリコン、ＩＩＩ－Ｖ半導体、ガラス、シリカ、サファイア、アルミナ、窒化アルミニウム、炭化ケイ素、又はさらにはセラミック若しくは金属合金から選択された材料を含むことができる。キャリア基板は、シリコンで作られているのが有利である。そのドーピング（シリコンの問題である場合）、性質、及び特性は、撮像素子以外の電子デバイスを、システムオンチップの形態で、ハイブリッド方式で統合するために最適化することができる。基板の前記ドーピングは、材料の厚さ全体にわたって均一であってもよく、又はその１つのセグメントに限定されてもよい。ドープされたゾーンは、２つの分離層のうちの一方に隣り合っているのが好ましい。
活性層は、単結晶半導体を含み、画像を捕捉することを可能にするフォトダイオードのマトリックスアレイを受けることが意図されている。
中間層の両側の２つの分離層は、異なる厚さを有し、撮像素子の動作において異なる役割を果たす。
第１の分離層は、前面の側に位置し、第１の分離層は、裏面の側に位置する第２の分離層よりも薄い。
第１の分離層の役割は、中間層から活性層にバイアスを伝達することができるようにすることである。第２の分離層の役割は、中間層を基板から電気的に絶縁すること、及び活性層をキャリア基板から分離する層の積層体が、活性層から来る光子に対して適切な反射率を有することができるようにすることである。
２つの分離層のそれぞれは、誘電体材料などの電気絶縁材料、例えば、熱酸化シリコン若しくは堆積させた酸化シリコンなどの酸化物、又はさらには酸窒化物から作られる。その場合、これらの２つの電気絶縁分離層を含む構造体は、「二重ＢＯＸ」、すなわち「二重埋め込み酸化物」と称することができる。
基板は、その前面の側に、第１の分離層上にシード層を含み、前記シード層は、前記シード層とともに撮像素子の活性層を形成することが意図された単結晶半導体層のエピタキシャル成長に適した単結晶半導体層である。
シード層の材料は、エピタキシャル層の材料に応じて選択され、特に、転位などの結晶欠陥の生成を防止しながら、又は少なくとも最小限に抑えながら、エピタキシャル層の成長を可能にするのに適した格子パラメータを有する。
シード層及びエピタキシャル層は、同じ材料（ホモエピタキシ）又は２つの異なる材料（ヘテロエピタキシ）で作られてもよい。
エピタキシャル層は、シリコンで作られてもよい。この場合、シード層は、シリコンで作られているのが有利である。
シリコン－ゲルマニウムは、特に赤外において、シリコンの光吸収係数よりも高い光吸収係数を有し、この吸収係数は、ゲルマニウムの濃度に比例するため、エピタキシャル層は、シリコン－ゲルマニウム（ＳｉＧｅ）で作られているのが好ましい。その場合、シード層は、シリコン－ゲルマニウム又はシリコンで作られていてもよい。後者の場合、エピタキシャル層の設計は、ゲルマニウムの濃度だけでなく、前記層の厚さも考慮しなければならない。具体的には、ＳｉＧｅ層が、その格子パラメータがシリコン－ゲルマニウムの格子パラメータとは異なるシリコンシード層上にエピタキシによって形成される場合、ＳｉＧｅ層は、臨界厚さと呼ばれるある特定の厚さを超えると緩和する。この緩和により、ＳｉＧｅ層内に転位が形成される。このような転位は、ＳｉＧｅ層を、特に撮像素子の活性層としての使用に不適切にするため、回避されなければならない。ここで、臨界厚さは、ゲルマニウムの濃度に反比例する。したがって、エピタキシャル層の厚さ及び前記層のゲルマニウムの濃度は、
一方では、近赤外の波長で最大の光子を捕捉するのに十分に大きな厚さと、
他方では、特に近赤外において、活性層によって光子を吸収する能力を高めるのに十分な濃度のゲルマニウムと、
最後に、シリコン－ゲルマニウムの緩和及びそれに起因する結晶欠陥（転位）の生成を防止するための、臨界厚さよりも小さい制限された厚さ（濃度に依存する）と、
の間の妥協から得られる。
典型的には、赤外で可能な限り最高の吸収を得るために、エピタキシャル層の厚さ及びゲルマニウムの濃度を最大化することが求められる。活性層のゲルマニウム含有量は、１０％以下であるのが好ましい。具体的には、Ｓｉ０．９Ｇｅ０．１の層の臨界厚さは、約数ミクロンであり、これは前面撮像素子の活性層に適している。
中間層は、半導体又はさらには導電性材料であってもよい。具体的には、この中間層の役割は、活性層を後方から、言い換えれば、キャリア基板と第２の電気絶縁層との間に配置されたゾーンを介してバイアスすることができるようにすることである。そのようなバイアスにより、活性層と埋め込まれた中間層との間に電位差を印加することが可能になる。
中間層は、単結晶であってもよいが、これは必須ではなく、その理由は、この層を通して電子を伝導する能力も、撮像素子以外の用途で一般的に考えられるような他の電子特性も達成することは求められておらず、単に第１の分離層の周辺部で活性層の電位を変更する能力を達成することが求められているからである。
したがって、中間層は、多結晶及び／又は非晶質であってもよく、これにより、中間層を安価に製造することができ、及び／又は金属にすることができる。この層は、この層を確実にバイアスすることができるように、多かれ少なかれドープされていてもよい。半導体中間層は、シリコンで作られているのが有利である。その場合、前記層は、典型的には、２０～１５０ｎｍの間に含まれる厚さを有する。
活性層と中間層との間に介在する第１の電気絶縁分離層は、キャパシタの誘電体の役割を果たし、したがって、電気絶縁材料の周辺部で活性層にバイアスをかけることを可能にする。この目的のために、第１の分離層は、中間層と活性層との間に印加される電位差を最小化するのに十分に薄くなるように選択される。典型的には、第１の分離層の厚さは、１０～１００ｎｍの間に含まれる。
対照的に、第１の分離層の厚さは、活性層を通過するすべての光子、特に波長が近赤外の範囲にある光子を反射するには小さすぎる。したがって、活性層を通過する光子は、第１の分離層及び中間層を通過する傾向がある。
第２の分離層の役割は、光子、特に波長が近赤外の範囲にある光子の反射を、第２の分離層、中間層、及び第１の分離層を含む積層体を介して、活性層に形成された画素に向けて誘導することである。この目的のために、この第２の分離層は、特に近赤外の領域において高い反射率（又は光反射係数）を有するのに十分に大きな厚さを有する。典型的には、例えば酸化シリコンで作られた第２の分離層の厚さは、１００～３００ｎｍの間に含まれる。
図２は、本発明の一実施形態による前面撮像素子の基板の断面図である。
前記基板は、その裏面からその前面にかけて、
キャリア基板１、好ましくは半導体キャリア基板と、
第２の電気絶縁分離層２ｂと、
半導体中間層４と、
第１の電気絶縁分離層２ａと、
単結晶半導体シード層３ａと、
を連続して含む。
次に、図２に示す基板を製造するための方法の例を説明する。
図３Ａ～図３Ｅに示す第１の実施形態によると、基板を製造するための方法は、２つの連続する層転写ステップを含み、ＳｍａｒｔＣｕｔ（商標）プロセスが、例えば、２回実施される。
一方では、図３Ａを参照すると、中間層４を形成することが意図された半導体を含む第１のドナー基板４０が用意される。
他方では、図３Ｂを参照すると、キャリア基板１が用意され、ドナー基板がキャリア基板に接合され、第２の分離層２ｂが接合界面にある。図３Ａに示すように、前記層２ｂは、例えば、接合前に第１のドナー基板４０の表面上に予め形成される。代替として、層２ｂは、キャリア基板１上に形成されてもよく、又は第１のドナー基板上に形成された層とキャリア基板上に形成された層とを接合することによって形成されてもよい。
次に、半導体の層４をレシーバ基板に転写するように第１のドナー基板を薄くする。この薄化は、接合界面の反対側から半導体を研磨又はエッチングすることによって行うことができる。しかしながら、接合ステップの前に、転写される表面層４を区切るように脆弱化ゾーン４１が半導体内に形成されるのが有利であり、前記脆弱化ゾーンは、水素及び／又はヘリウムなどの原子核種を注入することによって形成することができるのが有利である（前記注入は、図３Ａの矢印によって概略的に示されている）。接合ステップの後、薄化は、脆弱化ゾーン４１に沿って第１のドナー基板４０を剥離することからなり、これにより、中間層４のキャリア基板１への転写がもたらされる（図３Ｃ参照）。典型的には、転写された層４の厚さは、３００ｎｍ以下である。任意選択で、新規の層転写ステップの実施を促進するために、転写された層の自由表面に対して仕上げ処理が行われ、この処理は、転写された層が薄くなり、その粗さが減少することにつながる可能性がある。
図３Ｄを参照すると、活性層のエピタキシャル成長に適した単結晶材料を含む、シード層３ａを形成することが意図された第２のドナー基板３０がさらに用意される。
図３Ｅを参照すると、この第２のドナー基板は、キャリア基板１に予め転写された中間層４に接合され、第１の分離層２ａが接合界面にある。図３Ｄに示すように、前記層２ａは、例えば、接合前に第２のドナー基板３０の表面上に予め形成される。代替として、層２ａは、キャリア基板１への転写後の中間層４上に形成されてもよく、又はさらには第２のドナー基板上に形成された層と転写された中間層上に形成された層とを接合することによって形成されてもよい。
次に、半導体の層３ａをレシーバ基板に転写するように第２のドナー基板を薄くし、これにより、図２に示す基板を得ることができる。この薄化は、活性層のエピタキシに所望される厚さ及び表面仕上げが得られるように、半導体を研磨又はエッチングすることによって行われてもよい。しかしながら、接合ステップの前に、転写されるシード層３ａを区切るように、脆弱化ゾーン３１が単結晶半導体内に有利に形成されるのが有利である。接合ステップの後、薄化は、脆弱化ゾーン３１に沿って第２のドナー基板３０を剥離することからなり、これにより、キャリア基板１、第２の分離層２ｂ、及び中間層４から構成された構造体へのシード層３ａの転写がもたらされる。典型的には、転写されたシード層の厚さは、３００ｎｍ以下である。任意選択で、エピタキシの実施を促進するために、転写されたシード層の自由表面に対して仕上げ処理が行われ、この処理は、転写された層が薄くなり、及び／又はその粗さが減少することにつながる可能性がある。
図４Ａ～図４Ｄに示す第２の実施形態によると、基板を製造するための方法は、シード層を形成するために、中間層を堆積させるステップ（前記層をドナー基板から転写する代わりに）と、単一の層転写ステップと、を含む。
本方法のこの第２の実施形態は、半導体中間層が光学的又は電子的な機能を有さず、したがって単結晶ではなく多結晶及び／又は非晶質の材料から作製され得るという事実を利用する。したがって、中間層は、下にある第２の電気絶縁層２ｂ上への堆積によって形成することができる。
図４Ａを参照すると、第２の分離層２ｂで覆われたキャリア基板１が用意される。前記層２ｂは、典型的には、キャリア基板１がシリコンで作られている場合、キャリア基板１の熱酸化によって形成される。前記層は、化学気相堆積（ＣＶＤ）によって形成することもでき、その場合、これには、その粗さを減少させることを目的とした処理を行うことが必要な場合がある。
図４Ｂを参照すると、例えばポリシリコン及び／又は非晶質シリコンで作られた中間層４を堆積させている。この堆積は、（使用する技術に応じて３００℃～８００℃超の範囲にある）様々な温度でＣＶＤ又はエピタキシによって達成することができる。この堆積に続いて、接合するのに適した表面仕上げを得るために、平滑化処理、例えばプラズマ処理、又は層４の研磨が行われてもよく、次いでシード層を転写する。
図４Ｃを参照すると、活性層のエピタキシャル成長に適した単結晶材料を含む、シード層３ａを形成することが意図されたドナー基板３０が用意される。一実施形態によると、シード層３ａは、水素及び／又はヘリウムなどの原子核種を注入することによって形成された脆弱化ゾーン３１によって区切られる。
図４Ｄを参照すると、このドナー基板３０は、キャリア基板１上に予め堆積させた中間層４に接合され、第１の分離層２ａが接合界面にある。図４Ｃに示すように、前記層２ａは、例えば、接合前にドナー基板３０の表面上に予め形成される。代替として、層２ａは、キャリア基板１上への堆積後の中間層４上に形成されてもよく、又はドナー基板上に形成された層と堆積させた中間層上に形成された層とを接合することによって形成されてもよい。
次に、層３ａを中間層４に転写するようにドナー基板３０を薄くし、これにより、図２に示す基板を得ることができる。薄化は、脆弱化ゾーン３１に沿ってドナー基板３０を剥離することにあるのが有利である。代替として、薄化は、活性層のエピタキシに所望される厚さ及び表面仕上げが得られるように、接合界面の反対側からドナー基板を研磨又はエッチングすることによって行われてもよい。典型的には、転写されたシード層の厚さは、３００ｎｍ以下である。任意選択で、エピタキシの実施を促進するために、転写されたシード層の自由表面に対して仕上げ処理が行われ、この処理は、転写された層が薄くなり、及び／又はその粗さが減少することにつながる可能性がある。
本方法のこの第２の実施形態は、２つではなく単一の層転写ステップを含むため、より安価であるという点で特に有利である。
図２に示す構造を製造するための方法がどのようなものであれ、シリコン－ゲルマニウム又はシリコンの層３ｂを、活性層（図５参照）に所望される厚さ、すなわち典型的には１μｍ以上の厚さが得られるまで、転写されたシード層３ａ上にエピタキシャル成長させる。エピタキシャル層３ｂは、わずかにドープされていてもよい。
シード層３ａとエピタキシャル層３ｂは、一緒になって活性層３を形成する。エピタキシャル層３ｂの厚さは、シード層３ａの厚さよりも明らかに大きいため、活性層の光学特性は、層３ａ及び層３ｂが異なる材料で作られていても、本質的にエピタキシャル層３ｂの光学特性であると考えられる。
したがって、例えば、エピタキシャル層がＳｉＧｅで作られているが、シード層がＳｉＧｅで作られていない場合、例えば、シード層がシリコンで作られている場合、シリコン層は、ＳｉＧｅ層の厚さに対して十分に薄く（３００ｎｍ以下の厚さ）、赤外における吸収の点で活性層の特性に顕著な影響を与えない。
しかしながら、例えば熱混合プロセスによって、シード層の性質を変更することが可能である。それ自体知られているように、前記プロセスは、シリコン層上にエピタキシャル成長させたＳｉＧｅ層を酸化することを含み、前記酸化は、シリコンのみを消費し（酸化シリコンを形成するために）、ゲルマニウムをＳｉＧｅ層の自由表面とは反対側の面に向かって移動させる効果を有する。その場合、表面上にＳｉＯ２層が得られ、次いでこのＳｉＯ２層をエッチングによって除去することができる。
図６を参照すると、第１の電気絶縁層２ａまで延在する複数の電気絶縁トレンチ５が活性層３内に形成されている。これらのトレンチは、撮像素子の分野では、容量性ディープトレンチアイソレーション（ＣＤＴＩ）として知られている。このようなトレンチによって境界が定められた活性層の各領域は、撮像素子の１画素を形成することが意図されている。この目的のために、撮像素子を製造するための方法の次のステップは、前記領域にフォトダイオード（図示せず）を形成することである。トレンチ及びフォトダイオードを製造するための方法は、当業者に知られており、したがって、本明細書では詳細に説明しない。
任意選択的であるが有利な一実施形態によると、図７Ａを参照すると、トレンチ分離５が形成された活性層３は、前面から活性層に向かう光反射係数が活性層から前面に向かう反射係数よりも高い光閉じ込め層６で覆われている。前記光閉じ込め層６は、入射光子の方向に応じて反射率のそのような選択性を確実にする層の積層体から構成されている。好ましい一実施形態によると、前記光閉じ込め層６は、異なる厚さを有する酸化シリコンの２つの層の間に窒化チタンの層を含む。このような積層体の利点の１つは、マイクロエレクトロニクスで使用されるプロセスと互換性があることであり、したがって、光閉じ込め層の形成は、撮像素子を製造するための方法に容易に統合することができる。例えば、光閉じ込め層６は、前面から裏面にかけて、厚さ１００ｎｍのＳｉＯ２の層、厚さ１０ｎｍのＴｉＮの層、及び厚さ２００ｎｍのＳｉＯ２の層を含む。撮像素子の前面から活性層へのこのような積層体の反射率は０．５％であるのに対して、活性層から前面へのこの積層体の反射率は３７％である。
前記光閉じ込め層６は、撮像素子の表面に入射する放射を実質的に反射せずに通過させるが、対照的に、活性層に存在する、二重ＢＯＸ構造によって反射された光子を反射し、これは、前記光子を活性層にトラップし、活性層内での前記光子の経路長を増加させる効果を有する。したがって、前記光閉じ込め層により、活性層の光吸収を増加させることが可能になる。
図７Ｂに示す一実施形態によると、電気絶縁トレンチ５は、光閉じ込め層６にも延在する。この構成により、光閉じ込め層においてさえ、２つの隣り合う画素（又は２つの隣り合う撮像素子）を互いに電気的に絶縁することが可能になり、特に寄生効果又はシャドウイング効果を回避することが可能になるのが有利である。
図８に示す一実施形態によると、各画素を全体的にバイアスすること（すなわち、その厚さ全体にバイアスをかけること）が可能である。この目的のために、各トレンチ５は、電気絶縁材料で作られた壁５ｂ間を中間層４まで延在する、例えばシリコンで作られた導電性又は半導体のビア５ａから形成される。この構成は、半導体層５ａ及び４が電気的に接続されているため、単一のコンタクトで、画素全体をバイアスすることが可能であるという点で特に有利である。
最後に、図９に示す一実施形態によると、各画素を全体的に独立してバイアスすることが可能である。具体的には、各トレンチの内壁及び外壁５ｂの深さ及び厚さを調整することによって、各画素を、隣り合う画素とは独立してバイアスすることができる。例えば、各画素は、一方の側（図９の中央の画素に対して右側）では、中間層４まで延在する比較的薄い電気絶縁材料で作られた壁５ｂによって境界が定められてもよく、もう一方の側（図９の中央の画素に対して左側）では、少なくとも部分的に第２の分離層２ｂ内に延在する比較的厚い電気絶縁材料で作られた壁５ｂによって境界が定められてもよい。画素の下に位置する中間層４のセグメント４ａは、画素の一方の側（図９の中央の画素に対して右側）のみに位置する半導体層５ａに電気的に接続され、中間層４の残りの部分からは電気的に絶縁されている。したがって、各画素を独立してアドレスすることができるのが有利である。
図８及び図９には示されていないが、光閉じ込め層は、活性層上に存在することができ、図７Ｂ及び図７Ａに示すように、トレンチ５が通過しても、又は通過しなくてもよい。
光吸収の数値シミュレーションは、（図１に示すように、キャリア基板と活性層との間に酸化シリコンの単層を有する）先行技術に従って、及び（図５に示すように、キャリア基板と活性層との間に二重ＢＯＸ構造を有する）本発明に従って、様々な基板に対して実行された。前記二重ＢＯＸ構造は、基板の前面から裏面にかけて、以下の積層体、すなわち、
第１の分離層２ａである４０ｎｍのＳｉＯ２と、
半導体中間層４である１００ｎｍのポリシリコンと、
第２の分離層２ｂである１５０ｎｍのＳｉＯ２と、
から構成されている。
このような積層体の反射率は、９４０ｎｍの入射波長で約７２％である。
これらのシミュレーションでは、ある特定の基板は、前面から活性層に向かう反射率が活性層から前面に向かう反射率よりも高い光閉じ込め層で覆われた。前記光閉じ込め層は、基板の前面から裏面に向かって、以下の積層体、すなわち、
１００ｎｍのＳｉＯ２／１０ｎｍのＴｉＮ／２００ｎｍのＳｉＯ２
から構成された。
活性層は、厚さ６μｍのシリコン層、又は１０％に等しいゲルマニウムの濃度を有する厚さ２μｍのＳｉＧｅ層のいずれかで構成された。
以下の表は、９４０ｎｍの波長を有する垂直入射（すなわち、基板の前面に垂直な入射）の放射に対する、活性層における光吸収係数を示す。シミュレーションは、様々な画素を分離するトレンチからの回折又は屈折の影響を考慮していない。
Figure 0007467805000001
単層のＳｉＯ２の代わりに二重ＢＯＸ構造を使用すると、吸収の著しい改善が観察される。活性層がシリコンの代わりにＳｉＧｅで作られている場合、及び／又は活性層に光子を閉じ込める光閉じ込め層が追加されている場合、光吸収がさらに改善される。
参考文献
米国特許出願公開第２０１６／０１１８４３１号明細書

Claims (24)

  1. 半導体キャリア基板（１）と、
    第１の電気絶縁分離層（２ａ）と、
    フォトダイオードのマトリックスアレイを含む、活性層と呼ばれる単結晶半導体層（３）と、
    を連続して含む前面撮像素子において、
    前記キャリア基板（１）と前記第１の電気絶縁分離層（２ａ）との間に、
    第２の電気絶縁分離層（２ｂ）と、
    前記第２の電気絶縁分離層（２ｂ）と前記第１の電気絶縁分離層（２ａ）との間に配置された、中間層と呼ばれる第２の半導体層又は導電層（４）であって、前記第２の電気絶縁分離層（２ｂ）が前記第１の電気絶縁分離層（２ａ）よりも厚い、第２の半導体層又は導電層（４）と、
    をさらに含み、
    前記中間層（４）が２０～１５０ｎｍの間に含まれる厚さを有する、前面撮像素子。
  2. 半導体キャリア基板（１）と、
    第１の電気絶縁分離層（２ａ）と、
    フォトダイオードのマトリックスアレイを含む、活性層と呼ばれる単結晶半導体層（３）と、
    を連続して含む前面撮像素子において、
    前記キャリア基板（１）と前記第１の電気絶縁分離層（２ａ）との間に、
    第２の電気絶縁分離層（２ｂ）と、
    前記第２の電気絶縁分離層（２ｂ）と前記第１の電気絶縁分離層（２ａ）との間に配置された、中間層と呼ばれる第２の半導体層又は導電層（４）であって、前記第２の電気絶縁分離層（２ｂ）が前記第１の電気絶縁分離層（２ａ）よりも厚い、第２の半導体層又は導電層（４）と、
    をさらに含み、
    前記前面撮像素子が、前記活性層（３）上に、前記前面から前記活性層に向かう光反射係数が前記活性層から前記前面に向かう反射係数よりも高い光閉じ込め層と呼ばれる層（６）をさらに含み、
    各フォトダイオードが、前記第１の電気絶縁分離層（２ａ）まで延在する少なくとも１つの電気絶縁トレンチ（５）によって隣り合うフォトダイオードから分離されており、
    前記少なくとも１つのトレンチ（５）が前記光閉じ込め層（６）を貫いて延在する、前面撮像素子。
  3. 半導体キャリア基板（１）と、
    第１の電気絶縁分離層（２ａ）と、
    フォトダイオードのマトリックスアレイを含む、活性層と呼ばれる単結晶半導体層（３）と、
    を連続して含む前面撮像素子において、
    前記キャリア基板（１）と前記第１の電気絶縁分離層（２ａ）との間に、
    第２の電気絶縁分離層（２ｂ）と、
    前記第２の電気絶縁分離層（２ｂ）と前記第１の電気絶縁分離層（２ａ）との間に配置された、中間層と呼ばれる第２の半導体層又は導電層（４）であって、前記第２の電気絶縁分離層（２ｂ）が前記第１の電気絶縁分離層（２ａ）よりも厚い、第２の半導体層又は導電層（４）と、
    をさらに含み、
    各フォトダイオードが、前記第１の電気絶縁分離層（２ａ）まで延在する少なくとも１つの電気絶縁トレンチ（５）によって隣り合うフォトダイオードから分離されており、
    前記トレンチが、電気絶縁材料で作られた複数の壁（５ｂ）間を前記中間層（４）まで延在する導電性又は半導体のビア（５ａ）を含み、
    各トレンチ（５）が、前記中間層（４）まで延在する第１の壁（５ｂ）と、前記中間層（４）のセグメントを電気的に絶縁するように少なくとも部分的に前記第２の電気絶縁分離層（２ｂ）内に延在する第２の壁（５ｂ）とを含み、前記導電性又は半導体のビア（５ａ）が前記中間層（４）の前記セグメントに電気的に接続されている、前面撮像素子。
  4. 前記第１の電気絶縁分離層（２ａ）が１０～１００ｎｍの間に含まれる厚さを有する、請求項１～３のいずれか一項に記載の前面撮像素子。
  5. 前記第２の電気絶縁分離層（２ｂ）が１００～３００ｎｍの間に含まれる厚さを有する、請求項１～４のいずれか一項に記載の前面撮像素子。
  6. 前記中間層（４）がドープされた多結晶又は非晶質の材料で作られている、請求項１～５のいずれか一項に記載の前面撮像素子。
  7. 前記中間層（４）がドープされたシリコンで作られている、請求項１～６のいずれか一項に記載の前面撮像素子。
  8. 前記中間層（４）が金属で作られている、請求項１～６のいずれか一項に記載の前面撮像素子。
  9. 前記活性層（３）がシリコンシード層（３ａ）を含む、請求項１～８のいずれか一項に記載の前面撮像素子。
  10. 前記活性層（３）がシリコン－ゲルマニウムシード層（３ａ）を含む、請求項１～８のいずれか一項に記載の前面撮像素子。
  11. 前記活性層（３）が前記シード層（３ａ）上にシリコン－ゲルマニウムの単結晶層（３ｂ）をさらに含む、請求項９又は１０に記載の前面撮像素子。
  12. 前記シリコン－ゲルマニウムの単結晶層（３ｂ）のゲルマニウム含有量が１０％以下である、請求項１１に記載の前面撮像素子。
  13. 前記シリコン－ゲルマニウムの単結晶層（３ｂ）の厚さが臨界厚さよりも小さく、前記臨界厚さはその厚さを超えると前記シリコン－ゲルマニウムが緩和する厚さとして定められる、請求項１１又は１２に記載の前面撮像素子。
  14. 前記活性層（３）が前記シード層上にシリコンの単結晶層をさらに含む、請求項９に記載の前面撮像素子。
  15. 前記活性層（３）上に、前面から前記活性層に向かう光反射係数が前記活性層から前記前面に向かう反射係数よりも高い光閉じ込め層と呼ばれる層（６）をさらに含む、請求項１～１４のいずれか一項に記載の前面撮像素子。
  16. 前記光閉じ込め層（６）が、酸化シリコンの２つの層の間に窒化チタンの層を含む、請求項１５に記載の前面撮像素子。
  17. 各フォトダイオードが、前記第１の電気絶縁分離層（２ａ）まで延在する少なくとも１つの電気絶縁トレンチ（５）によって隣り合うフォトダイオードから分離されている、請求項１～１６のいずれか一項に記載の前面撮像素子。
  18. 前記トレンチが、電気絶縁材料で作られた複数の壁（５ｂ）間を前記中間層（４）まで延在する導電性又は半導体のビア（５ａ）を含む、請求項１７に記載の前面撮像素子。
  19. 前面撮像素子を製造するための方法であって、
    第１のドナー基板（４０）を用意するステップと、
    第１の半導体層（４）を区切るように、前記第１のドナー基板内に脆弱化ゾーン（４１）を形成するステップと、
    前記第１の半導体層（４）を半導体キャリア基板（１）に転写するステップであり、前記キャリア基板（１）、電気絶縁層（２ｂ）、及び転写された前記第１の半導体層（４）を含む構造体を形成するように、前記電気絶縁層（２ｂ）が前記ドナー基板（４０）と前記キャリア基板（１）との間の界面にある、転写するステップと、
    第２のドナー基板（３０）を用意するステップと、
    単結晶半導体層（３ａ）を区切るように、前記第２のドナー基板内に脆弱化ゾーン（３１）を形成するステップと、
    前記単結晶半導体層（３ａ）を前記構造体に転写するステップであり、電気絶縁層（２ａ）が前記第２のドナー基板（３０）と前記構造体との間の界面にある、転写するステップと、
    前記転写された単結晶半導体層（３ａ）上に単結晶半導体層（３ｂ）をエピタキシャル成長させるステップであり、前記単結晶半導体層（３ｂ）が、前記転写された単結晶半導体層（３ａ）とともに、前記撮像素子の活性層（３）を形成する、エピタキシャル成長させるステップと、
    を含む、方法。
  20. 前面撮像素子を製造するための方法であって、
    電気絶縁層（２ｂ）で覆われたキャリア基板（１）上に導電層又は半導体層（４）を堆積させることによって構造体を形成するステップであって、前記導電層又は半導体層（４）が２０～１５０ｎｍの間に含まれる厚さを有する、ステップと、
    ドナー基板（３０）を用意するステップと、
    単結晶半導体層（３ａ）を区切るように、前記ドナー基板（３０）内に脆弱化ゾーン（３１）を形成するステップと、
    前記単結晶半導体層（３ａ）を前記構造体に転写するステップであり、電気絶縁層（２ａ）が前記ドナー基板（３０）と前記構造体との間の界面にある、転写するステップと、
    前記転写された単結晶半導体層（３ａ）上に単結晶半導体層（３ｂ）をエピタキシャル成長させるステップであり、前記単結晶半導体層（３ｂ）が、前記転写された単結晶半導体層（３ａ）とともに、前記撮像素子の活性層（３）を形成する、エピタキシャル成長させるステップと、
    を含む、方法。
  21. 前面撮像素子を製造するための方法であって、
    電気絶縁層（２ｂ）で覆われたキャリア基板（１）上に導電層又は半導体層（４）を堆積させることによって構造体を形成するステップと、
    ドナー基板（３０）を用意するステップと、
    単結晶半導体層（３ａ）を区切るように、前記ドナー基板（３０）内に脆弱化ゾーン（３１）を形成するステップと、
    前記単結晶半導体層（３ａ）を前記構造体に転写するステップであり、電気絶縁層（２ａ）が前記ドナー基板（３０）と前記構造体との間の界面にある、転写するステップと、
    前記転写された単結晶半導体層（３ａ）上に単結晶半導体層（３ｂ）をエピタキシャル成長させるステップであり、前記単結晶半導体層（３ｂ）が、前記転写された単結晶半導体層（３ａ）とともに、前記撮像素子の活性層（３）を形成する、エピタキシャル成長させるステップと、
    前記活性層（３）上に、前面から前記活性層に向かう光反射係数が前記活性層から前記前面に向かう反射係数よりも高い光閉じ込め層と呼ばれる層（６）を形成するステップと、
    前記光閉じ込め層（６）を貫いて前記電気絶縁層（２ａ）まで延在する少なくとも１つの電気絶縁トレンチ（５）を形成するステップであって、各フォトダイオードが、前記少なくとも１つの電気絶縁トレンチ（５）によって隣り合うフォトダイオードから分離されている、ステップと、
    を含む、方法。
  22. 前面撮像素子を製造するための方法であって、
    電気絶縁層（２ｂ）で覆われたキャリア基板（１）上に、中間層（４）と呼ばれる導電層又は半導体層（４）を堆積させることによって構造体を形成するステップと、
    ドナー基板（３０）を用意するステップと、
    単結晶半導体層（３ａ）を区切るように、前記ドナー基板（３０）内に脆弱化ゾーン（３１）を形成するステップと、
    前記単結晶半導体層（３ａ）を前記構造体に転写するステップであり、電気絶縁層（２ａ）が前記ドナー基板（３０）と前記構造体との間の界面にある、転写するステップと、
    前記転写された単結晶半導体層（３ａ）上に単結晶半導体層（３ｂ）をエピタキシャル成長させるステップであり、前記単結晶半導体層（３ｂ）が、前記転写された単結晶半導体層（３ａ）とともに、前記撮像素子の活性層（３）を形成する、エピタキシャル成長させるステップと、
    前記電気絶縁層（２ａ）まで延在する少なくとも１つの電気絶縁トレンチ（５）を形成するステップであって、各フォトダイオードが、前記少なくとも１つの電気絶縁トレンチ（５）によって隣り合うフォトダイオードから分離されており、前記トレンチが、電気絶縁材料で作られた複数の壁（５ｂ）間を前記中間層（４）まで延在する導電性又は半導体のビア（５ａ）を含み、各トレンチ（５）が、前記中間層（４）まで延在する第１の壁（５ｂ）と、前記中間層（４）のセグメントを電気的に絶縁するように少なくとも部分的に前記電気絶縁層（２ｂ）内に延在する第２の壁（５ｂ）とを含み、前記導電性又は半導体のビア（５ａ）が前記中間層（４）の前記セグメントに電気的に接続されている、ステップと、
    を含む、方法。
  23. 前記活性層（３）上に光閉じ込め層と呼ばれる層（６）を形成するステップをさらに含み、前記光閉じ込め層（６）が、前面から前記活性層に向かう光反射係数が前記活性層から前記前面に向かう反射係数よりも高い、請求項１９～２２のいずれか一項に記載の方法。
  24. 前記活性層（３）内にフォトダイオードのマトリックスアレイを形成するステップをさらに含む、請求項１９～２３のいずれか一項に記載の方法。
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