JP7170664B2 - 前面型撮像素子用基板および前記基板の製造方法 - Google Patents

前面型撮像素子用基板および前記基板の製造方法 Download PDF

Info

Publication number
JP7170664B2
JP7170664B2 JP2019557687A JP2019557687A JP7170664B2 JP 7170664 B2 JP7170664 B2 JP 7170664B2 JP 2019557687 A JP2019557687 A JP 2019557687A JP 2019557687 A JP2019557687 A JP 2019557687A JP 7170664 B2 JP7170664 B2 JP 7170664B2
Authority
JP
Japan
Prior art keywords
layer
substrate
silicon
germanium
thickness
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2019557687A
Other languages
English (en)
Other versions
JP2020504462A (ja
Inventor
ウォルター、シュバルツェンバッハ
オレグ、コノンチュク
ルドビク、エカルノ
クリステル、ミショー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Soitec SA
Original Assignee
Soitec SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Soitec SA filed Critical Soitec SA
Publication of JP2020504462A publication Critical patent/JP2020504462A/ja
Application granted granted Critical
Publication of JP7170664B2 publication Critical patent/JP7170664B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H01L21/02507—Alternating layers, e.g. superlattice
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14625—Optical elements or arrangements associated with the device
    • H01L27/14629—Reflectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H01L27/14649—Infrared imagers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14689—MOS based technologies

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Electromagnetism (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Recrystallisation Techniques (AREA)
  • Light Receiving Elements (AREA)

Description

本発明は、「前面」型撮像素子用基板、前記基板を組み込んだ撮像素子、および前記基板の製造方法に関する。
文献ＵＳ２０１６／０１１８４３１は、「前面」型撮像素子を記載している。
図１に例示されるように、前記撮像素子は、裏面から前面にかけて、特定のドーピングを有するシリコン支持基板１’と、酸化シリコン層２’と、各々画素を定義するフォトダイオードのマトリックスアレイが定義される、支持基板１’のものと異なり得るドーピングを有する、活性層と呼ばれる単結晶シリコン層３’とを含んでなるＳＯＩ（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ－Ｏｎ－Ｉｎｓｕｌａｔｏｒ）型基板を含んでなる。
しかしながら、このような撮像素子は、近赤外において、すなわち、７００ｎｍ～３μｍの間に含まれる波長に対して、感度が低い。
実際に、活性シリコン層３’は、曝露される照射線の波長とともに著明に減少する吸収係数、すなわち、およそ１０６ｃｍ－１（３００ｎｍの波長）～数１０３ｃｍ－１（７００ｎｍの波長）を有する。
しかしながら、単結晶シリコンは、撮像素子の製造を可能とするマイクロエレクトロニクス法と適合し、活性層の機能に好適な結晶品質（特に、転位がない）を有するという利点があるため、現時点で、撮像素子用基板の活性層を形成するのに好ましい材料である。
本発明の目的は、上記の問題を克服すること、ならびに、撮像素子の製造方法との適合性および活性層の結晶品質という制約を尊重しながら、近赤外における光の吸収を増加させることを可能とする「前面」型撮像素子用基板を提案することである。
この目的を達成するため、本発明は、半導体支持基板と、電気絶縁層と、半導体活性層とを順次含んでなる前面型撮像素子用基板であって、活性層がシリコンゲルマニウムからなるエピタキシャル層であり、前記シリコンゲルマニウム層のゲルマニウム含量が１０％未満であることを特徴とする基板を提案する。
「エピタキシャル層」とは、後の説明に記載のとおり、エピタクシーにより成長された層を意味する。
「前面」とは、本明細書において、関連電子部品としての基板の同じ面に位置する、光照射に曝露されることを意図した撮像素子の面を意味する。
有利には、活性層のゲルマニウム含量は、８％以下である。
好ましくは、活性層の厚さは、これを超えるとシリコンゲルマニウムの緩和が生じる厚さと定義される、シリコンゲルマニウム層の臨界厚さ未満である。
一つの実施態様によれば、基板は、電気絶縁層とシリコンゲルマニウム層との間にシリコン層をさらに含んでなる。
一つの実施態様によれば、電気絶縁層は、酸化シリコンからなる。
電気絶縁層の厚さは、１０～２００ｎｍの間に含まれる。
他の実施態様によれば、電気絶縁層は、誘電体層および／または金属層の積層体から構成され、前記積層体は、７００ｎｍ～３μｍの間に含まれる波長範囲にある前記積層体の反射率が、前記積層体の厚さと等しい厚さを有する酸化シリコン層の反射率を上回るように選択される。
特定の一つの実施態様によれば、前記電気絶縁層は、支持基板から活性層にかけて、酸化シリコン層と、窒化チタン層と、酸化シリコン層とを順次含んでなる。
本発明はまた、前記基板と、前記基板の活性層中のフォトダイオードマトリックスアレイとを含んでなる前面撮像素子に関する。
本発明の他の目的は、前記基板の製造方法に関する。
前記方法は、以下の工程：
－ シリコンゲルマニウムのエピタキシャル成長に好適な半導体材料を含んでなるドナー基板を提供する工程；
－ 支持基板を提供する工程；
－ 支持基板上にドナー基板を結合させ、結合界面に電気絶縁層を位置させる工程；
－ 支持基板上に半導体材料の層を転写させるために、ドナー基板を薄化させる工程；
－ ゲルマニウム含量が１０％未満、好ましくは８％以下であるシリコンゲルマニウム層の半導体材料の転写層上でのエピタキシャル成長を行う工程
を含んでなる。
一つの実施態様によれば、シリコンゲルマニウムのエピタキシャル成長に好適なドナー基板の半導体材料は、シリコンゲルマニウムである。
前記半導体材料は、ベース基板上にエピタクシーにより形成され得、前記半導体材料およびベース基板は一緒になってドナー基板を形成する。
他の実施態様によれば、シリコンゲルマニウムのエピタキシャル成長に好適なドナー基板の半導体材料は、シリコンである。
有利には、支持基板上に転写されるシリコン層の厚さは、４００ｎｍ以下である。
シリコンゲルマニウムのエピタキシャル成長の最後に、シリコン層は、電気絶縁層とシリコンゲルマニウム層との間に保護され得る。
あるいは、前記方法は、シリコンゲルマニウムのエピタキシャル成長が行われているシリコン層をシリコンゲルマニウム層へ変換させるために、活性層のシリコンゲルマニウムを凝縮する工程をさらに含んでなってもよい。
特に有利な様式では、前記方法は、シリコンゲルマニウムのエピタキシャル成長に好適な半導体材料の層の境界を定めるために、ドナー基板における脆化域を形成する工程を含んでなり、ドナー基板の薄化は、前記脆化域に沿った分離を含んでなる。
好ましくは、脆化域の形成は、ドナー基板における原子種の埋め込みを含んでなる。
特定の一つの実施態様によれば、電気絶縁層は、誘電体層および／または金属層の積層体の支持基板上への成膜により形成され、前記積層体は、７００ｎｍ～３μｍの間に含まれる波長範囲にある前記積層体の反射率が、前記積層体の厚さと等しい厚さを有する酸化シリコン層の反射率を上回るように選択される。
この場合、犠牲酸化物層は、有利には、脆化域を形成するための原子種の埋め込み前にドナー基板上に形成され、原子種の埋め込みは、前記犠牲層を介して実施され、前記犠牲酸化物層は、支持基板上でのドナー基板の結合前に除去される。
本発明のその他の特徴および利点は、添付図面を参照して、以下の詳細な説明を読むことにより明らかとなるであろう。
図１は、文献ＵＳ２０１６／０１１８４３１に記載の前面撮像素子用ＳＯＩ基板の断面図である。 図２は、本発明の一つの実施態様による基板の断面図である。 図３は、異なるゲルマニウム含量に対する波長の関数としてのシリコンゲルマニウムの吸収係数を示す図である。 図４は、そのゲルマニウム含量の関数としてのシリコンゲルマニウム層の臨界厚さを示す図である。 図５は、本発明の代替実施態様による基板の断面図である。 図６Ａ～６Ｆは、本発明の一つの実施態様による前面撮像素子用基板の製造方法の主工程を例示する図である。 図７Ａ～７Ｃは、図６Ａ～６Ｆにおいて例示した製造方法の代替の工程を例示する図である。 図８Ａ～８Ｄは、本発明の一つの実施態様による前面撮像素子用基板の製造方法の主工程を例示する図である。 図９は、本発明の特定の実施態様による基板の断面図である。 図１０は、波長（単位ｎｍ）の関数としての誘電体層の積層体の反射率を例示する図である。 図１１Ａ～１１Ｅは、本発明の一つの実施態様による前面撮像素子用基板の製造方法の主工程を例示する図である。 図１２は、本発明の一つの実施態様による基板を含んでなる「前面」型撮像素子の画素の断面図である。
図の可読性の理由から、異なる層は、必ずしも一定尺度で表されたものではない。
発明の具体的説明
図２は、本発明の一つの実施態様による前面撮像素子用基板の断面図である。
前記基板は、裏面から前面にかけて、半導体支持基板１と、電気絶縁層２と、活性層と呼ばれる単結晶シリコンゲルマニウム（ＳｉＧｅ）層３とを順次含んでなる。
支持基板１は、一般に、単結晶インゴットの切削により得られる。有利には、基板１は、シリコンからなる。
一つの実施態様によれば、電気絶縁層は、酸化シリコン層である。
有利には、前記電気絶縁層の厚さは、１０～２００ｎｍの間に含まれる。
層３は、画像の取り込みを可能とするフォトダイオードのマトリックスアレイ（図示せず）を受信することを意図したものである。層３の厚さは、一般に、１μｍ以上、またはさらには２μｍ超である。前記層３は、低濃度ドープされ得る。
前記材料の異なる組成物に対する波長（単位μｍ）の関数としての吸収係数（単位ｃｍ－１）を例示する図３においてみられ得るように、吸収係数は、特に赤外において、ゲルマニウム含量とともに増加する。
しかしながら、層３の設計は、ゲルマニウムの濃度だけでなく、前記層の厚さも関与する。実際に、ＳｉＧｅ層は、その格子定数がシリコンゲルマニウムのものとは異なるシリコン基板上でエピタクシーにより形成されるため、ＳｉＧｅ層の緩和は、臨界厚さと呼ばれる特定の厚さを上回る厚さで生じる。この緩和は、ＳｉＧｅ層内での転位の形成をもたらす。
このような転位は、ＳｉＧｅ層を活性層３の機能に不適当なものとする可能性があるため、避けなければならない。
ゲルマニウム含量の関数（組成物Ｓｉ１－ｘＧｅｘに対応する化学量論係数ｘ）としてのＳｉＧｅ層の臨界厚さ（単位Å）を例示する図４に示されるように、臨界厚さは、ゲルマニウム濃度が大きくなるほど、小さくなる。
よって、活性層３の厚さおよび前記層のゲルマニウム濃度は、
－ 一方では、近赤外の波長における最大の光子を取り込むのに十分大きな厚さと、
－ 他方では、特に近赤外における活性層による光子の吸収能力を増加させるのに十分なゲルマニウム濃度と、
－ シリコンゲルマニウムの緩和およびそれに起因する結晶欠陥（転位）の生成を避けるための限られた厚さ（濃度に依存）
との間の妥協の結果、決定される。
一般に、前記活性層における転位を最小限にしながら、赤外における最良の吸収を有するようにするために、層３の厚さおよびゲルマニウム濃度を最大限にすることが求められる。
活性層のゲルマニウム含量は、１０％未満、好ましくは、８％以下である。図４は、実際に、Ｓｉ０．９Ｇｅ０．１層の臨界厚さが、「前面」型撮像素子の活性層に好適なマイクロメートルの桁であることを示している。Ｓｉ０，９２Ｇｅ０，０８層に関しては、臨界厚さは２μｍ超であり、その上、９４０ｎｍに等しい波長における吸収係数は、シリコンの吸収係数の３～４倍超である。
文献ＷＯ２００５／０４３６１４に記載のとおりに熱混合により作製されたシリコンゲルマニウム層と比較して、本発明において実施されるシリコンゲルマニウムエピタキシャル活性層は、大きい均一性および低いコストを示す。実際に、熱混合によりシリコンゲルマニウム層を得ることは、（その自由表面から、機械的支持体を形成する基板にかけて）高ゲルマニウム含量（例えば、８０％の桁のゲルマニウム含量）を有するシリコンゲルマニウム層と、厚いシリコン層（実質的に、最終シリコンゲルマニウム層の所望の厚さに相当）と、下にある基板へのゲルマニウム原子の拡散を防止する障壁層とから構成される積層体の形成を意味する。しかしながら、シリコン層が厚いほど、方法の時間が長くなる（前記時間は、シリコン層のエピタクシーの時間に次いで、ゲルマニウム原子をシリコン層内に拡散させるためのシリコンゲルマニウム層の熱処理の時間を含む）。よって、実際には、前記熱混合方法は、撮像素子に要求される１μｍの桁の厚さを有する活性層の形成には適合しない。いずれにせよ、当業者ならば、エピタキシャル層を、熱混合により形成される層から、前記層の転位の量および緩和を測定することにより、区別することができるであろう。
図２に例示した基板の製造方法の例を、以下に説明する。
一般的に述べると、本発明による基板の製造方法は、以下の工程を含んでなる。
一方では、シリコンゲルマニウムのエピタキシャル成長に好適な半導体材料を含んでなるドナー基板を提供する。前記材料は、特にＳｉＧｅ（ホモエピタクシーを可能とする）であってもよいし、または、ＳｉＧｅとは異なるが、そのエピタキシャル成長（ヘテロエピタクシー）を可能とするのにＳｉＧｅの格子定数に十分近い格子定数を有する材料であってもよい。この後者の場合は、前記半導体材料は、有利にはシリコンである。
他方では、レシーバー基板を提供し、ドナー基板をレシーバー基板上に結合させ、結合界面に電気絶縁層を位置させる。
次に、レシーバー基板上に半導体材料の層を転写させるために、ドナー基板を薄化させる。
この薄化は、ＳｉＧｅのエピタクシーにとって所望の厚さおよび表面準位を得るために、半導体材料の研磨またはエッチングにより、実施してもよい。
しかしながら、有利には、結合工程の前に、転写する表層の境界を定めるために、半導体材料中に脆化域を形成させる。結合工程の後に、薄化に、脆化域に沿ったドナー基板の分離を含め、これにより、レシーバー基板上への表層の転写がもたらされる。一般に、転写層の厚さは、４００ｎｍ以下である。場合によっては、エピタクシーの実施を支持するために、転写層の自由表面の仕上げ処理を行う。前記処理は、転写層の薄化をもたらすことができる。
最後に、シード層としての役割を果たす半導体材料の転写層上で、活性層にとって所望の厚さが得られるまで、シリコンゲルマニウムの層のエピタキシャル成長を実施する。
シード層がＳｉＧｅからなるものではない場合、例えば、シリコンからなる場合、ＳｉＧｅのエピタクシーの最後に、活性層３の下のシード層が残存することに留意されたい。
この状況は、本発明の特定の一つの実施態様に対応する図５において例示している。シード層は、符号４２により指定されている。
シード層は、赤外における吸収の点で、活性ＳｉＧｅ層の特性に著しく影響を及ぼさないように、活性層の厚さと比較して十分薄い（３００ｎｍ以下の厚さ）。
しかしながら、例えば、凝縮法により、シード層を除去することが可能である。それ自体既知の様式で、前記方法は、ＳｉＧｅ層の酸化を含んでなり、前記酸化は、唯一シリコンを消費し（酸化シリコンを形成する）、ＳｉＧｅ層の自由表面と反対側の面にゲルマニウムを移動させる効果を有する。そうすると、エッチングにより除去できるＳｉＯ２層が、表面上に得られる。
第１実施態様によれば、図６Ａ～６Ｆに例示されるように、出発点は、ＳｉＧｅ表層３１を含んでなるドナー基板３０である。
前記ＳｉＧｅ層は、一般にシリコンからなるベース基板３２上に、エピタクシーにより一般に形成される。前記ＳｉＧｅ層は、応力を受けるのに十分薄い。
この実施態様の第１バージョンでは、ＳｉＧｅ層中に脆化域が形成される。
特に有利な様式では、図６Ｂに例示されるように、前記脆化域３３は、ＳｉＧｅ層３１の自由表面を介して原子種（一般に、水素および／またはヘリウム）の埋め込みにより形成される。それにより、脆化域３３は、ドナー基板の表面においてＳｉＧｅ層３４の境界を定める。
図６Ｃを参照すると、支持基板１および電気絶縁層２を含んでなるレシーバー基板が、さらに提供される。
図６Ｄを参照すると、ドナー基板は、レシーバー基板上に結合され、ＳｉＧｅ層３１および電気絶縁層２が、結合界面に位置している。
次に、図６Ｅに例示されるように、ドナー基板は、脆化域に沿って分離される。前記分離は、機械的、化学的、および／または熱的応力などの当業者に既知のいずれかの技術によって開始することができる。
それにより、ＳｉＧｅ層３４は、支持基板上に転写される。
必要に応じて、埋め込みおよび分離に関連した欠陥を除去するため、ならびに、後に続くエピタクシー工程のために十分滑らかにするために、ＳｉＧｅ層の表面処理を実施する。
この実施態様の第２バージョンでは、ＳｉＧｅ層３１の下に位置するドナー基板３０中に、脆化域３３が形成される（図７Ａ参照）。
特に有利な様式では、前記脆化域３３は、層３０の自由表面を介して原子種（一般に、水素および／またはヘリウム）の埋め込みにより形成される。それにより、脆化域３３は、ドナー基板の表面においてＳｉＧｅ層およびベース基板３２の部３８の境界を定める。
図６Ｃを参照すると、支持基板１および電気絶縁層２を含んでなるレシーバー基板が、さらに提供される。
図７Ｂを参照すると、ドナー基板は、レシーバー基板上に結合され、ＳｉＧｅ層３１および電気絶縁層２が、結合界面に位置している。
次に、ドナー基板は、脆化域３３に沿って分離される。前記分離は、機械的、化学的、および／または熱的応力などの当業者に既知のいずれかの技術によって開始することができる。
それにより、ＳｉＧｅ層３１およびベース基板の部３８は、支持基板上に転写される（図７Ｃ参照）。
次に、作製した表面の処理を実施して、ＳｉＧｅの表面が現れるまで、表面ドナー基板の部３８を除去し、それにより、埋め込みおよび分離に関連した欠陥を除去し、後に続くエピタクシー工程のために十分滑らかにする。
図６Ｅに例示されるように、それにより、支持基板１上のＳｉＧｅ層３１の部３４が得られる。
図６Ｆ（実施態様の２つのバージョンに共通の工程）に例示されるように、次に、２つのＳｉＧｅ層３４および３５の両方から形成される活性層３にとって所望の厚さになるまで、シード層の役割を果たす転写層３４上にＳｉＧｅ層３５を成長させるために、エピタクシーを再開する。エピタクシー中、所望の電気的特性に応じて、層３５を低濃度ドープすることが可能である。層３５のドーピングは、必ずしもシード層３４のドーピングと同じである必要はない。
それにより、図２に例示される基板が得られる。
第２実施態様によれば、図８Ａ～８Ｄに例示されるように、周知のスマートカット（商標）法を用いて、支持基板と、電気絶縁層と、ＳｉＧｅ層のエピタキシャル成長用のシリコンシード層とを含んでなるＳＯＩ基板を形成させる。
この目的を達成するため、電気絶縁層２により覆われるドナーシリコン基板４０（図８Ａ参照）が提供され、次に、転写するシリコン層４２の境界を定める脆化域４１（図８Ｂ）が、原子種の埋め込みにより形成される。
レシーバー基板がさらに提供され、これは一般に、最終基板の支持基板１である。
図８Ｃを参照すると、ドナー基板４０は、レシーバー基板１上に結合され、電気絶縁層２が、結合界面に位置している。
次に、ドナー基板は、脆化域に沿って分離される。前記分離は、機械的、化学的、および／または熱的応力などの当業者に既知のいずれかの技術によって開始することができる。
それにより、シリコン層４２は、支持基板１上に転写される（図８Ｄ参照）。
必要に応じて、埋め込みおよび分離に関連した欠陥を除去するため、ならびに、後に続くエピタクシー工程のために十分滑らかにするために、シリコン層の表面処理を実施する。
次に、シード層としての役割を果たす転写シリコン層４２上でのＳｉＧｅのエピタクシーを、活性層３にとって所望の厚さになるまで、再開する。エピタクシー中、所望の電気的特性に応じて、層３を低濃度ドープすることが可能である。
それにより、図５に例示される基板が得られる。
前述のように、シリコンシード層は、撮像素子の形成のために保護され得る。あるいは、シリコン層は、上記の凝縮法により除去してもよい。
本発明の特定の一つの実施態様によれば、電気絶縁層２は、従来のＳＯＩ基板のように酸化シリコン層ではないが、赤外における前記電気絶縁層の反射率を増加させるように選択される誘電体層および／または金属層の積層体から構成される。より正確には、この積層体を形成する誘電体層および／または金属層は、７００ｎｍ～３μｍの間に含まれる波長範囲にある前記積層体の反射率が、前記積層体の厚さと等しい厚さを有する酸化シリコン層の反射率を上回るように選択される。さらに、積層体の金属層は、有利には、支持基板から分離され、かつ、少なくとも１つの誘電体層により活性層から分離される。よって、前記誘電体層は、特に、支持基板に相対した活性層の電気絶縁の機能を保証する。
例えば、図９に例示されるように、電気絶縁層は、
－ 支持基板１との界面に位置する第１酸化シリコン層２１と、
－ 窒化チタン層２２と、
－ 活性層３との界面に位置する第２酸化シリコン層２３
とを順次含んでなる。
窒化チタンは、マイクロエレクトロニクスにおいて広く使用されている金属材料である。
誘電体酸化シリコン層２１および２３は、窒化チタン層を包み、それにより、活性層の金属汚染を避けることを可能とする。それにより、活性層と電気絶縁層との間の界面における電気的欠陥の生成、および活性層のＳｉＧｅと、活性層のドーピングが可能な撮像素子の金属成分との間の再結合が回避される。
一般に、層２１は、３００～５００ｎｍの間に含まれる厚さを有し、層２３は、１０～５０ｎｍの間に含まれる厚さを有し、層２２は、１０～１００ｎｍの間に含まれる厚さを有する。
このような電気絶縁層は、同じ厚さの酸化シリコン層よりも、活性層３を介して伝達される光子を多く反射するという利点を有する。
このことは、図１０において確認でき、図１０は、波長（単位ｎｍ）の関数としての以下の積層体（支持基板から活性層にかけて）：
－ 厚さ４００ｎｍの第１酸化シリコン層２１、
－ 厚さ５０ｎｍの窒化チタン層２２、および
－ 厚さ２０ｎｍの第２酸化シリコン層２３
の反射率を示している。
それにより、８５０ｎｍの波長に対して０．８に達する反射率が得られる。比較として、４００ｎｍの酸化シリコン層は、８５０ｎｍの波長に対して０．５の反射率を有する。
この増加した反射率は、活性層３内での光子の経路の長さを増加させ、それにより、前記層による光子の吸収を支持する効果を有する。
よって、活性シリコンゲルマニウム層と、電気絶縁層を形成する誘電体層および／または金属層の積層体とを同時使用すると、赤外線の吸収に対するこれらの２層の好ましい効果が合わさる。
この場合、基板の製造方法は、以下の様式で適合される。
上記の方法と比較して、転写する層（ＳｉＧｅ層であるかシリコン層であるかを問わず）が、埋め込みにより形成される脆化域により、ドナー基板中に境界を定められる場合、誘電体層および／または金属層の積層体は、ドナー基板上ではなく、支持基板上に形成される。実際に、このような積層体は、埋め込みするには厚すぎるであろう。他方、有利には、埋め込み前に、それを介して脆化域を形成することを意図した原子種が埋め込まれる、犠牲酸化シリコン層が、ドナー基板上に形成される。前記犠牲層は、埋め込み中のチャネリング効果を回避することを可能とする。次に、前記犠牲層は、支持基板上でのその結合前に、ドナー基板から除去される。
図１１Ａ～１１Ｅは、このような誘電体層の積層体を含んでなる前面撮像素子用基板の好ましい実施態様を例示している。先行する図、特に図８Ａ～８Ｄと同じ参照記号により指定されている要素は、同じ要素を意味する。しかしながら、当業者ならば、図６Ａ～６Ｆまたは７Ａ～７Ｃを参照して記載されている方法においてのように、転写シード層がＳｉＧｅ層である場合に対しても、上記の方法を適用することができる。
図１１Ａを参照すると、犠牲酸化シリコン層５により覆われるドナーシリコン基板４０が提供され、次に、転写するシリコン層４２の境界を定める脆化域４１が、層５を介した原子種の埋め込みにより形成される。埋め込み後、例えば、化学的エッチングにより、犠牲層５が除去される。
図１１Ｂを参照すると、さらにレシーバー基板が提供され、これは一般に、最終基板の支持基板１であり、この上に、電気絶縁層２を形成することを意図した層２１、２２、２３の積層体が形成される。
図１１Ｃを参照すると、ドナー基板４０は、支持基板１上に結合され、電気絶縁層２を形成する誘電体層および／または金属層の積層体が、結合界面に位置している。
次に、ドナー基板は、脆化域４１に沿って分離される。前記分離は、機械的、化学的、および／または熱的応力などの当業者に既知のいずれかの技術によって開始することができる。
それにより、シリコン層４２は、支持基板１上に転写される（図１１Ｄ参照）。
必要に応じて、埋め込みおよび分離に関連した欠陥を除去するため、ならびに、後に続くエピタクシー工程のために十分滑らかにするために、シリコン層の表面処理を実施する。
図１１Ｅを参照すると、次に、シード層としての役割を果たす転写シリコン層４２上でのＳｉＧｅのエピタクシーを、活性層３にとって所望の厚さになるまで、再開する。エピタクシー中、所望の電気的特性に応じて、層３を低濃度ドープすることが可能である。
図１２は、図２に対応する本発明の一つの実施態様によるが、これに限定されない基板を含んでなる前面型撮像素子の一部を例示している。画素に対応する撮像素子の一部のみが、この図において示されており、前記画素は、絶縁トレンチ７により活性層３中に形成される他の画素から電気絶縁されている。
層３のものと異なる種類のドープ領域３６が、活性層３の前面の表面下に形成される。この領域３６は、活性層３とともにフォトダイオードを形成する。領域３６と層３の前面との間に形成される領域３７は、有利には、界面を不動態化するために、領域３６のレベルを超えるドーピングレベルを有する。活性層３上に不動態化層６が形成され、この層は、前記画素を電気的に制御可能とする要素を包含し得る。
場合によっては、フィルターなどの他の層を、不動態化層６上に形成してもよいが、それらは図１２に示していない。
そのようなものとしての撮像素子の構造およびその製造方法は、当業者に既知であり、よって、本明細書において詳細に説明しない。
参考文献
US 2016/0118431
WO 2005/043614

Claims (22)

  1. 半導体支持基板（１）と、電気絶縁層（２）と、半導体活性層（３）とを順次含んでなる前面型撮像素子用の基板であって、活性層（３）がシリコンゲルマニウムからなるエピタキシャル層であり、該活性層のゲルマニウム含量が１０％未満であることを特徴とし、電気絶縁層が、誘電体層および／または金属層（２１、２２、２３）の積層体から構成され、該積層体が、７００ｎｍ～３μｍの間に含まれる波長範囲にある該積層体の反射率が、該積層体の厚さと等しい厚さを有する酸化シリコン層の反射率を上回るように選択される、基板。
  2. 活性層（３）のゲルマニウム含量が８％以下である、請求項１に記載の基板。
  3. 活性層（３）の厚さが、これを超えるとシリコンゲルマニウムの緩和が生じる厚さと定義される、シリコンゲルマニウム層の臨界厚さ未満である、請求項１または２に記載の基板。
  4. 活性層の厚さが、１μｍ超、またはさらには２μｍ超である、請求項１～３のいずれか一項に記載の基板。
  5. 電気絶縁層（２）とシリコンゲルマニウム層（４２）との間にシリコン層（４２）をさらに含んでなる、請求項１～４のいずれか一項に記載の基板。
  6. 電気絶縁層（２）が酸化シリコンからなる、請求項１～５のいずれか一項に記載の基板。
  7. 電気絶縁層（２）の厚さが、１０～２００ｎｍの間に含まれる、請求項１～６のいずれか一項に記載の基板。
  8. 電気絶縁層（２）が、支持基板（１）から活性層（３）にかけて、酸化シリコン層（２１）と、窒化チタン層（２２）と、酸化シリコン層（２３）とを順次含んでなる、請求項１に記載の基板。
  9. 請求項１～８のいずれか一項に記載の基板と、該基板の活性層（３）中のフォトダイオードのマトリックスアレイとを含んでなることを特徴とする、前面型撮像素子。
  10. 以下の工程：
    － シリコンゲルマニウムのエピタキシャル成長に好適な半導体材料を含んでなるドナー基板（３０、４０）を提供する工程；
    － 支持基板（１）を提供する工程；
    － 支持基板（１）上にドナー基板（３０、４０）を結合させ、結合界面に電気絶縁層（２）を位置させる工程；
    － 支持基板（１）上に半導体材料の層（３４、４２）を転写させるために、ドナー基板（３０、４０）を薄化させる工程；
    － シリコンゲルマニウム層（３５、３）の半導体材料の転写層（３４、４２）上でのエピタキシャル成長を行い、前記シリコンゲルマニウム層のゲルマニウム含量を１０％未満とする工程
    を含んでなる、前面型撮像素子用基板を製造する方法であって、
    電気絶縁層が、誘電体層および／または金属層（２１、２２、２３）の積層体の支持基板（１）上への成膜により形成され、前記積層体が、７００ｎｍ～３μｍの間に含まれる波長範囲にある前記積層体の反射率が、前記積層体の厚さと等しい厚さを有する酸化シリコン層の反射率を上回るように選択される、方法。
  11. シリコンゲルマニウムのエピタキシャル成長に好適なドナー基板（３０）の半導体材料が、シリコンゲルマニウムである、請求項１０に記載の方法。
  12. 前記半導体材料（３１）が、ベース基板（３２）上にエピタクシーにより形成され、前記半導体材料およびベース基板が一緒になってドナー基板（３０）を形成する、請求項１１に記載の方法。
  13. シリコンゲルマニウムのエピタキシャル成長に好適なドナー基板（４０）の半導体材料が、シリコンである、請求項１０に記載の方法。
  14. 支持基板（１）上に転写されるシリコン層（４２）の厚さが、４００ｎｍ以下である、請求項１３に記載の方法。
  15. シリコンゲルマニウムのエピタキシャル成長の最後に、シリコン層（４２）が、電気絶縁層（２）とシリコンゲルマニウム層（３）との間に保護される、請求項１３または１４に記載の方法。
  16. シリコンゲルマニウムのエピタキシャル成長が行われているシリコン層（４２）をシリコンゲルマニウム層へ変換させるために、活性層（３）のシリコンゲルマニウムを凝縮する工程をさらに含んでなる、請求項１３または１４に記載の方法。
  17. シリコンゲルマニウムのエピタキシャル成長に好適な半導体材料の層（３４、４２）の境界を定めるために、ドナー基板（３０、４０）における脆化域（３３、４１）を形成する工程を含んでなり、ドナー基板の薄化が、該脆化域（３３、４１）に沿った分離を含んでなる、請求項１０～１６のいずれか一項に記載の方法。
  18. 脆化域（３３、４１）の形成が、ドナー基板（３０、４０）における原子種の埋め込みを含んでなる、請求項１７に記載の方法。
  19. 犠牲酸化物層（５）が、原子種の埋め込み前にドナー基板（４０）上に形成され、原子種の埋め込みが、前記犠牲層（５）を介して実施され、前記犠牲酸化物層（５）が、支持基板（１）上でのドナー基板（３０、４０）の結合前に除去される、請求項１８と組み合わせた請求項１０に記載の方法。
  20. 活性層（３）の厚さが、１μｍ超、またはさらには２μｍ超である、請求項１０～１９のいずれか一項に記載の方法。
  21. 活性層（３）の厚さが、これを超えるとシリコンゲルマニウムの緩和が生じる厚さと定義される、シリコンゲルマニウム層の臨界厚さ未満である、請求項１０～２０のいずれか一項に記載の方法。
  22. 活性層（３）のゲルマニウム含量が８％以下である、請求項１０～２１のいずれか一項に記載の方法。
JP2019557687A 2017-01-11 2018-01-10 前面型撮像素子用基板および前記基板の製造方法 Active JP7170664B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
FR1750237 2017-01-11
FR1750237A FR3061803B1 (fr) 2017-01-11 2017-01-11 Substrat pour capteur d'image de type face avant et procede de fabrication d'un tel substrat
PCT/FR2018/050053 WO2018130780A1 (fr) 2017-01-11 2018-01-10 Substrat pour capteur d'image de type face avant et procédé de fabrication d'un tel substrat

Publications (2)

Publication Number Publication Date
JP2020504462A JP2020504462A (ja) 2020-02-06
JP7170664B2 true JP7170664B2 (ja) 2022-11-14

Family

ID=59070743

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019557687A Active JP7170664B2 (ja) 2017-01-11 2018-01-10 前面型撮像素子用基板および前記基板の製造方法

Country Status (8)

Country Link
US (1) US11127775B2 (ja)
EP (1) EP3568868B1 (ja)
JP (1) JP7170664B2 (ja)
KR (1) KR102572859B1 (ja)
CN (1) CN110168700B (ja)
FR (1) FR3061803B1 (ja)
TW (1) TWI761422B (ja)
WO (1) WO2018130780A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110223995B (zh) * 2019-06-14 2021-11-02 芯盟科技有限公司 一种图像传感器的形成方法、图像传感器及电子设备
CN110797305A (zh) * 2019-10-22 2020-02-14 广东美的白色家电技术创新中心有限公司 一种半导体器件及其制备方法、电器设备

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001036054A (ja) 1999-07-19 2001-02-09 Mitsubishi Electric Corp Ｓｏｉ基板の製造方法
JP2001345436A (ja) 2000-05-30 2001-12-14 Sharp Corp 回路内蔵受光素子
JP2007511068A (ja) 2003-11-03 2007-04-26 インターナショナル・ビジネス・マシーンズ・コーポレーション 絶縁体上ＳｉＧｅ（ＳＧＯＩ）基板及び絶縁体上Ｇｅ（ＧＯＩ）基板の製造方法、半導体ウェハ、並びに半導体構造
JP2008305994A (ja) 2007-06-07 2008-12-18 Panasonic Corp 固体撮像装置およびその製造方法
JP2010040931A (ja) 2008-08-07 2010-02-18 Sumco Corp 半導体基板の製造方法及び半導体基板
JP2013030773A (ja) 2011-07-28 2013-02-07 Soytec 単結晶の半導体層を支持基板上に転写する方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2789517B1 (fr) * 1999-02-10 2001-03-09 Commissariat Energie Atomique Procede de formation sur un support d'une couche de silicium a usage optique et mise en oeuvre du procede pour la realisation de composants optiques
US6524935B1 (en) * 2000-09-29 2003-02-25 International Business Machines Corporation Preparation of strained Si/SiGe on insulator by hydrogen induced layer transfer technique
US6515335B1 (en) * 2002-01-04 2003-02-04 International Business Machines Corporation Method for fabrication of relaxed SiGe buffer layers on silicon-on-insulators and structures containing the same
US7026249B2 (en) * 2003-05-30 2006-04-11 International Business Machines Corporation SiGe lattice engineering using a combination of oxidation, thinning and epitaxial regrowth
ATE552611T1 (de) * 2004-01-16 2012-04-15 Ibm Verfahren zur erzeugung von dünnen sgoi-wafern mit hoher relaxations- und niedriger stapelfehlerdefektdichte
US8106381B2 (en) * 2006-10-18 2012-01-31 Translucent, Inc. Semiconductor structures with rare-earths
CN102947953A (zh) * 2010-03-24 2013-02-27 西奥尼克斯公司 具有增强的电磁辐射探测的器件和相关方法
CN104201108B (zh) * 2014-08-27 2017-11-07 上海集成电路研发中心有限公司 SiGe源/漏区的制造方法
FR3027731B1 (fr) 2014-10-24 2018-01-05 Stmicroelectronics Sa Capteur d'image face avant a courant d'obscurite reduit sur substrat soi
US10515991B2 (en) * 2015-04-17 2019-12-24 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
US10707260B2 (en) * 2015-08-04 2020-07-07 Artilux, Inc. Circuit for operating a multi-gate VIS/IR photodiode
WO2017155804A1 (en) * 2016-03-07 2017-09-14 Sunedison Semiconductor Limited Method of manufacturing a semiconductor on insulator structure by a pressurized bond treatment

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001036054A (ja) 1999-07-19 2001-02-09 Mitsubishi Electric Corp Ｓｏｉ基板の製造方法
JP2001345436A (ja) 2000-05-30 2001-12-14 Sharp Corp 回路内蔵受光素子
JP2007511068A (ja) 2003-11-03 2007-04-26 インターナショナル・ビジネス・マシーンズ・コーポレーション 絶縁体上ＳｉＧｅ（ＳＧＯＩ）基板及び絶縁体上Ｇｅ（ＧＯＩ）基板の製造方法、半導体ウェハ、並びに半導体構造
JP2008305994A (ja) 2007-06-07 2008-12-18 Panasonic Corp 固体撮像装置およびその製造方法
JP2010040931A (ja) 2008-08-07 2010-02-18 Sumco Corp 半導体基板の製造方法及び半導体基板
JP2013030773A (ja) 2011-07-28 2013-02-07 Soytec 単結晶の半導体層を支持基板上に転写する方法

Also Published As

Publication number Publication date
JP2020504462A (ja) 2020-02-06
KR20190100405A (ko) 2019-08-28
FR3061803B1 (fr) 2019-08-16
TWI761422B (zh) 2022-04-21
EP3568868B1 (fr) 2023-06-21
US11127775B2 (en) 2021-09-21
CN110168700A (zh) 2019-08-23
KR102572859B1 (ko) 2023-08-30
WO2018130780A1 (fr) 2018-07-19
TW201832354A (zh) 2018-09-01
FR3061803A1 (fr) 2018-07-13
CN110168700B (zh) 2023-06-27
EP3568868A1 (fr) 2019-11-20
US20190348462A1 (en) 2019-11-14

Similar Documents

Publication Publication Date Title
US20220157882A1 (en) Substrate for a front-side-type image sensor and method for producing such a substrate
JP7170664B2 (ja) 前面型撮像素子用基板および前記基板の製造方法
US8524522B2 (en) Microelectronic device, in particular back side illuminated image sensor, and production process
US20210366763A1 (en) Semiconductor on insulator structure for a front side type imager
TWI851581B (zh) 前側成像器及用於製造此成像器之方法
JP7467805B2 (ja) 前面撮像素子及びそのような撮像素子を製造するための方法
CN112292760B (zh) 前侧型图像传感器和制造这种传感器的方法
US20090065819A1 (en) Apparatus and method of manufacture for an imager starting material
IL284308B1 (en) Process for manufacturing a substrate for a front image sensor

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20201221

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20220125

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220204

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20220506

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20220704

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220801

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20221007

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20221101

R150 Certificate of patent or registration of utility model

Ref document number: 7170664

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150