JP2001036054A - Ｓｏｉ基板の製造方法 - Google Patents
Ｓｏｉ基板の製造方法Info
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- H10B12/00—Dynamic random access memory [DRAM] devices
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- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
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Abstract
(57)【要約】
【課題】 単結晶シリコンに対し選択性を有するストッ
パとして結晶状態の乱れの少ないものを採用し、かつそ
のストッパをデバイス形成層に有効利用することが可能
な、貼り合わせ法によるＳＯＩ基板の製造方法を実現す
る。 【解決手段】 まず、ボンドウェハ１の主表面にシリコ
ンゲルマニウム単結晶層３とシリコン単結晶層４とをエ
ピタキシャル成長させて形成する。そして、ボンドウェ
ハ１の全表面を酸化させて酸化シリコン層５を形成す
る。続いてベースウェハ２をボンドウェハ１に貼り合わ
せる。そして、貼り合わせたボンドウェハ１とベースウ
ェハ２とを加熱して密着性を強化する。次に、塩素ガス
を用いたプラズマエッチングを行ってボンドウェハ１を
除去し、シリコンゲルマニウム単結晶層３をストッパと
して機能させる。その後、デバイス形成に適した膜厚と
なるようシリコンゲルマニウム単結晶層３を化学機械的
研磨法を用いて研磨する。
パとして結晶状態の乱れの少ないものを採用し、かつそ
のストッパをデバイス形成層に有効利用することが可能
な、貼り合わせ法によるＳＯＩ基板の製造方法を実現す
る。 【解決手段】 まず、ボンドウェハ１の主表面にシリコ
ンゲルマニウム単結晶層３とシリコン単結晶層４とをエ
ピタキシャル成長させて形成する。そして、ボンドウェ
ハ１の全表面を酸化させて酸化シリコン層５を形成す
る。続いてベースウェハ２をボンドウェハ１に貼り合わ
せる。そして、貼り合わせたボンドウェハ１とベースウ
ェハ２とを加熱して密着性を強化する。次に、塩素ガス
を用いたプラズマエッチングを行ってボンドウェハ１を
除去し、シリコンゲルマニウム単結晶層３をストッパと
して機能させる。その後、デバイス形成に適した膜厚と
なるようシリコンゲルマニウム単結晶層３を化学機械的
研磨法を用いて研磨する。
Description
【０００１】
【発明の属する技術分野】この発明は、活性層としての
シリコン薄膜の直下に埋め込み酸化シリコン層を備えた
シリコン基板（本願ではＳＯＩ（Silicon On Insulato
r）基板と記す）の製造方法に関する。
シリコン薄膜の直下に埋め込み酸化シリコン層を備えた
シリコン基板（本願ではＳＯＩ（Silicon On Insulato
r）基板と記す）の製造方法に関する。
【０００２】
【従来の技術】ＳＯＩ基板は上記のように埋め込み酸化
シリコン層をその内部に有しているので、デバイスをＳ
ＯＩ基板上に形成したときに、基板に対するデバイスの
アイソレーションを確実なものとすることができる。そ
のため素子間のリーク電流が少なくなり、駆動能力（駆
動電流や応答速度等）の優れたデバイスを形成すること
が可能である。また、トレンチ等の素子分離領域を深く
形成する必要がないので素子分離領域の横方向への広が
りも抑制でき、より微細化が図れるという利点も有る。
よってＳＯＩ基板は、例えばギガヘルツ帯の高周波デバ
イスや高速マイクロプロセッサ、低消費電力素子などに
利用されている。
シリコン層をその内部に有しているので、デバイスをＳ
ＯＩ基板上に形成したときに、基板に対するデバイスの
アイソレーションを確実なものとすることができる。そ
のため素子間のリーク電流が少なくなり、駆動能力（駆
動電流や応答速度等）の優れたデバイスを形成すること
が可能である。また、トレンチ等の素子分離領域を深く
形成する必要がないので素子分離領域の横方向への広が
りも抑制でき、より微細化が図れるという利点も有る。
よってＳＯＩ基板は、例えばギガヘルツ帯の高周波デバ
イスや高速マイクロプロセッサ、低消費電力素子などに
利用されている。
【０００３】ＳＯＩ基板の製造方法には、ＳＯＳ（Sili
con On Sapphire）法やＳＩＭＯＸ（Separation by IMp
lanted OXygen）法など種々のものが存在する。ここで
はそのうち、埋めこみ酸化シリコン層部分を備えたボン
ドウェハと支持基板であるベースウェハとを貼り合わせ
てＳＯＩ基板を製造する貼り合わせ法に着目する。
con On Sapphire）法やＳＩＭＯＸ（Separation by IMp
lanted OXygen）法など種々のものが存在する。ここで
はそのうち、埋めこみ酸化シリコン層部分を備えたボン
ドウェハと支持基板であるベースウェハとを貼り合わせ
てＳＯＩ基板を製造する貼り合わせ法に着目する。
【０００４】従来の貼り合わせ法を用いたＳＯＩ基板の
製造方法を、図２６を用いて以下に説明する。まず、シ
リコン単結晶からなるボンドウェハ１を電離液に浸す。
そして、ボンドウェハ１と電離液との間に電界を印加
し、ボンドウェハ１の主表面のシリコン原子をイオン化
して電離液に溶解させる（いわゆる陽極化成を行う）。
このとき、溶解はボンドウェハ１の片側の主表面で不均
一に進み、その片側の主表面には多孔質シリコン層（結
晶中に無数の小さな溝や窪みが分布する状態のシリコン
層）１５が形成される。
製造方法を、図２６を用いて以下に説明する。まず、シ
リコン単結晶からなるボンドウェハ１を電離液に浸す。
そして、ボンドウェハ１と電離液との間に電界を印加
し、ボンドウェハ１の主表面のシリコン原子をイオン化
して電離液に溶解させる（いわゆる陽極化成を行う）。
このとき、溶解はボンドウェハ１の片側の主表面で不均
一に進み、その片側の主表面には多孔質シリコン層（結
晶中に無数の小さな溝や窪みが分布する状態のシリコン
層）１５が形成される。
【０００５】次に、多孔質シリコン層１５の表面にシリ
コン単結晶層４をエピタキシャル成長させて形成する。
そして、ボンドウェハ１の全表面を酸化させて酸化シリ
コン層５を形成する。続いて、シリコン単結晶からなる
ベースウェハ２を、ボンドウェハ１の多孔質シリコン層
１５を形成した側の主表面に貼り合わせる。そして、貼
り合わせたボンドウェハ１とベースウェハ２とを、例え
ば９００℃以上に加熱して密着性を強化する。
コン単結晶層４をエピタキシャル成長させて形成する。
そして、ボンドウェハ１の全表面を酸化させて酸化シリ
コン層５を形成する。続いて、シリコン単結晶からなる
ベースウェハ２を、ボンドウェハ１の多孔質シリコン層
１５を形成した側の主表面に貼り合わせる。そして、貼
り合わせたボンドウェハ１とベースウェハ２とを、例え
ば９００℃以上に加熱して密着性を強化する。
【０００６】そして、ボンドウェハ１のうち多孔質シリ
コン層１５を形成した側とは逆の主表面から多孔質シリ
コン層１５をストッパとして研磨処理を行ってボンドウ
ェハ１を除去し、その後、多孔質シリコン層１５、シリ
コン単結晶層４および酸化シリコン層５の積層構造が密
着したベースウェハ２を、フッ化水素酸溶液および過酸
化水素水の混合溶液に浸すことで、多孔質シリコン層１
５を除去する。
コン層１５を形成した側とは逆の主表面から多孔質シリ
コン層１５をストッパとして研磨処理を行ってボンドウ
ェハ１を除去し、その後、多孔質シリコン層１５、シリ
コン単結晶層４および酸化シリコン層５の積層構造が密
着したベースウェハ２を、フッ化水素酸溶液および過酸
化水素水の混合溶液に浸すことで、多孔質シリコン層１
５を除去する。
【０００７】このようにすれば、酸化シリコン層５を埋
めこみ酸化シリコン層としたＳＯＩ基板が得られる。
めこみ酸化シリコン層としたＳＯＩ基板が得られる。
【０００８】
【発明が解決しようとする課題】上記のように、従来の
貼り合わせ法ではボンドウェハ１を除去する際のストッ
パとして多孔質シリコン層を採用していた。多孔質シリ
コン層は結晶状態が粗なため、研磨処理において単結晶
シリコンに対して選択性を有するからである。
貼り合わせ法ではボンドウェハ１を除去する際のストッ
パとして多孔質シリコン層を採用していた。多孔質シリ
コン層は結晶状態が粗なため、研磨処理において単結晶
シリコンに対して選択性を有するからである。
【０００９】しかし一方で、多孔質シリコン層は結晶状
態が乱れているという難点を有する。このため多孔質シ
リコン層１５の表面にシリコン単結晶層４を形成させる
と、シリコン単結晶層４内部に結晶欠陥が生じやすい。
シリコン単結晶層４内部に結晶欠陥が存在すると、シリ
コン単結晶層４に続いて形成される酸化シリコン層５の
結晶状態にも影響を及ぼし、素子間のリーク電流を再び
発生させてしまう可能性がある。
態が乱れているという難点を有する。このため多孔質シ
リコン層１５の表面にシリコン単結晶層４を形成させる
と、シリコン単結晶層４内部に結晶欠陥が生じやすい。
シリコン単結晶層４内部に結晶欠陥が存在すると、シリ
コン単結晶層４に続いて形成される酸化シリコン層５の
結晶状態にも影響を及ぼし、素子間のリーク電流を再び
発生させてしまう可能性がある。
【００１０】また、多孔質シリコン層１５はあくまでス
トッパとしての機能を有するだけであり、貼り合わせの
工程が終了すれば多孔質シリコン層１５は除去しなくて
はならなかった。多孔質シリコン層１５は、その結晶状
態の悪さのため、ＳＯＩ基板表面のデバイスを形成する
ための層（本願ではデバイス形成層と記す）に採用する
ことが不可能だからである。しかし、このことは原材料
の有効利用の観点からは非効率である。
トッパとしての機能を有するだけであり、貼り合わせの
工程が終了すれば多孔質シリコン層１５は除去しなくて
はならなかった。多孔質シリコン層１５は、その結晶状
態の悪さのため、ＳＯＩ基板表面のデバイスを形成する
ための層（本願ではデバイス形成層と記す）に採用する
ことが不可能だからである。しかし、このことは原材料
の有効利用の観点からは非効率である。
【００１１】この発明は、上記の課題を解決することを
目的とし、単結晶シリコンに対し選択性を有するストッ
パとして結晶状態の乱れの少ないものを採用し、かつそ
のストッパをデバイス形成層に有効利用することが可能
な、貼り合わせ法によるＳＯＩ基板の製造方法を実現す
る。
目的とし、単結晶シリコンに対し選択性を有するストッ
パとして結晶状態の乱れの少ないものを採用し、かつそ
のストッパをデバイス形成層に有効利用することが可能
な、貼り合わせ法によるＳＯＩ基板の製造方法を実現す
る。
【００１２】
【課題を解決するための手段】この発明のうち請求項１
にかかるものは、シリコン単結晶からなるボンドウェハ
の主表面にシリコンゲルマニウム単結晶層を形成する第
１工程と、前記シリコンゲルマニウム単結晶層の表面に
シリコン単結晶層を形成する第２工程と、前記シリコン
単結晶層の表面を酸化させる第３工程と、酸化させた前
記シリコン単結晶層の前記表面にシリコン単結晶からな
るベースウェハを貼り合わせる第４工程と、前記ボンド
ウェハと前記ベースウェハとを加熱して、両者の密着度
を強化する第５工程と、前記ボンドウェハを除去する第
６工程とを備えるＳＯＩ基板の製造方法である。
にかかるものは、シリコン単結晶からなるボンドウェハ
の主表面にシリコンゲルマニウム単結晶層を形成する第
１工程と、前記シリコンゲルマニウム単結晶層の表面に
シリコン単結晶層を形成する第２工程と、前記シリコン
単結晶層の表面を酸化させる第３工程と、酸化させた前
記シリコン単結晶層の前記表面にシリコン単結晶からな
るベースウェハを貼り合わせる第４工程と、前記ボンド
ウェハと前記ベースウェハとを加熱して、両者の密着度
を強化する第５工程と、前記ボンドウェハを除去する第
６工程とを備えるＳＯＩ基板の製造方法である。
【００１３】この発明のうち請求項２にかかるものは、
請求項１記載のＳＯＩ基板の製造方法であって、前記第
６工程に続いて、前記シリコンゲルマニウム単結晶層の
膜厚を所定の膜厚になるまで減少させる第７工程をさら
に備える。
請求項１記載のＳＯＩ基板の製造方法であって、前記第
６工程に続いて、前記シリコンゲルマニウム単結晶層の
膜厚を所定の膜厚になるまで減少させる第７工程をさら
に備える。
【００１４】この発明のうち請求項３にかかるものは、
請求項２記載のＳＯＩ基板の製造方法であって、前記第
６工程において、前記ボンドウェハのうち前記シリコン
ゲルマニウム単結晶層と接した部分を化学機械的研磨法
またはウェットエッチングにより除去し、前記第７工程
において前記シリコンゲルマニウム単結晶層をウェット
エッチングにより除去する。
請求項２記載のＳＯＩ基板の製造方法であって、前記第
６工程において、前記ボンドウェハのうち前記シリコン
ゲルマニウム単結晶層と接した部分を化学機械的研磨法
またはウェットエッチングにより除去し、前記第７工程
において前記シリコンゲルマニウム単結晶層をウェット
エッチングにより除去する。
【００１５】この発明のうち請求項４にかかるものは、
請求項１乃至３のいずれかに記載のＳＯＩ基板の製造方
法によって製造されたＳＯＩ基板の表面に、マスク層を
形成する第８工程と、フォトリソグラフィ技術を用いて
前記マスク層をパターニングする第９工程と、パターニ
ングされた前記マスク層をマスクとして用いて前記マス
ク層に覆われていない部分の前記シリコンゲルマニウム
単結晶層を除去する第１０工程とを備えるＳＯＩ基板の
製造方法である。
請求項１乃至３のいずれかに記載のＳＯＩ基板の製造方
法によって製造されたＳＯＩ基板の表面に、マスク層を
形成する第８工程と、フォトリソグラフィ技術を用いて
前記マスク層をパターニングする第９工程と、パターニ
ングされた前記マスク層をマスクとして用いて前記マス
ク層に覆われていない部分の前記シリコンゲルマニウム
単結晶層を除去する第１０工程とを備えるＳＯＩ基板の
製造方法である。
【００１６】この発明のうち請求項５にかかるものは、
請求項４記載のＳＯＩ基板の製造方法であって、前記第
９工程の後、前記第１０工程に先だって、前記マスク層
に覆われていない部分の前記シリコンゲルマニウム単結
晶層を酸化させる第１１工程をさらに備え、前記第１０
工程において酸化させた前記シリコンゲルマニウム単結
晶層をウェットエッチングにより除去する。
請求項４記載のＳＯＩ基板の製造方法であって、前記第
９工程の後、前記第１０工程に先だって、前記マスク層
に覆われていない部分の前記シリコンゲルマニウム単結
晶層を酸化させる第１１工程をさらに備え、前記第１０
工程において酸化させた前記シリコンゲルマニウム単結
晶層をウェットエッチングにより除去する。
【００１７】この発明のうち請求項６にかかるものは、
請求項５記載のＳＯＩ基板の製造方法であって、前記マ
スク層は酸化シリコン膜の上面に窒化シリコン膜を形成
した積層構造であり、前記第９工程において、前記積層
構造の表面にフォトレジストを形成し、前記フォトレジ
ストをフォトリソグラフィ技術を用いてパターニング
し、前記フォトレジストをマスクとして用いて前記フォ
トレジストに覆われていない部分の前記積層構造を除去
することにより前記マスク層をパターニングする。
請求項５記載のＳＯＩ基板の製造方法であって、前記マ
スク層は酸化シリコン膜の上面に窒化シリコン膜を形成
した積層構造であり、前記第９工程において、前記積層
構造の表面にフォトレジストを形成し、前記フォトレジ
ストをフォトリソグラフィ技術を用いてパターニング
し、前記フォトレジストをマスクとして用いて前記フォ
トレジストに覆われていない部分の前記積層構造を除去
することにより前記マスク層をパターニングする。
【００１８】この発明のうち請求項７にかかるものは、
シリコン単結晶からなるベースウェハと、前記ベースウ
ェハの表面に形成された酸化シリコン膜と、前記酸化シ
リコン膜の表面に形成されたシリコン単結晶層と、前記
シリコン単結晶層の表面に形成されたシリコンゲルマニ
ウム単結晶層とを備えるＳＯＩ基板の表面に、マスク層
を形成する第１工程と、フォトリソグラフィ技術を用い
て前記マスク層をパターニングする第２工程と、パター
ニングされた前記マスク層をマスクとして用いて前記マ
スク層に覆われていない部分の前記シリコンゲルマニウ
ム単結晶層を除去する第３工程とを備えるＳＯＩ基板の
製造方法である。
シリコン単結晶からなるベースウェハと、前記ベースウ
ェハの表面に形成された酸化シリコン膜と、前記酸化シ
リコン膜の表面に形成されたシリコン単結晶層と、前記
シリコン単結晶層の表面に形成されたシリコンゲルマニ
ウム単結晶層とを備えるＳＯＩ基板の表面に、マスク層
を形成する第１工程と、フォトリソグラフィ技術を用い
て前記マスク層をパターニングする第２工程と、パター
ニングされた前記マスク層をマスクとして用いて前記マ
スク層に覆われていない部分の前記シリコンゲルマニウ
ム単結晶層を除去する第３工程とを備えるＳＯＩ基板の
製造方法である。
【００１９】この発明のうち請求項８にかかるものは、
請求項７記載のＳＯＩ基板の製造方法であって、前記第
２工程の後、前記第３工程に先だって、前記マスク層に
覆われていない部分の前記シリコンゲルマニウム単結晶
層を酸化させる第４工程をさらに備え、前記第３工程に
おいて酸化させた前記シリコンゲルマニウム単結晶層を
ウェットエッチングにより除去する。
請求項７記載のＳＯＩ基板の製造方法であって、前記第
２工程の後、前記第３工程に先だって、前記マスク層に
覆われていない部分の前記シリコンゲルマニウム単結晶
層を酸化させる第４工程をさらに備え、前記第３工程に
おいて酸化させた前記シリコンゲルマニウム単結晶層を
ウェットエッチングにより除去する。
【００２０】この発明のうち請求項９にかかるものは、
請求項８記載のＳＯＩ基板の製造方法であって、前記マ
スク層は酸化シリコン膜の上面に窒化シリコン膜を形成
した積層構造であり、前記第２工程において、前記積層
構造の表面にフォトレジストを形成し、前記フォトレジ
ストをフォトリソグラフィ技術を用いてパターニング
し、前記フォトレジストをマスクとして用いて前記フォ
トレジストに覆われていない部分の前記積層構造を除去
することにより前記マスク層をパターニングする。
請求項８記載のＳＯＩ基板の製造方法であって、前記マ
スク層は酸化シリコン膜の上面に窒化シリコン膜を形成
した積層構造であり、前記第２工程において、前記積層
構造の表面にフォトレジストを形成し、前記フォトレジ
ストをフォトリソグラフィ技術を用いてパターニング
し、前記フォトレジストをマスクとして用いて前記フォ
トレジストに覆われていない部分の前記積層構造を除去
することにより前記マスク層をパターニングする。
【００２１】この発明のうち請求項１０にかかるもの
は、請求項４乃至９のいずれかに記載のＳＯＩ基板の製
造方法によって製造されたＳＯＩ基板のうち前記シリコ
ンゲルマニウム単結晶層をデバイス形成層として用い
る、ＳＯＩ基板の製造方法である。
は、請求項４乃至９のいずれかに記載のＳＯＩ基板の製
造方法によって製造されたＳＯＩ基板のうち前記シリコ
ンゲルマニウム単結晶層をデバイス形成層として用い
る、ＳＯＩ基板の製造方法である。
【００２２】この発明のうち請求項１１にかかるもの
は、請求項１０記載のＳＯＩ基板の製造方法であって、
前記デバイス形成層はＭＯＳＦＥＴのチャネルおよびソ
ース／ドレイン領域として用いられる。
は、請求項１０記載のＳＯＩ基板の製造方法であって、
前記デバイス形成層はＭＯＳＦＥＴのチャネルおよびソ
ース／ドレイン領域として用いられる。
【００２３】この発明のうち請求項１２にかかるもの
は、請求項１１記載のＳＯＩ基板の製造方法であって、
前記ＭＯＳＦＥＴのうちＮチャネルＭＯＳＦＥＴについ
ては、前記シリコンゲルマニウム単結晶層が除去される
ことにより露出した前記シリコン単結晶層をチャネルお
よびソース／ドレイン領域として用いる。
は、請求項１１記載のＳＯＩ基板の製造方法であって、
前記ＭＯＳＦＥＴのうちＮチャネルＭＯＳＦＥＴについ
ては、前記シリコンゲルマニウム単結晶層が除去される
ことにより露出した前記シリコン単結晶層をチャネルお
よびソース／ドレイン領域として用いる。
【００２４】この発明のうち請求項１３にかかるもの
は、請求項１０記載のＳＯＩ基板の製造方法であって、
前記デバイス形成層は赤外線検出器の赤外線検出部であ
る。
は、請求項１０記載のＳＯＩ基板の製造方法であって、
前記デバイス形成層は赤外線検出器の赤外線検出部であ
る。
【００２５】この発明のうち請求項１４にかかるもの
は、請求項１０記載のＳＯＩ基板の製造方法であって、
前記シリコンゲルマニウム単結晶層の上面にさらにシリ
コン単結晶層を形成する。
は、請求項１０記載のＳＯＩ基板の製造方法であって、
前記シリコンゲルマニウム単結晶層の上面にさらにシリ
コン単結晶層を形成する。
【００２６】この発明のうち請求項１５にかかるもの
は、請求項１４記載のＳＯＩ基板の製造方法であって、
前記デバイス形成層はヘテロ接合バイポーラトランジス
タのベース層であり、前記シリコンゲルマニウム単結晶
層の上面に形成された前記シリコン単結晶層および前記
シリコンゲルマニウム単結晶層の下面に存在する前記シ
リコン単結晶層はそれぞれ前記ヘテロ接合バイポーラト
ランジスタのコレクタ層またはエミッタ層である。
は、請求項１４記載のＳＯＩ基板の製造方法であって、
前記デバイス形成層はヘテロ接合バイポーラトランジス
タのベース層であり、前記シリコンゲルマニウム単結晶
層の上面に形成された前記シリコン単結晶層および前記
シリコンゲルマニウム単結晶層の下面に存在する前記シ
リコン単結晶層はそれぞれ前記ヘテロ接合バイポーラト
ランジスタのコレクタ層またはエミッタ層である。
【００２７】
【発明の実施の形態】実施の形態１．本実施の形態は、
シリコンゲルマニウム単結晶層をストッパとして採用し
た、貼り合わせ法によるＳＯＩ基板の製造方法である。
シリコンゲルマニウム単結晶層をストッパとして採用し
た、貼り合わせ法によるＳＯＩ基板の製造方法である。
【００２８】まず、本実施の形態にかかるＳＯＩ基板の
製造方法により製造されたＳＯＩ基板を、図１に示す。
図１においてＳＯＩ基板は、抵抗率０．０１〜１０００
００Ωｃｍ程度のシリコン単結晶からなるベースウェハ
２と、ベースウェハ２の表面に形成された酸化シリコン
層５と、酸化シリコン層５の表面に形成された抵抗率１
〜１００Ωｃｍ程度のシリコン単結晶層４と、シリコン
単結晶層４の表面に形成された抵抗率０．００１〜０．
１Ωｃｍ程度のシリコンゲルマニウム単結晶層３とを備
えている。各層の膜厚については例えば、酸化シリコン
層５が５００〜１００００ｎｍ、シリコン単結晶層４が
２０〜５００ｎｍ、シリコンゲルマニウム単結晶層３が
５〜５０ｎｍである。
製造方法により製造されたＳＯＩ基板を、図１に示す。
図１においてＳＯＩ基板は、抵抗率０．０１〜１０００
００Ωｃｍ程度のシリコン単結晶からなるベースウェハ
２と、ベースウェハ２の表面に形成された酸化シリコン
層５と、酸化シリコン層５の表面に形成された抵抗率１
〜１００Ωｃｍ程度のシリコン単結晶層４と、シリコン
単結晶層４の表面に形成された抵抗率０．００１〜０．
１Ωｃｍ程度のシリコンゲルマニウム単結晶層３とを備
えている。各層の膜厚については例えば、酸化シリコン
層５が５００〜１００００ｎｍ、シリコン単結晶層４が
２０〜５００ｎｍ、シリコンゲルマニウム単結晶層３が
５〜５０ｎｍである。
【００２９】次に、図１に示したＳＯＩ基板を製造する
方法について図２を用いて以下に説明する。まず、５０
０〜１０００μｍ程度の厚さにスライスしたシリコン単
結晶からなるボンドウェハ１を用意する。そして、ボン
ドウェハ１の主表面にシリコンゲルマニウム単結晶層３
をエピタキシャル成長させて形成する。
方法について図２を用いて以下に説明する。まず、５０
０〜１０００μｍ程度の厚さにスライスしたシリコン単
結晶からなるボンドウェハ１を用意する。そして、ボン
ドウェハ１の主表面にシリコンゲルマニウム単結晶層３
をエピタキシャル成長させて形成する。
【００３０】次に、シリコンゲルマニウム単結晶層３の
表面にシリコン単結晶層４をエピタキシャル成長させて
形成する。そして、ボンドウェハ１の表面のうち少なく
ともシリコンゲルマニウム単結晶層３の表面を酸化させ
て酸化シリコン層５を形成する（例えば図２に示すよう
にボンドウェハ１の全表面を酸化させる）。続いて、ボ
ンドウェハ１と同様に５００〜１０００μｍ程度の厚さ
にスライスしたシリコン単結晶からなるベースウェハ２
を、ボンドウェハ１のシリコンゲルマニウム単結晶層３
を形成した側の主表面に貼り合わせる。そして、貼り合
わせたボンドウェハ１とベースウェハ２とを、例えば９
００℃以上に加熱して密着性を強化する。
表面にシリコン単結晶層４をエピタキシャル成長させて
形成する。そして、ボンドウェハ１の表面のうち少なく
ともシリコンゲルマニウム単結晶層３の表面を酸化させ
て酸化シリコン層５を形成する（例えば図２に示すよう
にボンドウェハ１の全表面を酸化させる）。続いて、ボ
ンドウェハ１と同様に５００〜１０００μｍ程度の厚さ
にスライスしたシリコン単結晶からなるベースウェハ２
を、ボンドウェハ１のシリコンゲルマニウム単結晶層３
を形成した側の主表面に貼り合わせる。そして、貼り合
わせたボンドウェハ１とベースウェハ２とを、例えば９
００℃以上に加熱して密着性を強化する。
【００３１】そして、ボンドウェハ１のうちシリコンゲ
ルマニウム単結晶層３を形成した側とは逆の主表面か
ら、例えば塩素ガスを用いたプラズマエッチングを行っ
てボンドウェハ１を除去し、シリコンゲルマニウム単結
晶層３を露出させる。このとき、シリコンゲルマニウム
単結晶層３がボンドウェハ１に対するストッパとして機
能する。
ルマニウム単結晶層３を形成した側とは逆の主表面か
ら、例えば塩素ガスを用いたプラズマエッチングを行っ
てボンドウェハ１を除去し、シリコンゲルマニウム単結
晶層３を露出させる。このとき、シリコンゲルマニウム
単結晶層３がボンドウェハ１に対するストッパとして機
能する。
【００３２】その後、所定の膜厚となるようシリコンゲ
ルマニウム単結晶層３を化学機械的研磨法を用いて研磨
する。
ルマニウム単結晶層３を化学機械的研磨法を用いて研磨
する。
【００３３】本実施の形態にかかるＳＯＩ基板の製造方
法を用いれば、シリコンゲルマニウム単結晶層３は、結
晶状態の乱れが少なく、かつ、ボンドウェハ１を構成す
るシリコン単結晶に対し選択性を有しているので、シリ
コン単結晶層４に結晶欠陥を生じさせにくく、しかもボ
ンドウェハ１を確実に除去することができる。
法を用いれば、シリコンゲルマニウム単結晶層３は、結
晶状態の乱れが少なく、かつ、ボンドウェハ１を構成す
るシリコン単結晶に対し選択性を有しているので、シリ
コン単結晶層４に結晶欠陥を生じさせにくく、しかもボ
ンドウェハ１を確実に除去することができる。
【００３４】また、シリコンゲルマニウムは正孔の移動
度がシリコンよりも高い（シリコンの移動度の２倍程度
にすることも可能）ので、シリコンゲルマニウム単結晶
層３をＳＯＩ基板上のデバイス形成層として用いること
が可能である。
度がシリコンよりも高い（シリコンの移動度の２倍程度
にすることも可能）ので、シリコンゲルマニウム単結晶
層３をＳＯＩ基板上のデバイス形成層として用いること
が可能である。
【００３５】さらに、シリコンゲルマニウム単結晶層３
を化学機械的研磨法を用いて研磨するので、シリコンゲ
ルマニウム単結晶層３の膜厚をデバイス形成層として適
した厚さにすることができる。
を化学機械的研磨法を用いて研磨するので、シリコンゲ
ルマニウム単結晶層３の膜厚をデバイス形成層として適
した厚さにすることができる。
【００３６】実施の形態２．本実施の形態は、実施の形
態１にかかるＳＯＩ基板の製造方法の変形例であり、図
３はこれを説明したものである。図３に示すように本実
施の形態においても実施の形態１と同様、シリコン単結
晶からなるボンドウェハ１の主表面にシリコンゲルマニ
ウム単結晶層３とシリコン単結晶層４とを順次エピタキ
シャル成長させて、酸化シリコン層５を形成し、シリコ
ン単結晶からなるベースウェハ２を貼り合わせて熱処理
により密着性を強化する。
態１にかかるＳＯＩ基板の製造方法の変形例であり、図
３はこれを説明したものである。図３に示すように本実
施の形態においても実施の形態１と同様、シリコン単結
晶からなるボンドウェハ１の主表面にシリコンゲルマニ
ウム単結晶層３とシリコン単結晶層４とを順次エピタキ
シャル成長させて、酸化シリコン層５を形成し、シリコ
ン単結晶からなるベースウェハ２を貼り合わせて熱処理
により密着性を強化する。
【００３７】その後、ボンドウェハ１のうちシリコンゲ
ルマニウム単結晶層３を形成した側とは逆の主表面か
ら、例えば塩素ガスを用いたプラズマエッチングを行っ
てボンドウェハ１を除去する。ただし、このプラズマエ
ッチングではエッチング時間を調整してボンドウェハ１
を完全に除去せずに、ある程度残しておく。そしてボン
ドウェハ１の残りの部分、すなわちボンドウェハ１のう
ちシリコンゲルマニウム単結晶層３と接した部分につい
ては、化学機械的研磨法を用いて除去する。このとき、
シリコンゲルマニウム単結晶層３がボンドウェハ１に対
するストッパとして機能する。プラズマエッチングのみ
でボンドウェハ１を除去しない理由は、シリコンゲルマ
ニウム単結晶層３にプラズマによるダメージを与えない
ためである。プラズマによるダメージは、シリコンゲル
マニウム単結晶層３に結晶欠陥を生じさせ、さらにはシ
リコン単結晶層４にまで結晶欠陥を生じさせる可能性が
あるので避けることが望ましい。なお、上記の理由から
ボンドウェハ１の残りの部分を、例えばフッ化水素酸溶
液等を用いたウェットエッチングにより除去してもよ
い。
ルマニウム単結晶層３を形成した側とは逆の主表面か
ら、例えば塩素ガスを用いたプラズマエッチングを行っ
てボンドウェハ１を除去する。ただし、このプラズマエ
ッチングではエッチング時間を調整してボンドウェハ１
を完全に除去せずに、ある程度残しておく。そしてボン
ドウェハ１の残りの部分、すなわちボンドウェハ１のう
ちシリコンゲルマニウム単結晶層３と接した部分につい
ては、化学機械的研磨法を用いて除去する。このとき、
シリコンゲルマニウム単結晶層３がボンドウェハ１に対
するストッパとして機能する。プラズマエッチングのみ
でボンドウェハ１を除去しない理由は、シリコンゲルマ
ニウム単結晶層３にプラズマによるダメージを与えない
ためである。プラズマによるダメージは、シリコンゲル
マニウム単結晶層３に結晶欠陥を生じさせ、さらにはシ
リコン単結晶層４にまで結晶欠陥を生じさせる可能性が
あるので避けることが望ましい。なお、上記の理由から
ボンドウェハ１の残りの部分を、例えばフッ化水素酸溶
液等を用いたウェットエッチングにより除去してもよ
い。
【００３８】また、プラズマエッチングや化学機械的研
磨法ではなく、最初からウェットエッチングによってボ
ンドウェハ１を除去してもよい。
磨法ではなく、最初からウェットエッチングによってボ
ンドウェハ１を除去してもよい。
【００３９】次に、シリコンゲルマニウム単結晶層３、
シリコン単結晶層４および酸化シリコン層５の積層構造
が密着したベースウェハ２をフッ化水素酸溶液、硝酸水
溶液および酢酸水溶液の混合液に浸すことにより、露出
したシリコンゲルマニウム単結晶層３をウェットエッチ
ングで完全に除去する。このウェットエッチングにおい
ては、シリコン単結晶層４がストッパとして機能する。
なお、ここでもプラズマエッチングを用いていないの
で、シリコン単結晶層４にはプラズマによるダメージが
加わらず、結晶欠陥が生じにくい。
シリコン単結晶層４および酸化シリコン層５の積層構造
が密着したベースウェハ２をフッ化水素酸溶液、硝酸水
溶液および酢酸水溶液の混合液に浸すことにより、露出
したシリコンゲルマニウム単結晶層３をウェットエッチ
ングで完全に除去する。このウェットエッチングにおい
ては、シリコン単結晶層４がストッパとして機能する。
なお、ここでもプラズマエッチングを用いていないの
で、シリコン単結晶層４にはプラズマによるダメージが
加わらず、結晶欠陥が生じにくい。
【００４０】こうして、図１からシリコンゲルマニウム
単結晶層３を除いた、ベースウェハ上に埋め込み酸化シ
リコン層とシリコン層とを備えるだけの通常の構造のＳ
ＯＩ基板を得ることができる。しかし、このようにして
得られたＳＯＩ基板においては、上記のようにシリコン
単結晶層４に結晶欠陥が生じにくいので、上記の従来の
技術を用いて製造されたＳＯＩ基板よりもシリコン単結
晶層４の結晶状態がよい。
単結晶層３を除いた、ベースウェハ上に埋め込み酸化シ
リコン層とシリコン層とを備えるだけの通常の構造のＳ
ＯＩ基板を得ることができる。しかし、このようにして
得られたＳＯＩ基板においては、上記のようにシリコン
単結晶層４に結晶欠陥が生じにくいので、上記の従来の
技術を用いて製造されたＳＯＩ基板よりもシリコン単結
晶層４の結晶状態がよい。
【００４１】なお、ウェットエッチングのエッチング時
間を制御するなどしてシリコンゲルマニウム単結晶層３
を完全に除去せずにおくことも当然可能であり、その場
合にも、シリコンゲルマニウム単結晶層３およびシリコ
ン単結晶層４の結晶状態が良好に保たれる。
間を制御するなどしてシリコンゲルマニウム単結晶層３
を完全に除去せずにおくことも当然可能であり、その場
合にも、シリコンゲルマニウム単結晶層３およびシリコ
ン単結晶層４の結晶状態が良好に保たれる。
【００４２】本実施の形態にかかるＳＯＩ基板の製造方
法を用いれば、ボンドウェハ１の除去の仕上げの際にプ
ラズマエッチングではなく化学機械的研磨法またはウェ
ットエッチングを用いるので、シリコンゲルマニウム単
結晶層３に結晶欠陥を生じさせる可能性が少ない。ま
た、ウェットエッチングによってシリコンゲルマニウム
単結晶層３を除去するので、シリコン単結晶層４に結晶
欠陥を生じさせる可能性も少ない。
法を用いれば、ボンドウェハ１の除去の仕上げの際にプ
ラズマエッチングではなく化学機械的研磨法またはウェ
ットエッチングを用いるので、シリコンゲルマニウム単
結晶層３に結晶欠陥を生じさせる可能性が少ない。ま
た、ウェットエッチングによってシリコンゲルマニウム
単結晶層３を除去するので、シリコン単結晶層４に結晶
欠陥を生じさせる可能性も少ない。
【００４３】実施の形態３．本実施の形態は、実施の形
態１または２にかかるＳＯＩ基板の製造方法を用いて製
造されたＳＯＩ基板が備えるシリコンゲルマニウム単結
晶層３にパターニングを施す、ＳＯＩ基板の製造方法で
ある。
態１または２にかかるＳＯＩ基板の製造方法を用いて製
造されたＳＯＩ基板が備えるシリコンゲルマニウム単結
晶層３にパターニングを施す、ＳＯＩ基板の製造方法で
ある。
【００４４】図４〜図７は、本実施の形態にかかるＳＯ
Ｉ基板の製造方法の各段階を順を追って示した図であ
る。まず、図４は図１と同様、実施の形態１または２に
かかるＳＯＩ基板の製造方法を用いて製造されたＳＯＩ
基板を示したものである。このＳＯＩ基板の表面に、フ
ォトレジスト等のマスク層６を形成し、フォトリソグラ
フィ技術を用いて所定のパターンになるようパターニン
グを行う（図５）。
Ｉ基板の製造方法の各段階を順を追って示した図であ
る。まず、図４は図１と同様、実施の形態１または２に
かかるＳＯＩ基板の製造方法を用いて製造されたＳＯＩ
基板を示したものである。このＳＯＩ基板の表面に、フ
ォトレジスト等のマスク層６を形成し、フォトリソグラ
フィ技術を用いて所定のパターンになるようパターニン
グを行う（図５）。
【００４５】次に、例えば塩素ガスまたはホウ素ガスを
用いたプラズマエッチングにより、パターニングされた
マスク層をマスクとして用いてマスク層に覆われていな
い部分のシリコンゲルマニウム単結晶層３を除去する
（図６）。そしてマスク層６を除去する（図７）。
用いたプラズマエッチングにより、パターニングされた
マスク層をマスクとして用いてマスク層に覆われていな
い部分のシリコンゲルマニウム単結晶層３を除去する
（図６）。そしてマスク層６を除去する（図７）。
【００４６】なお、マスク層６の形成前に、シリコンゲ
ルマニウム単結晶層３を保護する目的でシリコンゲルマ
ニウム単結晶層３の表面にシリコン酸化膜やシリコン窒
化膜を形成しておいてもよい。その場合、マスク層６の
除去後にこれらの保護膜を除去すればよい。
ルマニウム単結晶層３を保護する目的でシリコンゲルマ
ニウム単結晶層３の表面にシリコン酸化膜やシリコン窒
化膜を形成しておいてもよい。その場合、マスク層６の
除去後にこれらの保護膜を除去すればよい。
【００４７】本実施の形態にかかるＳＯＩ基板の製造方
法を用いれば、シリコンゲルマニウム単結晶層３に対
し、デバイス形成層として任意のパターニングを施すこ
とが可能である。
法を用いれば、シリコンゲルマニウム単結晶層３に対
し、デバイス形成層として任意のパターニングを施すこ
とが可能である。
【００４８】なお、本実施の形態にかかるＳＯＩ基板の
製造方法は、実施の形態１または２にかかるＳＯＩ基板
の製造方法を用いて製造されたＳＯＩ基板に適用可能な
だけでなく、図１に示す構造を有するＳＯＩ基板である
ならば、例えば従来の技術を組み合わせるなどして製造
されたＳＯＩ基板であっても適用可能である。
製造方法は、実施の形態１または２にかかるＳＯＩ基板
の製造方法を用いて製造されたＳＯＩ基板に適用可能な
だけでなく、図１に示す構造を有するＳＯＩ基板である
ならば、例えば従来の技術を組み合わせるなどして製造
されたＳＯＩ基板であっても適用可能である。
【００４９】実施の形態４．本実施の形態は、実施の形
態３にかかるＳＯＩ基板の製造方法の変形例であり、図
８〜図１２は各段階を順を追って説明したものである。
まず、実施の形態３と同様、実施の形態１または２にか
かるＳＯＩ基板の製造方法を用いて製造されたＳＯＩ基
板を準備する（図８）。
態３にかかるＳＯＩ基板の製造方法の変形例であり、図
８〜図１２は各段階を順を追って説明したものである。
まず、実施の形態３と同様、実施の形態１または２にか
かるＳＯＩ基板の製造方法を用いて製造されたＳＯＩ基
板を準備する（図８）。
【００５０】次に、ＳＯＩ基板の表面にシリコン酸化膜
およびシリコン窒化膜の積層構造７ａを形成する（図
９）。積層構造７ａは、シリコン窒化膜がシリコン酸化
膜の上面に形成された構造を有している。シリコン窒化
膜は後の工程で耐酸化膜として機能し、また、シリコン
酸化膜はシリコン窒化膜中の窒素がウェハ表面に侵入す
るのを防ぐ。この積層構造７ａは実施の形態３における
マスク層６に相当する。そして、積層構造７ａの表面に
フォトレジスト７ｂを形成し、フォトリソグラフィ技術
を用いてフォトレジスト７ｂが所定のパターンになるよ
うパターニングを行う。
およびシリコン窒化膜の積層構造７ａを形成する（図
９）。積層構造７ａは、シリコン窒化膜がシリコン酸化
膜の上面に形成された構造を有している。シリコン窒化
膜は後の工程で耐酸化膜として機能し、また、シリコン
酸化膜はシリコン窒化膜中の窒素がウェハ表面に侵入す
るのを防ぐ。この積層構造７ａは実施の形態３における
マスク層６に相当する。そして、積層構造７ａの表面に
フォトレジスト７ｂを形成し、フォトリソグラフィ技術
を用いてフォトレジスト７ｂが所定のパターンになるよ
うパターニングを行う。
【００５１】続いて、フォトレジスト７ｂをマスクとし
て例えばフッ素ガスを用いたプラズマエッチングを行う
ことにより、フォトレジスト７ｂに覆われていない部分
の積層構造７ａを除去する（図１０）。そして、残った
フォトレジスト７ｂを除去し、ウェハに対し酸素雰囲気
中で加熱処理を行い、露出したシリコンゲルマニウム単
結晶層３を酸化させて酸化シリコンゲルマニウム単結晶
層３ａを形成する（図１１）。なお、シリコンゲルマニ
ウム単結晶層３を酸化させる理由は、続くウェットエッ
チング工程で積層構造７ａのシリコン窒化膜に対して選
択性を持たせるためである。
て例えばフッ素ガスを用いたプラズマエッチングを行う
ことにより、フォトレジスト７ｂに覆われていない部分
の積層構造７ａを除去する（図１０）。そして、残った
フォトレジスト７ｂを除去し、ウェハに対し酸素雰囲気
中で加熱処理を行い、露出したシリコンゲルマニウム単
結晶層３を酸化させて酸化シリコンゲルマニウム単結晶
層３ａを形成する（図１１）。なお、シリコンゲルマニ
ウム単結晶層３を酸化させる理由は、続くウェットエッ
チング工程で積層構造７ａのシリコン窒化膜に対して選
択性を持たせるためである。
【００５２】そして、例えばフッ化水素酸水溶液を用い
たウェットエッチングによりシリコンゲルマニウム単結
晶層３のうち酸化した部分３ａを除去し、続いて、例え
ばリン酸溶液を用いたウェットエッチングにより残った
積層構造７ａを除去する（図１２）。リン酸によって積
層構造７ａのシリコン窒化膜およびシリコン酸化膜を除
去するので、シリコンゲルマニウム単結晶層３にダメー
ジを与える可能性は低い。
たウェットエッチングによりシリコンゲルマニウム単結
晶層３のうち酸化した部分３ａを除去し、続いて、例え
ばリン酸溶液を用いたウェットエッチングにより残った
積層構造７ａを除去する（図１２）。リン酸によって積
層構造７ａのシリコン窒化膜およびシリコン酸化膜を除
去するので、シリコンゲルマニウム単結晶層３にダメー
ジを与える可能性は低い。
【００５３】本実施の形態にかかるＳＯＩ基板の製造方
法を用いれば、シリコンゲルマニウム単結晶層３に対し
デバイス形成層として任意のパターニングを施す際に、
酸化させた部分のシリコンゲルマニウム単結晶層３ａを
ウェットエッチングを用いて除去し、プラズマエッチン
グを用いないので、シリコンゲルマニウム単結晶層およ
びシリコン単結晶層に結晶欠陥を生じさせる可能性が少
ない。
法を用いれば、シリコンゲルマニウム単結晶層３に対し
デバイス形成層として任意のパターニングを施す際に、
酸化させた部分のシリコンゲルマニウム単結晶層３ａを
ウェットエッチングを用いて除去し、プラズマエッチン
グを用いないので、シリコンゲルマニウム単結晶層およ
びシリコン単結晶層に結晶欠陥を生じさせる可能性が少
ない。
【００５４】なお、本実施の形態にかかるＳＯＩ基板の
製造方法についても、実施の形態１または２にかかるＳ
ＯＩ基板の製造方法を用いて製造されたＳＯＩ基板に適
用可能なだけでなく、図１に示す構造を有するＳＯＩ基
板であるならば、例えば従来の技術を組み合わせるなど
して製造されたＳＯＩ基板であっても適用可能である。
製造方法についても、実施の形態１または２にかかるＳ
ＯＩ基板の製造方法を用いて製造されたＳＯＩ基板に適
用可能なだけでなく、図１に示す構造を有するＳＯＩ基
板であるならば、例えば従来の技術を組み合わせるなど
して製造されたＳＯＩ基板であっても適用可能である。
【００５５】実施の形態５．本実施の形態は、実施の形
態１または２にかかるＳＯＩ基板の製造方法を用いて製
造されたＳＯＩ基板上にＤＲＡＭ素子を形成する、ＳＯ
Ｉ基板の製造方法である。
態１または２にかかるＳＯＩ基板の製造方法を用いて製
造されたＳＯＩ基板上にＤＲＡＭ素子を形成する、ＳＯ
Ｉ基板の製造方法である。
【００５６】図１３は、図１に示したＳＯＩ基板上に形
成されたＤＲＡＭ素子の構成部品のうちメモリセル部の
断面を示しており、ＭＯＳＦＥＴ１０１とストレージノ
ード９とが表示されている。ＭＯＳＦＥＴ１０１は、シ
リコンゲルマニウム単結晶層３およびシリコン単結晶層
４の内部に形成され、ソース／ドレイン領域として機能
する拡散領域８ａ，８ｂとＭＯＳゲート構造１０とから
成り立っており、一方の拡散領域８ｂにはストレージノ
ード９が接続されている。このうちＭＯＳゲート構造１
０は、ゲート電極１０ａ、ゲート絶縁膜１０ｂおよびサ
イドウォール１０ｃを備えている。
成されたＤＲＡＭ素子の構成部品のうちメモリセル部の
断面を示しており、ＭＯＳＦＥＴ１０１とストレージノ
ード９とが表示されている。ＭＯＳＦＥＴ１０１は、シ
リコンゲルマニウム単結晶層３およびシリコン単結晶層
４の内部に形成され、ソース／ドレイン領域として機能
する拡散領域８ａ，８ｂとＭＯＳゲート構造１０とから
成り立っており、一方の拡散領域８ｂにはストレージノ
ード９が接続されている。このうちＭＯＳゲート構造１
０は、ゲート電極１０ａ、ゲート絶縁膜１０ｂおよびサ
イドウォール１０ｃを備えている。
【００５７】ＤＲＡＭメモリセルへの記憶情報書き込み
動作は以下のようなものである。例えば、ストレージノ
ード９内には電子等の電荷が蓄積もしくは空乏化してお
り、ストレージノード９が所定の電位を有しているとす
る。そして、拡散領域８ａに接続されたビット線（図示
せず）の電位を、所定値よりも高くもしくは低く固定
し、ビット線とストレージノード９との間に所定の電位
差を設ける。そして、ＭＯＳＦＥＴ１０１のゲート電極
１０ａに所望の極性の電圧を印加しゲート電極直下のチ
ャネル部分３ｂに反転層を形成する。すると、ビット線
とストレージノード９との間で電子等の電荷が移動し、
両者の電位が同じ値になる。その後、ゲート電極１０ａ
への電圧の印加を停止してＭＯＳＦＥＴ１０１のゲート
を閉じることにより、情報がストレージノード９に書き
込まれる。
動作は以下のようなものである。例えば、ストレージノ
ード９内には電子等の電荷が蓄積もしくは空乏化してお
り、ストレージノード９が所定の電位を有しているとす
る。そして、拡散領域８ａに接続されたビット線（図示
せず）の電位を、所定値よりも高くもしくは低く固定
し、ビット線とストレージノード９との間に所定の電位
差を設ける。そして、ＭＯＳＦＥＴ１０１のゲート電極
１０ａに所望の極性の電圧を印加しゲート電極直下のチ
ャネル部分３ｂに反転層を形成する。すると、ビット線
とストレージノード９との間で電子等の電荷が移動し、
両者の電位が同じ値になる。その後、ゲート電極１０ａ
への電圧の印加を停止してＭＯＳＦＥＴ１０１のゲート
を閉じることにより、情報がストレージノード９に書き
込まれる。
【００５８】一方、ＤＲＡＭメモリセルからの記憶情報
読み出し動作（ストレージノード９の電位が所定値より
も高いか低いかの判定動作）は以下のようなものであ
る。ビット線の電位を先述の所定値に保持しつつ閉回路
状態に設定した後、ＭＯＳＦＥＴ１０１のゲート電極１
０ａに所望の極性の電圧を印加しゲート電極直下のチャ
ネル部分３ｂに反転層を形成する。すると、ビット線と
ストレージノード９との間で電子等の電荷が移動し、両
者の電位が同じ値となる。このとき、ビット線の電位が
初期値よりもわずかに上昇もしくは下降するが、このわ
ずかな電位の変化をビット線に接続されたセンスアンプ
（図示せず）において認識することで、情報がストレー
ジノード９から読み出される。
読み出し動作（ストレージノード９の電位が所定値より
も高いか低いかの判定動作）は以下のようなものであ
る。ビット線の電位を先述の所定値に保持しつつ閉回路
状態に設定した後、ＭＯＳＦＥＴ１０１のゲート電極１
０ａに所望の極性の電圧を印加しゲート電極直下のチャ
ネル部分３ｂに反転層を形成する。すると、ビット線と
ストレージノード９との間で電子等の電荷が移動し、両
者の電位が同じ値となる。このとき、ビット線の電位が
初期値よりもわずかに上昇もしくは下降するが、このわ
ずかな電位の変化をビット線に接続されたセンスアンプ
（図示せず）において認識することで、情報がストレー
ジノード９から読み出される。
【００５９】これらＤＲＡＭ素子の構成部品は従来の技
術を用いて形成される。すなわち、まず、実施の形態１
または２にかかるＳＯＩ基板の製造方法を用いて製造さ
れたＳＯＩ基板を準備し、その表面にゲート絶縁膜１０
ｂの材料となる絶縁膜を形成して、さらにその上にゲー
ト電極１０ａの材料となる導電膜を形成する。その後、
両者にパターニングを施して、ゲート電極１０ａ、ゲー
ト絶縁膜１０ｂを形成する。そしてイオン注入等により
ＳＯＩ基板表面のシリコンゲルマニウム単結晶層３およ
びシリコン単結晶層４に拡散領域８ａ，８ｂを形成し、
ＭＯＳゲート構造１０および拡散領域８ａ，８ｂの表面
を覆うように絶縁膜を形成した後、エッチバック等を施
してサイドウォール１０ｃを形成する。ここまでの工程
でＭＯＳＦＥＴの形成は完了するが、その後、ＳＯＩ基
板の全面を覆うように層間絶縁膜１１を形成し、層間絶
縁膜１１を介して拡散領域８ａ，８ｂとの接続を図るた
めのビアホールを形成し、ビット線さらにはストレージ
ノード９をそれぞれビアホール内および層間絶縁膜１１
上に形成する。ビット線およびストレージノード９は同
一層上に形成してもよいが、各々別の層間絶縁膜上に形
成してもよい。
術を用いて形成される。すなわち、まず、実施の形態１
または２にかかるＳＯＩ基板の製造方法を用いて製造さ
れたＳＯＩ基板を準備し、その表面にゲート絶縁膜１０
ｂの材料となる絶縁膜を形成して、さらにその上にゲー
ト電極１０ａの材料となる導電膜を形成する。その後、
両者にパターニングを施して、ゲート電極１０ａ、ゲー
ト絶縁膜１０ｂを形成する。そしてイオン注入等により
ＳＯＩ基板表面のシリコンゲルマニウム単結晶層３およ
びシリコン単結晶層４に拡散領域８ａ，８ｂを形成し、
ＭＯＳゲート構造１０および拡散領域８ａ，８ｂの表面
を覆うように絶縁膜を形成した後、エッチバック等を施
してサイドウォール１０ｃを形成する。ここまでの工程
でＭＯＳＦＥＴの形成は完了するが、その後、ＳＯＩ基
板の全面を覆うように層間絶縁膜１１を形成し、層間絶
縁膜１１を介して拡散領域８ａ，８ｂとの接続を図るた
めのビアホールを形成し、ビット線さらにはストレージ
ノード９をそれぞれビアホール内および層間絶縁膜１１
上に形成する。ビット線およびストレージノード９は同
一層上に形成してもよいが、各々別の層間絶縁膜上に形
成してもよい。
【００６０】以上においてはメモリセル部に着目して工
程を説明したが、例えばセンスアンプ等のＤＲＡＭ素子
の他の構成部品においても、同様にしてＭＯＳＦＥＴな
どを形成すればよい。
程を説明したが、例えばセンスアンプ等のＤＲＡＭ素子
の他の構成部品においても、同様にしてＭＯＳＦＥＴな
どを形成すればよい。
【００６１】実施の形態１で述べたように、シリコンゲ
ルマニウムは正孔の移動度がシリコンよりも高いので、
シリコンゲルマニウム単結晶層３をＳＯＩ基板上のデバ
イス形成層として用いれば有効である。よって、上記の
ＤＲＡＭ素子に用いられるＭＯＳＦＥＴのうちＰチャネ
ルＭＯＳＦＥＴを図１３に示したようにシリコンゲルマ
ニウム単結晶層３の表面に形成すれば、キャリアのスピ
ードが速いＰチャネルＭＯＳＦＥＴを得ることができ
る。
ルマニウムは正孔の移動度がシリコンよりも高いので、
シリコンゲルマニウム単結晶層３をＳＯＩ基板上のデバ
イス形成層として用いれば有効である。よって、上記の
ＤＲＡＭ素子に用いられるＭＯＳＦＥＴのうちＰチャネ
ルＭＯＳＦＥＴを図１３に示したようにシリコンゲルマ
ニウム単結晶層３の表面に形成すれば、キャリアのスピ
ードが速いＰチャネルＭＯＳＦＥＴを得ることができ
る。
【００６２】本実施の形態にかかるＳＯＩ基板の製造方
法を用いれば、シリコンゲルマニウム単結晶層３の結晶
状態が良好なので、耐圧に優れたＭＯＳＦＥＴを製造す
ることができる。また、正孔の移動度がシリコンよりも
高いのでＰチャネルＭＯＳＦＥＴの動作速度を高めるこ
とができる。
法を用いれば、シリコンゲルマニウム単結晶層３の結晶
状態が良好なので、耐圧に優れたＭＯＳＦＥＴを製造す
ることができる。また、正孔の移動度がシリコンよりも
高いのでＰチャネルＭＯＳＦＥＴの動作速度を高めるこ
とができる。
【００６３】実施の形態６．本実施の形態は、実施の形
態１または２にかかるＳＯＩ基板の製造方法を用いて製
造されたＳＯＩ基板上にＣＭＯＳＦＥＴを形成する際
の、ＳＯＩ基板の製造方法について示すものである。
態１または２にかかるＳＯＩ基板の製造方法を用いて製
造されたＳＯＩ基板上にＣＭＯＳＦＥＴを形成する際
の、ＳＯＩ基板の製造方法について示すものである。
【００６４】図１４は、図１に示したＳＯＩ基板上に形
成されたＣＭＯＳＦＥＴ１０４の断面を示しており、素
子分離領域１２により区分されたＭＯＳＦＥＴ１０２，
１０３と配線９ａ〜９ｄとが表示されている。ＭＯＳＦ
ＥＴはＮチャネル型およびＰチャネル型の２つが近接し
て形成され、ＮチャネルＭＯＳＦＥＴ１０２は、シリコ
ンゲルマニウム単結晶層３およびシリコン単結晶層４の
内部に形成された拡散領域８ａ，８ｂとＭＯＳゲート構
造１０とから成り立っており、ＰチャネルＭＯＳＦＥＴ
１０３は、拡散領域８ｃ，８ｄとＭＯＳゲート構造１０
とから成り立っている。このうちＭＯＳゲート構造１０
は、ゲート電極１０ａ、ゲート絶縁膜１０ｂおよびサイ
ドウォール１０ｃを備え、さらにポリサイド領域１０ｄ
およびポリサイド領域整形時のマスク１０ｅを備えてい
る。また、拡散領域８ａ〜８ｄには配線９ａ〜９ｄがそ
れぞれ接続されている。また、配線９ｂと配線９ｃとは
接続されている。
成されたＣＭＯＳＦＥＴ１０４の断面を示しており、素
子分離領域１２により区分されたＭＯＳＦＥＴ１０２，
１０３と配線９ａ〜９ｄとが表示されている。ＭＯＳＦ
ＥＴはＮチャネル型およびＰチャネル型の２つが近接し
て形成され、ＮチャネルＭＯＳＦＥＴ１０２は、シリコ
ンゲルマニウム単結晶層３およびシリコン単結晶層４の
内部に形成された拡散領域８ａ，８ｂとＭＯＳゲート構
造１０とから成り立っており、ＰチャネルＭＯＳＦＥＴ
１０３は、拡散領域８ｃ，８ｄとＭＯＳゲート構造１０
とから成り立っている。このうちＭＯＳゲート構造１０
は、ゲート電極１０ａ、ゲート絶縁膜１０ｂおよびサイ
ドウォール１０ｃを備え、さらにポリサイド領域１０ｄ
およびポリサイド領域整形時のマスク１０ｅを備えてい
る。また、拡散領域８ａ〜８ｄには配線９ａ〜９ｄがそ
れぞれ接続されている。また、配線９ｂと配線９ｃとは
接続されている。
【００６５】ＣＭＯＳＦＥＴ１０４の動作は以下のよう
なものである。例えば、配線９ｂの電位が配線９ａより
も高い場合に外部から配線９ａに電子が転送されてきた
とき、ＮチャネルＭＯＳＦＥＴ１０２のゲート電極１０
ａに配線９ａよりも高い電圧が印加されるとゲート直下
のチャネル部分３ｃに反転層が形成され、転送された電
子は拡散領域８ａ、チャネル部分３ｃおよび拡散領域８
ｂを通って配線９ｂへと移動して、配線９ｂの電位を下
げるようにはたらく。逆に、配線９ｃの電位が配線９ｄ
よりも低い場合に外部から配線９ｄに正孔が転送されて
きたとき、ＰチャネルＭＯＳＦＥＴ１０３のゲート電極
１０ａに配線９ｄよりも低い電圧が印加されるとゲート
直下のチャネル部分３ｄに反転層が形成され、転送され
た正孔は拡散領域８ｄ、チャネル部分３ｄおよび拡散領
域８ｃを通って配線９ｃへと移動して、配線９ｃの電位
を上げるようにはたらく。
なものである。例えば、配線９ｂの電位が配線９ａより
も高い場合に外部から配線９ａに電子が転送されてきた
とき、ＮチャネルＭＯＳＦＥＴ１０２のゲート電極１０
ａに配線９ａよりも高い電圧が印加されるとゲート直下
のチャネル部分３ｃに反転層が形成され、転送された電
子は拡散領域８ａ、チャネル部分３ｃおよび拡散領域８
ｂを通って配線９ｂへと移動して、配線９ｂの電位を下
げるようにはたらく。逆に、配線９ｃの電位が配線９ｄ
よりも低い場合に外部から配線９ｄに正孔が転送されて
きたとき、ＰチャネルＭＯＳＦＥＴ１０３のゲート電極
１０ａに配線９ｄよりも低い電圧が印加されるとゲート
直下のチャネル部分３ｄに反転層が形成され、転送され
た正孔は拡散領域８ｄ、チャネル部分３ｄおよび拡散領
域８ｃを通って配線９ｃへと移動して、配線９ｃの電位
を上げるようにはたらく。
【００６６】このようなＣＭＯＳＦＥＴ１０４は従来の
技術を用いて形成される。すなわち、まず、実施の形態
１または２にかかるＳＯＩ基板の製造方法を用いて製造
されたＳＯＩ基板を準備し、その表面に素子分離領域１
２を形成する。そして、ＳＯＩ基板の表面にゲート絶縁
膜１０ｂの材料となる絶縁膜を形成して、さらにその上
にゲート電極１０ａの材料となる導電膜を形成する。そ
の後、さらに金属膜を形成して熱処理を加え、ポリサイ
ド領域を形成する。その後、パターニングを施したマス
ク層１０ｅを形成し、マスク層１０ｅの存在しない領域
を除去して、ゲート電極１０ａ、ゲート絶縁膜１０ｂお
よびポリサイド領域１０ｄを形成する。そしてイオン注
入等によりＳＯＩ基板表面のシリコンゲルマニウム単結
晶層３およびシリコン単結晶層４に拡散領域８ａ〜８ｄ
を形成し、ＭＯＳゲート構造１０および拡散領域８ａ，
８ｂの表面を覆うように絶縁膜を形成した後、エッチバ
ック等を施してサイドウォール１０ｃを形成する。ここ
までの工程でＭＯＳＦＥＴの形成は完了するが、その
後、ＳＯＩ基板の全面を覆うように層間絶縁膜（図示せ
ず）を形成し、層間絶縁膜にビアホールを形成して配線
９ａ〜９ｄを形成する。
技術を用いて形成される。すなわち、まず、実施の形態
１または２にかかるＳＯＩ基板の製造方法を用いて製造
されたＳＯＩ基板を準備し、その表面に素子分離領域１
２を形成する。そして、ＳＯＩ基板の表面にゲート絶縁
膜１０ｂの材料となる絶縁膜を形成して、さらにその上
にゲート電極１０ａの材料となる導電膜を形成する。そ
の後、さらに金属膜を形成して熱処理を加え、ポリサイ
ド領域を形成する。その後、パターニングを施したマス
ク層１０ｅを形成し、マスク層１０ｅの存在しない領域
を除去して、ゲート電極１０ａ、ゲート絶縁膜１０ｂお
よびポリサイド領域１０ｄを形成する。そしてイオン注
入等によりＳＯＩ基板表面のシリコンゲルマニウム単結
晶層３およびシリコン単結晶層４に拡散領域８ａ〜８ｄ
を形成し、ＭＯＳゲート構造１０および拡散領域８ａ，
８ｂの表面を覆うように絶縁膜を形成した後、エッチバ
ック等を施してサイドウォール１０ｃを形成する。ここ
までの工程でＭＯＳＦＥＴの形成は完了するが、その
後、ＳＯＩ基板の全面を覆うように層間絶縁膜（図示せ
ず）を形成し、層間絶縁膜にビアホールを形成して配線
９ａ〜９ｄを形成する。
【００６７】上記のＣＭＯＳＦＥＴにおいても、Ｐチャ
ネルＭＯＳＦＥＴ１０３をシリコンゲルマニウム単結晶
層３の表面に形成すれば、キャリアのスピードが速いＰ
チャネルＭＯＳＦＥＴを得ることができる。
ネルＭＯＳＦＥＴ１０３をシリコンゲルマニウム単結晶
層３の表面に形成すれば、キャリアのスピードが速いＰ
チャネルＭＯＳＦＥＴを得ることができる。
【００６８】本実施の形態にかかるＳＯＩ基板の製造方
法を用いれば、シリコンゲルマニウム単結晶層３の結晶
状態が良好なので、耐圧に優れたＣＭＯＳＦＥＴを製造
することができる。また、正孔の移動度がシリコンより
も高いのでＰチャネルＭＯＳＦＥＴの動作速度を高める
ことができる。
法を用いれば、シリコンゲルマニウム単結晶層３の結晶
状態が良好なので、耐圧に優れたＣＭＯＳＦＥＴを製造
することができる。また、正孔の移動度がシリコンより
も高いのでＰチャネルＭＯＳＦＥＴの動作速度を高める
ことができる。
【００６９】実施の形態７．本実施の形態は、実施の形
態１または２にかかるＳＯＩ基板の製造方法を用いて製
造されたＳＯＩ基板上に赤外線検出器を形成する際の、
ＳＯＩ基板の製造方法について示すものである。
態１または２にかかるＳＯＩ基板の製造方法を用いて製
造されたＳＯＩ基板上に赤外線検出器を形成する際の、
ＳＯＩ基板の製造方法について示すものである。
【００７０】図１５は、図１に示したＳＯＩ基板上に形
成された赤外線検出器１０５の断面を示しており、ＭＯ
Ｓゲート構造１０と拡散領域４ａ，４ｂと赤外線検出部
３ｅと配線９と素子分離領域１２とが表示されている。
また、図１６はこの赤外線検出器１０５を上面からみた
図である（図１６の切断線Ｘ−Ｘにおける断面を示した
のが図１５）。ＭＯＳゲート構造１０には、シリコン単
結晶層４の内部で拡散領域（シリコン単結晶層４とは逆
の特性をもつ不純物が含有された抵抗率０．０１〜０．
１Ωｃｍ程度の領域）４ａ，４ｂが近接して形成されて
おり、一方の拡散領域４ａには配線９が接続されてい
る。またＭＯＳゲート構造１０は、ゲート電極１０ａ、
ゲート絶縁膜１０ｂおよびサイドウォール１０ｃを備
え、さらにポリサイド領域１０ｄおよびポリサイド領域
形成時のマスク１０ｅを備えている。また、他方の拡散
領域４ｂが周囲を囲むように接続されつつ、シリコンゲ
ルマニウム単結晶層３が赤外線検出部３ｅとして形成さ
れている。なお、シリコンゲルマニウム単結晶層３が赤
外線を検出するためには、シリコンとゲルマニウムとの
原子パーセント濃度比がおよそシリコン：ゲルマニウム
＝３．５〜２．５：１となるように形成され、さらにシ
リコンゲルマニウム単結晶層３に加えられる不純物の濃
度が調整されることが望ましい。また、拡散領域４ｂに
隣接するシリコン単結晶層４には配線１３が接続され、
配線１３には例えば０Ｖの固定電位が与えられている。
成された赤外線検出器１０５の断面を示しており、ＭＯ
Ｓゲート構造１０と拡散領域４ａ，４ｂと赤外線検出部
３ｅと配線９と素子分離領域１２とが表示されている。
また、図１６はこの赤外線検出器１０５を上面からみた
図である（図１６の切断線Ｘ−Ｘにおける断面を示した
のが図１５）。ＭＯＳゲート構造１０には、シリコン単
結晶層４の内部で拡散領域（シリコン単結晶層４とは逆
の特性をもつ不純物が含有された抵抗率０．０１〜０．
１Ωｃｍ程度の領域）４ａ，４ｂが近接して形成されて
おり、一方の拡散領域４ａには配線９が接続されてい
る。またＭＯＳゲート構造１０は、ゲート電極１０ａ、
ゲート絶縁膜１０ｂおよびサイドウォール１０ｃを備
え、さらにポリサイド領域１０ｄおよびポリサイド領域
形成時のマスク１０ｅを備えている。また、他方の拡散
領域４ｂが周囲を囲むように接続されつつ、シリコンゲ
ルマニウム単結晶層３が赤外線検出部３ｅとして形成さ
れている。なお、シリコンゲルマニウム単結晶層３が赤
外線を検出するためには、シリコンとゲルマニウムとの
原子パーセント濃度比がおよそシリコン：ゲルマニウム
＝３．５〜２．５：１となるように形成され、さらにシ
リコンゲルマニウム単結晶層３に加えられる不純物の濃
度が調整されることが望ましい。また、拡散領域４ｂに
隣接するシリコン単結晶層４には配線１３が接続され、
配線１３には例えば０Ｖの固定電位が与えられている。
【００７１】この赤外線検出器１０５の動作は以下のよ
うなものである。ここでは例として、シリコン単結晶層
４をＰ型、拡散領域４ａ，４ｂをＮ型として説明する。
まず、配線９に正の電圧を印加した状態でゲート電極１
０ａに正の電圧を印加すると、赤外線検出部３ｅ中の電
子が拡散領域４ｂ、ゲート直下のチャネル部分４ｃ、拡
散領域４ａおよび配線９を介して外部に排出される。こ
の状態でゲート電極１０ａへの電圧印加を停止すると、
赤外線検出部３ｅ中に自由キャリアとしての高密度の正
孔が局在することになり、シリコン単結晶層４に対し正
の電位をもつようになる。
うなものである。ここでは例として、シリコン単結晶層
４をＰ型、拡散領域４ａ，４ｂをＮ型として説明する。
まず、配線９に正の電圧を印加した状態でゲート電極１
０ａに正の電圧を印加すると、赤外線検出部３ｅ中の電
子が拡散領域４ｂ、ゲート直下のチャネル部分４ｃ、拡
散領域４ａおよび配線９を介して外部に排出される。こ
の状態でゲート電極１０ａへの電圧印加を停止すると、
赤外線検出部３ｅ中に自由キャリアとしての高密度の正
孔が局在することになり、シリコン単結晶層４に対し正
の電位をもつようになる。
【００７２】ここでもし赤外線が赤外線検出部３ｅに入
射されると、赤外線のエネルギーにより電子−正孔対が
発生し、そのうち赤外線検出部３ｅとシリコン単結晶層
４とのヘテロ接合界面に形成されたエネルギー障壁を超
えることのできる正孔がシリコン単結晶層４中に放出さ
れ、配線１３を介して外部に引き抜かれる。正孔を引き
抜くのは、正孔が蓄積されることによってシリコン単結
晶層４の電位が上昇し赤外線検出部３ｅとの電位差が緩
和されてしまうことを防ぐため、およびＭＯＳＦＥＴの
オン電圧低下および拡散領域４ａ，４ｂ間のリーク電流
発生の防止を図るためである（ＳＯＩ基板ではキャリア
を基板裏面から引き抜くことが困難であるので表面に配
線１３を設けることが望ましい）。
射されると、赤外線のエネルギーにより電子−正孔対が
発生し、そのうち赤外線検出部３ｅとシリコン単結晶層
４とのヘテロ接合界面に形成されたエネルギー障壁を超
えることのできる正孔がシリコン単結晶層４中に放出さ
れ、配線１３を介して外部に引き抜かれる。正孔を引き
抜くのは、正孔が蓄積されることによってシリコン単結
晶層４の電位が上昇し赤外線検出部３ｅとの電位差が緩
和されてしまうことを防ぐため、およびＭＯＳＦＥＴの
オン電圧低下および拡散領域４ａ，４ｂ間のリーク電流
発生の防止を図るためである（ＳＯＩ基板ではキャリア
を基板裏面から引き抜くことが困難であるので表面に配
線１３を設けることが望ましい）。
【００７３】そして、再びゲート電極１０ａに正の電圧
が印加されることで、赤外線検出部３ｅに残存する電子
が拡散領域４ｂ、ゲート直下のチャネル部分４ｃ、拡散
領域４ａおよび配線９を介して読み出され、配線９に接
続された図示しない電流検出器により電流として検出さ
れて赤外線の入射を検出する。なお、赤外線の検出動作
はＭＯＳＦＥＴのかわりにＣＣＤ素子を用いることによ
っても可能である。
が印加されることで、赤外線検出部３ｅに残存する電子
が拡散領域４ｂ、ゲート直下のチャネル部分４ｃ、拡散
領域４ａおよび配線９を介して読み出され、配線９に接
続された図示しない電流検出器により電流として検出さ
れて赤外線の入射を検出する。なお、赤外線の検出動作
はＭＯＳＦＥＴのかわりにＣＣＤ素子を用いることによ
っても可能である。
【００７４】このような赤外線検出器１０５は以下のよ
うにして形成される。すなわち、まず、実施の形態１ま
たは２にかかるＳＯＩ基板の製造方法を用いて製造され
たＳＯＩ基板を準備し、その表面に実施の形態３または
４を用いて赤外線検出部３ｅを形成する。そして従来の
技術を用いて、素子分離領域１２を形成し、ＳＯＩ基板
の表面にゲート絶縁膜１０ｂの材料となる絶縁膜を形成
して、さらにその上にゲート電極１０ａの材料となる導
電膜を形成する。その後、さらに金属膜を形成して熱処
理を加え、ポリサイド領域を形成する。その後、パター
ニングを施したマスク層１０ｅを形成し、マスク層１０
ｅの存在しない領域を除去して、ゲート電極１０ａ、ゲ
ート絶縁膜１０ｂおよびポリサイド領域１０ｄを形成す
る。そしてイオン注入等によりＳＯＩ基板表面のシリコ
ン単結晶層４および赤外線検出部３ｅの外周部直下のシ
リコン単結晶層４に拡散領域４ａ，４ｂを形成し、ＭＯ
Ｓゲート構造１０および赤外線検出部３ｅの表面を覆う
ように絶縁膜を形成した後、エッチバック等を施してサ
イドウォール１０ｃを形成する。その後、ＳＯＩ基板の
全面を覆うように層間絶縁膜（図示せず）を形成し、層
間絶縁膜にビアホールを形成して配線９，１３を形成す
る。
うにして形成される。すなわち、まず、実施の形態１ま
たは２にかかるＳＯＩ基板の製造方法を用いて製造され
たＳＯＩ基板を準備し、その表面に実施の形態３または
４を用いて赤外線検出部３ｅを形成する。そして従来の
技術を用いて、素子分離領域１２を形成し、ＳＯＩ基板
の表面にゲート絶縁膜１０ｂの材料となる絶縁膜を形成
して、さらにその上にゲート電極１０ａの材料となる導
電膜を形成する。その後、さらに金属膜を形成して熱処
理を加え、ポリサイド領域を形成する。その後、パター
ニングを施したマスク層１０ｅを形成し、マスク層１０
ｅの存在しない領域を除去して、ゲート電極１０ａ、ゲ
ート絶縁膜１０ｂおよびポリサイド領域１０ｄを形成す
る。そしてイオン注入等によりＳＯＩ基板表面のシリコ
ン単結晶層４および赤外線検出部３ｅの外周部直下のシ
リコン単結晶層４に拡散領域４ａ，４ｂを形成し、ＭＯ
Ｓゲート構造１０および赤外線検出部３ｅの表面を覆う
ように絶縁膜を形成した後、エッチバック等を施してサ
イドウォール１０ｃを形成する。その後、ＳＯＩ基板の
全面を覆うように層間絶縁膜（図示せず）を形成し、層
間絶縁膜にビアホールを形成して配線９，１３を形成す
る。
【００７５】本実施の形態にかかるＳＯＩ基板の製造方
法を用いれば、シリコンゲルマニウム単結晶層３の結晶
状態が良好なので、検出感度のよい赤外線検出器を製造
することができる。
法を用いれば、シリコンゲルマニウム単結晶層３の結晶
状態が良好なので、検出感度のよい赤外線検出器を製造
することができる。
【００７６】実施の形態８．本実施の形態は、実施の形
態３または４にかかるＳＯＩ基板の製造方法を用いて製
造されたＳＯＩ基板上にＣＭＯＳＦＥＴを形成する際
の、ＳＯＩ基板の製造方法について示すものである。
態３または４にかかるＳＯＩ基板の製造方法を用いて製
造されたＳＯＩ基板上にＣＭＯＳＦＥＴを形成する際
の、ＳＯＩ基板の製造方法について示すものである。
【００７７】図１７は、図７または図１２に示したＳＯ
Ｉ基板上に形成されたＣＭＯＳＦＥＴ１０７の断面を示
しており、素子分離領域１２により区分されたＭＯＳＦ
ＥＴと配線９ａ〜９ｄとが表示されている。ＭＯＳＦＥ
ＴはＮチャネル型およびＰチャネル型の２つが近接し
て、Ｎチャネル型はシリコンゲルマニウム単結晶層３が
除去された領域に、Ｐチャネル型はシリコンゲルマニウ
ム単結晶層３が残された領域に、それぞれ形成されてい
る。そしてＮチャネルＭＯＳＦＥＴ１０６は、シリコン
単結晶層４の内部に形成された拡散領域８ａ，８ｂとＭ
ＯＳゲート構造１０とから成り立っており、Ｐチャネル
ＭＯＳＦＥＴ１０３は、拡散領域８ｃ，８ｄとＭＯＳゲ
ート構造１０とから成り立っている。このうちＭＯＳゲ
ート構造１０は、ゲート電極１０ａ、ゲート絶縁膜１０
ｂおよびサイドウォール１０ｃを備え、さらにポリサイ
ド領域１０ｄおよびポリサイド領域形成時のマスク１０
ｅを備えている。また、拡散領域８ａ〜８ｄには配線９
ａ〜９ｄがそれぞれ接続されている。また、配線９ｂと
配線９ｃとは接続されている。
Ｉ基板上に形成されたＣＭＯＳＦＥＴ１０７の断面を示
しており、素子分離領域１２により区分されたＭＯＳＦ
ＥＴと配線９ａ〜９ｄとが表示されている。ＭＯＳＦＥ
ＴはＮチャネル型およびＰチャネル型の２つが近接し
て、Ｎチャネル型はシリコンゲルマニウム単結晶層３が
除去された領域に、Ｐチャネル型はシリコンゲルマニウ
ム単結晶層３が残された領域に、それぞれ形成されてい
る。そしてＮチャネルＭＯＳＦＥＴ１０６は、シリコン
単結晶層４の内部に形成された拡散領域８ａ，８ｂとＭ
ＯＳゲート構造１０とから成り立っており、Ｐチャネル
ＭＯＳＦＥＴ１０３は、拡散領域８ｃ，８ｄとＭＯＳゲ
ート構造１０とから成り立っている。このうちＭＯＳゲ
ート構造１０は、ゲート電極１０ａ、ゲート絶縁膜１０
ｂおよびサイドウォール１０ｃを備え、さらにポリサイ
ド領域１０ｄおよびポリサイド領域形成時のマスク１０
ｅを備えている。また、拡散領域８ａ〜８ｄには配線９
ａ〜９ｄがそれぞれ接続されている。また、配線９ｂと
配線９ｃとは接続されている。
【００７８】ＣＭＯＳＦＥＴ１０７の動作は実施の形態
６において述べたと同様である。
６において述べたと同様である。
【００７９】また、このようなＣＭＯＳＦＥＴ１０７は
実施の形態６において述べたと同様、従来の技術を用い
て形成される。すなわち、まず、実施の形態３または４
にかかるＳＯＩ基板の製造方法を用いて製造されたＳＯ
Ｉ基板を準備し、その表面に素子分離領域１２を形成す
る。そして、ＳＯＩ基板の表面にゲート絶縁膜１０ｂの
材料となる絶縁膜を形成して、さらにその上にゲート電
極１０ａの材料となる導電膜を形成する。その後、さら
に金属膜を形成して熱処理を加え、ポリサイド領域を形
成する。その後、パターニングを施したマスク層１０ｅ
を形成し、マスク層１０ｅの存在しない領域を除去し
て、ゲート電極１０ａ、ゲート絶縁膜１０ｂおよびポリ
サイド領域１０ｄを形成する。そしてイオン注入等によ
りＳＯＩ基板表面のシリコンゲルマニウム単結晶層３お
よびシリコン単結晶層４に拡散領域８ａ〜８ｄを形成
し、ＭＯＳゲート構造１０および拡散領域８ａ，８ｂの
表面を覆うように絶縁膜を形成した後、エッチバック等
を施してサイドウォール１０ｃを形成する。ここまでの
工程でＭＯＳＦＥＴの形成は完了するが、その後、ＳＯ
Ｉ基板の全面を覆うように層間絶縁膜（図示せず）を形
成し、層間絶縁膜にビアホールを形成して配線９ａ〜９
ｄを形成する。
実施の形態６において述べたと同様、従来の技術を用い
て形成される。すなわち、まず、実施の形態３または４
にかかるＳＯＩ基板の製造方法を用いて製造されたＳＯ
Ｉ基板を準備し、その表面に素子分離領域１２を形成す
る。そして、ＳＯＩ基板の表面にゲート絶縁膜１０ｂの
材料となる絶縁膜を形成して、さらにその上にゲート電
極１０ａの材料となる導電膜を形成する。その後、さら
に金属膜を形成して熱処理を加え、ポリサイド領域を形
成する。その後、パターニングを施したマスク層１０ｅ
を形成し、マスク層１０ｅの存在しない領域を除去し
て、ゲート電極１０ａ、ゲート絶縁膜１０ｂおよびポリ
サイド領域１０ｄを形成する。そしてイオン注入等によ
りＳＯＩ基板表面のシリコンゲルマニウム単結晶層３お
よびシリコン単結晶層４に拡散領域８ａ〜８ｄを形成
し、ＭＯＳゲート構造１０および拡散領域８ａ，８ｂの
表面を覆うように絶縁膜を形成した後、エッチバック等
を施してサイドウォール１０ｃを形成する。ここまでの
工程でＭＯＳＦＥＴの形成は完了するが、その後、ＳＯ
Ｉ基板の全面を覆うように層間絶縁膜（図示せず）を形
成し、層間絶縁膜にビアホールを形成して配線９ａ〜９
ｄを形成する。
【００８０】上記のＣＭＯＳＦＥＴにおいても、Ｐチャ
ネルＭＯＳＦＥＴ１０３をシリコンゲルマニウム単結晶
層３の表面に形成するので、キャリアのスピードが速い
ＰチャネルＭＯＳＦＥＴを得ることができる。
ネルＭＯＳＦＥＴ１０３をシリコンゲルマニウム単結晶
層３の表面に形成するので、キャリアのスピードが速い
ＰチャネルＭＯＳＦＥＴを得ることができる。
【００８１】また、電子の移動度についてはシリコンゲ
ルマニウム単結晶層３よりもシリコン単結晶層４の方が
高いので、ＮチャネルＭＯＳＦＥＴ１０６をシリコンゲ
ルマニウム単結晶層３の表面に形成するよりもシリコン
単結晶層４の表面に形成する方が、ＮチャネルＭＯＳＦ
ＥＴのキャリアのスピードを低下させることがない。
ルマニウム単結晶層３よりもシリコン単結晶層４の方が
高いので、ＮチャネルＭＯＳＦＥＴ１０６をシリコンゲ
ルマニウム単結晶層３の表面に形成するよりもシリコン
単結晶層４の表面に形成する方が、ＮチャネルＭＯＳＦ
ＥＴのキャリアのスピードを低下させることがない。
【００８２】本実施の形態にかかるＳＯＩ基板の製造方
法を用いれば、シリコンゲルマニウム単結晶層３の結晶
状態が良好なので、耐圧に優れたＣＭＯＳＦＥＴを製造
することができる。また、正孔の移動度がシリコンより
も高いのでＰチャネルＭＯＳＦＥＴの動作速度を高める
ことができる。また、ＮチャネルＭＯＳＦＥＴについて
はシリコン単結晶層４をチャネルとして用いるので、シ
リコンゲルマニウム単結晶層３をチャネルとして用いる
場合に比べ、ＮチャネルＭＯＳＦＥＴの動作速度が速
い。
法を用いれば、シリコンゲルマニウム単結晶層３の結晶
状態が良好なので、耐圧に優れたＣＭＯＳＦＥＴを製造
することができる。また、正孔の移動度がシリコンより
も高いのでＰチャネルＭＯＳＦＥＴの動作速度を高める
ことができる。また、ＮチャネルＭＯＳＦＥＴについて
はシリコン単結晶層４をチャネルとして用いるので、シ
リコンゲルマニウム単結晶層３をチャネルとして用いる
場合に比べ、ＮチャネルＭＯＳＦＥＴの動作速度が速
い。
【００８３】実施の形態９．本実施の形態は、実施の形
態３または４にかかるＳＯＩ基板の製造方法を用いて製
造されたＳＯＩ基板上に赤外線検出器とＮチャネルＭＯ
ＳＦＥＴを形成する際の、ＳＯＩ基板の製造方法につい
て示すものである。
態３または４にかかるＳＯＩ基板の製造方法を用いて製
造されたＳＯＩ基板上に赤外線検出器とＮチャネルＭＯ
ＳＦＥＴを形成する際の、ＳＯＩ基板の製造方法につい
て示すものである。
【００８４】図１８は、図７または図１２に示したＳＯ
Ｉ基板上に形成された赤外線検出器１０５およびＮチャ
ネルＭＯＳＦＥＴ１０６の断面を示しており、ＭＯＳゲ
ート構造１０と拡散領域４ａ，４ｂと赤外線検出部３ｅ
と配線９と素子分離領域１２により区分されたＮチャネ
ルＭＯＳＦＥＴ１０６とが表示されている。この構造
は、実施の形態７において説明した赤外線検出器１０５
と、実施の形態８において説明したＣＭＯＳＦＥＴ１０
７のうちのＮチャネルＭＯＳＦＥＴ１０６とを組み合わ
せたものである。
Ｉ基板上に形成された赤外線検出器１０５およびＮチャ
ネルＭＯＳＦＥＴ１０６の断面を示しており、ＭＯＳゲ
ート構造１０と拡散領域４ａ，４ｂと赤外線検出部３ｅ
と配線９と素子分離領域１２により区分されたＮチャネ
ルＭＯＳＦＥＴ１０６とが表示されている。この構造
は、実施の形態７において説明した赤外線検出器１０５
と、実施の形態８において説明したＣＭＯＳＦＥＴ１０
７のうちのＮチャネルＭＯＳＦＥＴ１０６とを組み合わ
せたものである。
【００８５】よって、赤外線検出器１０５およびＮチャ
ネルＭＯＳＦＥＴ１０６の動作については、実施の形態
７，８において説明したとおりである。
ネルＭＯＳＦＥＴ１０６の動作については、実施の形態
７，８において説明したとおりである。
【００８６】このような赤外線検出器１０５およびＮチ
ャネルＭＯＳＦＥＴ１０６は以下のようにして形成され
る。すなわち、まず、実施の形態１または２にかかるＳ
ＯＩ基板の製造方法を用いて製造されたＳＯＩ基板を準
備し、その表面に実施の形態３または４を用いて赤外線
検出部３ｅを形成する。そして従来の技術を用いて、素
子分離領域１２を形成し、ＳＯＩ基板の表面にゲート絶
縁膜１０ｂの材料となる絶縁膜を形成して、さらにその
上にゲート電極１０ａの材料となる導電膜を形成する。
その後、さらに金属膜を形成して熱処理を加え、ポリサ
イド領域を形成する。その後、パターニングを施したマ
スク層１０ｅを形成し、マスク層１０ｅの存在しない領
域を除去して、ゲート電極１０ａ、ゲート絶縁膜１０ｂ
およびポリサイド領域１０ｄを形成する。そしてイオン
注入等によりＳＯＩ基板表面のシリコン単結晶層４およ
び赤外線検出部３ｅの外周部直下のシリコン単結晶層４
に拡散領域４ａ，４ｂ，８ａ，８ｂを形成し、ＭＯＳゲ
ート構造１０および赤外線検出部３ｅの表面を覆うよう
に絶縁膜を形成した後、エッチバック等を施してサイド
ウォール１０ｃを形成する。その後、ＳＯＩ基板の全面
を覆うように層間絶縁膜（図示せず）を形成し、層間絶
縁膜にビアホールを形成して配線９，１３，９ａ，９ｂ
を形成する。
ャネルＭＯＳＦＥＴ１０６は以下のようにして形成され
る。すなわち、まず、実施の形態１または２にかかるＳ
ＯＩ基板の製造方法を用いて製造されたＳＯＩ基板を準
備し、その表面に実施の形態３または４を用いて赤外線
検出部３ｅを形成する。そして従来の技術を用いて、素
子分離領域１２を形成し、ＳＯＩ基板の表面にゲート絶
縁膜１０ｂの材料となる絶縁膜を形成して、さらにその
上にゲート電極１０ａの材料となる導電膜を形成する。
その後、さらに金属膜を形成して熱処理を加え、ポリサ
イド領域を形成する。その後、パターニングを施したマ
スク層１０ｅを形成し、マスク層１０ｅの存在しない領
域を除去して、ゲート電極１０ａ、ゲート絶縁膜１０ｂ
およびポリサイド領域１０ｄを形成する。そしてイオン
注入等によりＳＯＩ基板表面のシリコン単結晶層４およ
び赤外線検出部３ｅの外周部直下のシリコン単結晶層４
に拡散領域４ａ，４ｂ，８ａ，８ｂを形成し、ＭＯＳゲ
ート構造１０および赤外線検出部３ｅの表面を覆うよう
に絶縁膜を形成した後、エッチバック等を施してサイド
ウォール１０ｃを形成する。その後、ＳＯＩ基板の全面
を覆うように層間絶縁膜（図示せず）を形成し、層間絶
縁膜にビアホールを形成して配線９，１３，９ａ，９ｂ
を形成する。
【００８７】本実施の形態にかかるＳＯＩ基板の製造方
法を用いれば、シリコンゲルマニウム単結晶層３の結晶
状態が良好なので、検出感度のよい赤外線検出器を製造
することができる。また、ＮチャネルＭＯＳＦＥＴにつ
いてはシリコン単結晶層４をチャネルとして用いるの
で、シリコンゲルマニウム単結晶層３をチャネルとして
用いる場合に比べ、ＮチャネルＭＯＳＦＥＴの動作速度
が速い。
法を用いれば、シリコンゲルマニウム単結晶層３の結晶
状態が良好なので、検出感度のよい赤外線検出器を製造
することができる。また、ＮチャネルＭＯＳＦＥＴにつ
いてはシリコン単結晶層４をチャネルとして用いるの
で、シリコンゲルマニウム単結晶層３をチャネルとして
用いる場合に比べ、ＮチャネルＭＯＳＦＥＴの動作速度
が速い。
【００８８】実施の形態１０．本実施の形態は、実施の
形態３または４にかかるＳＯＩ基板の製造方法を用いて
製造されたＳＯＩ基板上にヘテロ接合バイポーラトラン
ジスタとＮチャネルＭＯＳＦＥＴを形成する際の、ＳＯ
Ｉ基板の製造方法について示すものである。
形態３または４にかかるＳＯＩ基板の製造方法を用いて
製造されたＳＯＩ基板上にヘテロ接合バイポーラトラン
ジスタとＮチャネルＭＯＳＦＥＴを形成する際の、ＳＯ
Ｉ基板の製造方法について示すものである。
【００８９】図１９は、図７または図１２に示したＳＯ
Ｉ基板上に形成されたヘテロ接合バイポーラトランジス
タ１０８およびＮチャネルＭＯＳＦＥＴ１０６の断面を
示しており、エミッタ層４ｅとベース層３ｆとコレクタ
層１４と配線９ａ〜９ｅと素子分離領域１２により区分
されたＮチャネルＭＯＳＦＥＴ１０６とが表示されてい
る。この構造は、ヘテロ接合バイポーラトランジスタ１
０８と、実施の形態８において説明したＣＭＯＳＦＥＴ
のうちのＮチャネルＭＯＳＦＥＴ１０６とを組み合わせ
たものである。よって、ＮチャネルＭＯＳＦＥＴ１０６
の動作については、実施の形態８において説明したとお
りである。
Ｉ基板上に形成されたヘテロ接合バイポーラトランジス
タ１０８およびＮチャネルＭＯＳＦＥＴ１０６の断面を
示しており、エミッタ層４ｅとベース層３ｆとコレクタ
層１４と配線９ａ〜９ｅと素子分離領域１２により区分
されたＮチャネルＭＯＳＦＥＴ１０６とが表示されてい
る。この構造は、ヘテロ接合バイポーラトランジスタ１
０８と、実施の形態８において説明したＣＭＯＳＦＥＴ
のうちのＮチャネルＭＯＳＦＥＴ１０６とを組み合わせ
たものである。よって、ＮチャネルＭＯＳＦＥＴ１０６
の動作については、実施の形態８において説明したとお
りである。
【００９０】また、ヘテロ接合バイポーラトランジスタ
１０８の動作は以下のようなものである。例えばＮＰＮ
型を例にとると、配線９ｃ（コレクタ層１４）と配線９
ｅ（エミッタ層４ｅ）との間に電位差が設けられておれ
ば、配線９ｄ（ベース層３ｆ）に電流が注入されること
によりコレクタ層１４内のキャリアがベース層３ｆを通
ってエミッタ層４ｅへと移動し、配線９ｄに注入された
電流の百倍程度の強度の電流が流れる。
１０８の動作は以下のようなものである。例えばＮＰＮ
型を例にとると、配線９ｃ（コレクタ層１４）と配線９
ｅ（エミッタ層４ｅ）との間に電位差が設けられておれ
ば、配線９ｄ（ベース層３ｆ）に電流が注入されること
によりコレクタ層１４内のキャリアがベース層３ｆを通
ってエミッタ層４ｅへと移動し、配線９ｄに注入された
電流の百倍程度の強度の電流が流れる。
【００９１】なお、ここではシリコン単結晶層４ｅをエ
ミッタ層とし、シリコン単結晶層１４をコレクタ層とし
たが、もちろん逆にシリコン単結晶層１４をエミッタ層
とし、シリコン単結晶層４ｅをコレクタ層としてもよ
い。
ミッタ層とし、シリコン単結晶層１４をコレクタ層とし
たが、もちろん逆にシリコン単結晶層１４をエミッタ層
とし、シリコン単結晶層４ｅをコレクタ層としてもよ
い。
【００９２】このようなヘテロ接合バイポーラトランジ
スタ１０８およびＮチャネルＭＯＳＦＥＴ１０６は以下
のようにして形成される。すなわち、まず、実施の形態
３または４にかかるＳＯＩ基板の製造方法を用いて製造
されたＳＯＩ基板を準備する（図２０）。そして従来の
技術を用いて、素子分離領域１２を形成し（図２１）、
ＳＯＩ基板の表面にゲート絶縁膜１０ｂの材料となる絶
縁膜を形成して、さらにその上にゲート電極１０ａの材
料となる導電膜を形成する。その後、さらに金属膜を形
成して熱処理を加え、ポリサイド領域を形成する。その
後、パターニングを施したマスク層１０ｅを形成し、マ
スク層１０ｅの存在しない領域を除去して、ゲート電極
１０ａ、ゲート絶縁膜１０ｂおよびポリサイド領域１０
ｄを形成する。そして、シリコンゲルマニウム単結晶層
３ｆの表面にはフォトレジスト等の保護膜を施して被覆
しつつ、イオン注入等によりＳＯＩ基板表面のシリコン
単結晶層４に拡散領域８ａ，８ｂを形成する。そして保
護膜を除去した後、ＭＯＳゲート構造１０およびシリコ
ンゲルマニウム単結晶層３ｆの表面を覆うように絶縁膜
を形成し、エッチバック等を施してサイドウォール１０
ｃを形成する（図２２）。
スタ１０８およびＮチャネルＭＯＳＦＥＴ１０６は以下
のようにして形成される。すなわち、まず、実施の形態
３または４にかかるＳＯＩ基板の製造方法を用いて製造
されたＳＯＩ基板を準備する（図２０）。そして従来の
技術を用いて、素子分離領域１２を形成し（図２１）、
ＳＯＩ基板の表面にゲート絶縁膜１０ｂの材料となる絶
縁膜を形成して、さらにその上にゲート電極１０ａの材
料となる導電膜を形成する。その後、さらに金属膜を形
成して熱処理を加え、ポリサイド領域を形成する。その
後、パターニングを施したマスク層１０ｅを形成し、マ
スク層１０ｅの存在しない領域を除去して、ゲート電極
１０ａ、ゲート絶縁膜１０ｂおよびポリサイド領域１０
ｄを形成する。そして、シリコンゲルマニウム単結晶層
３ｆの表面にはフォトレジスト等の保護膜を施して被覆
しつつ、イオン注入等によりＳＯＩ基板表面のシリコン
単結晶層４に拡散領域８ａ，８ｂを形成する。そして保
護膜を除去した後、ＭＯＳゲート構造１０およびシリコ
ンゲルマニウム単結晶層３ｆの表面を覆うように絶縁膜
を形成し、エッチバック等を施してサイドウォール１０
ｃを形成する（図２２）。
【００９３】次に、ＮチャネルＭＯＳＦＥＴ１０６の領
域をフォトレジスト等の保護膜で被覆しておき、シリコ
ンゲルマニウム単結晶層３ｆとその直下部のシリコン単
結晶層４に不純物イオンをイオン注入法により打ち込ん
でキャリアを注入する。このとき例えばＮＰＮ型に形成
する場合は、シリコン単結晶層４に高濃度のＮ型の不純
物イオンを注入し、その後、シリコンゲルマニウム単結
晶層３ｆに高濃度のＰ型の不純物イオンを注入する。な
お、ＰＮＰ型の場合は不純物イオンの特性を逆にすれば
よい。
域をフォトレジスト等の保護膜で被覆しておき、シリコ
ンゲルマニウム単結晶層３ｆとその直下部のシリコン単
結晶層４に不純物イオンをイオン注入法により打ち込ん
でキャリアを注入する。このとき例えばＮＰＮ型に形成
する場合は、シリコン単結晶層４に高濃度のＮ型の不純
物イオンを注入し、その後、シリコンゲルマニウム単結
晶層３ｆに高濃度のＰ型の不純物イオンを注入する。な
お、ＰＮＰ型の場合は不純物イオンの特性を逆にすれば
よい。
【００９４】そして、ＮチャネルＭＯＳＦＥＴ１０６上
の保護膜を除去した後、全面に層間絶縁膜１１を形成
し、シリコンゲルマニウム単結晶層３ｆの表面部分をフ
ォトリソグラフィ技術を用いて開口しておく。続いて、
シリコンゲルマニウム単結晶層３ｆの表面部分にシリコ
ン単結晶層１４をエピタキシャル成長させる。このと
き、シリコンゲルマニウム単結晶層３の結晶状態が良好
なので、界面準位の少ないヘテロ接合を形成することが
できる。
の保護膜を除去した後、全面に層間絶縁膜１１を形成
し、シリコンゲルマニウム単結晶層３ｆの表面部分をフ
ォトリソグラフィ技術を用いて開口しておく。続いて、
シリコンゲルマニウム単結晶層３ｆの表面部分にシリコ
ン単結晶層１４をエピタキシャル成長させる。このと
き、シリコンゲルマニウム単結晶層３の結晶状態が良好
なので、界面準位の少ないヘテロ接合を形成することが
できる。
【００９５】そして、シリコン単結晶層１４に不純物イ
オンをイオン注入法により打ち込んでキャリアを注入す
る（図２３）。例えばＮＰＮ型に形成する場合は、シリ
コン単結晶層１４に高濃度のＮ型の不純物イオンを注入
する。なお、ＰＮＰ型の場合は不純物イオンの特性を逆
にすればよい。
オンをイオン注入法により打ち込んでキャリアを注入す
る（図２３）。例えばＮＰＮ型に形成する場合は、シリ
コン単結晶層１４に高濃度のＮ型の不純物イオンを注入
する。なお、ＰＮＰ型の場合は不純物イオンの特性を逆
にすればよい。
【００９６】そして、シリコン単結晶層１４の一部をエ
ッチングにより除去し（図２４）、続いてシリコンゲル
マニウム単結晶層３ｆの一部もエッチングにより除去し
て、キャリア注入した拡散領域４ｅを露出させる（図２
５）。
ッチングにより除去し（図２４）、続いてシリコンゲル
マニウム単結晶層３ｆの一部もエッチングにより除去し
て、キャリア注入した拡散領域４ｅを露出させる（図２
５）。
【００９７】その後、全面に層間絶縁膜をさらに形成
し、平坦化処理を施した後、コンタクトホールを形成し
て配線材料を埋め込み、配線９ａ〜９ｅを形成する。
し、平坦化処理を施した後、コンタクトホールを形成し
て配線材料を埋め込み、配線９ａ〜９ｅを形成する。
【００９８】本実施の形態にかかるＳＯＩ基板の製造方
法を用いれば、シリコンゲルマニウム単結晶層３の結晶
状態が良好なので、耐圧に優れたヘテロ接合バイポーラ
トランジスタを製造することができる。また、シリコン
ゲルマニウム単結晶層３における正孔の移動度がシリコ
ンの場合よりも高いので、ＰＮＰ型のヘテロ接合バイポ
ーラトランジスタの動作速度を高めることができる。ま
た、ＮチャネルＭＯＳＦＥＴについてはシリコン単結晶
層４をチャネルとして用いるので、シリコンゲルマニウ
ム単結晶層３をチャネルとして用いる場合に比べ、Ｎチ
ャネルＭＯＳＦＥＴの動作速度が速い。
法を用いれば、シリコンゲルマニウム単結晶層３の結晶
状態が良好なので、耐圧に優れたヘテロ接合バイポーラ
トランジスタを製造することができる。また、シリコン
ゲルマニウム単結晶層３における正孔の移動度がシリコ
ンの場合よりも高いので、ＰＮＰ型のヘテロ接合バイポ
ーラトランジスタの動作速度を高めることができる。ま
た、ＮチャネルＭＯＳＦＥＴについてはシリコン単結晶
層４をチャネルとして用いるので、シリコンゲルマニウ
ム単結晶層３をチャネルとして用いる場合に比べ、Ｎチ
ャネルＭＯＳＦＥＴの動作速度が速い。
【００９９】
【発明の効果】この発明のうち請求項１にかかるＳＯＩ
基板の製造方法を用いれば、シリコンゲルマニウム単結
晶層は結晶状態の乱れが少なく、かつ、ボンドウェハを
構成するシリコン単結晶に対し選択性を有しているの
で、シリコン単結晶層に結晶欠陥を生じさせにくく、し
かもボンドウェハを確実に除去することができる。ま
た、シリコンゲルマニウム単結晶層をＳＯＩ基板上のデ
バイス形成層として用いることができる。
基板の製造方法を用いれば、シリコンゲルマニウム単結
晶層は結晶状態の乱れが少なく、かつ、ボンドウェハを
構成するシリコン単結晶に対し選択性を有しているの
で、シリコン単結晶層に結晶欠陥を生じさせにくく、し
かもボンドウェハを確実に除去することができる。ま
た、シリコンゲルマニウム単結晶層をＳＯＩ基板上のデ
バイス形成層として用いることができる。
【０１００】この発明のうち請求項２にかかるＳＯＩ基
板の製造方法を用いれば、シリコンゲルマニウム単結晶
層の膜厚を、デバイス形成層として適した厚さにするこ
とができる。また、シリコンゲルマニウム単結晶層を完
全に除去して、ベースウェハ上に埋め込み酸化シリコン
層とシリコン層とを備えるだけの通常のＳＯＩ基板を製
造することもできる。
板の製造方法を用いれば、シリコンゲルマニウム単結晶
層の膜厚を、デバイス形成層として適した厚さにするこ
とができる。また、シリコンゲルマニウム単結晶層を完
全に除去して、ベースウェハ上に埋め込み酸化シリコン
層とシリコン層とを備えるだけの通常のＳＯＩ基板を製
造することもできる。
【０１０１】この発明のうち請求項３にかかるＳＯＩ基
板の製造方法を用いれば、ボンドウェハの除去の仕上げ
の際にプラズマエッチングではなく化学機械的研磨法ま
たはウェットエッチングを用いるので、シリコンゲルマ
ニウム単結晶層に結晶欠陥を生じさせる可能性が少な
い。また、ウェットエッチングによってシリコンゲルマ
ニウム単結晶層を除去するので、シリコンゲルマニウム
単結晶層およびシリコン単結晶層に結晶欠陥を生じさせ
る可能性が少ない。
板の製造方法を用いれば、ボンドウェハの除去の仕上げ
の際にプラズマエッチングではなく化学機械的研磨法ま
たはウェットエッチングを用いるので、シリコンゲルマ
ニウム単結晶層に結晶欠陥を生じさせる可能性が少な
い。また、ウェットエッチングによってシリコンゲルマ
ニウム単結晶層を除去するので、シリコンゲルマニウム
単結晶層およびシリコン単結晶層に結晶欠陥を生じさせ
る可能性が少ない。
【０１０２】この発明のうち請求項４にかかるＳＯＩ基
板の製造方法を用いれば、シリコンゲルマニウム単結晶
層に対し、デバイス形成層として任意のパターニングを
施すことが可能である。
板の製造方法を用いれば、シリコンゲルマニウム単結晶
層に対し、デバイス形成層として任意のパターニングを
施すことが可能である。
【０１０３】この発明のうち請求項５にかかるＳＯＩ基
板の製造方法を用いれば、シリコンゲルマニウム単結晶
層に対しデバイス形成層として任意のパターニングを施
す際に、酸化させた部分のシリコンゲルマニウム単結晶
層をウェットエッチングを用いて除去し、プラズマエッ
チングを用いないので、シリコンゲルマニウム単結晶層
およびシリコン単結晶層に結晶欠陥を生じさせる可能性
が少ない。
板の製造方法を用いれば、シリコンゲルマニウム単結晶
層に対しデバイス形成層として任意のパターニングを施
す際に、酸化させた部分のシリコンゲルマニウム単結晶
層をウェットエッチングを用いて除去し、プラズマエッ
チングを用いないので、シリコンゲルマニウム単結晶層
およびシリコン単結晶層に結晶欠陥を生じさせる可能性
が少ない。
【０１０４】この発明のうち請求項６にかかるＳＯＩ基
板の製造方法を用いれば、シリコン窒化膜は後の第１１
工程で耐酸化膜として機能し、また、シリコン酸化膜は
シリコン窒化膜中の窒素がウェハ表面に侵入するのを防
ぐ。
板の製造方法を用いれば、シリコン窒化膜は後の第１１
工程で耐酸化膜として機能し、また、シリコン酸化膜は
シリコン窒化膜中の窒素がウェハ表面に侵入するのを防
ぐ。
【０１０５】この発明のうち請求項７にかかるＳＯＩ基
板の製造方法を用いれば、請求項４にかかるＳＯＩ基板
の製造方法の有する効果と同様の効果がある。
板の製造方法を用いれば、請求項４にかかるＳＯＩ基板
の製造方法の有する効果と同様の効果がある。
【０１０６】この発明のうち請求項８にかかるＳＯＩ基
板の製造方法を用いれば、請求項５にかかるＳＯＩ基板
の製造方法の有する効果と同様の効果がある。
板の製造方法を用いれば、請求項５にかかるＳＯＩ基板
の製造方法の有する効果と同様の効果がある。
【０１０７】この発明のうち請求項９にかかるＳＯＩ基
板の製造方法を用いれば、請求項６にかかるＳＯＩ基板
の製造方法の有する効果と同様の効果がある。
板の製造方法を用いれば、請求項６にかかるＳＯＩ基板
の製造方法の有する効果と同様の効果がある。
【０１０８】この発明のうち請求項１０にかかるＳＯＩ
基板の製造方法を用いれば、シリコンゲルマニウム単結
晶層の結晶状態が良好なので、耐圧に優れたデバイスを
製造することができる。また、シリコンゲルマニウム単
結晶層における正孔の移動度がシリコンの場合よりも高
いのでデバイスの動作速度を高めることができる。
基板の製造方法を用いれば、シリコンゲルマニウム単結
晶層の結晶状態が良好なので、耐圧に優れたデバイスを
製造することができる。また、シリコンゲルマニウム単
結晶層における正孔の移動度がシリコンの場合よりも高
いのでデバイスの動作速度を高めることができる。
【０１０９】この発明のうち請求項１１にかかるＳＯＩ
基板の製造方法を用いれば、シリコンゲルマニウム単結
晶層の結晶状態が良好なので、耐圧に優れたＭＯＳＦＥ
Ｔを製造することができる。また、正孔の移動度がシリ
コンよりも高いのでＰチャネルＭＯＳＦＥＴの動作速度
を高めることができる。
基板の製造方法を用いれば、シリコンゲルマニウム単結
晶層の結晶状態が良好なので、耐圧に優れたＭＯＳＦＥ
Ｔを製造することができる。また、正孔の移動度がシリ
コンよりも高いのでＰチャネルＭＯＳＦＥＴの動作速度
を高めることができる。
【０１１０】この発明のうち請求項１２にかかるＳＯＩ
基板の製造方法を用いれば、シリコン単結晶層をチャネ
ルとして用いるので、シリコンゲルマニウム単結晶層を
チャネルとして用いる場合に比べ、ＮチャネルＭＯＳＦ
ＥＴの動作速度が高い。
基板の製造方法を用いれば、シリコン単結晶層をチャネ
ルとして用いるので、シリコンゲルマニウム単結晶層を
チャネルとして用いる場合に比べ、ＮチャネルＭＯＳＦ
ＥＴの動作速度が高い。
【０１１１】この発明のうち請求項１３にかかるＳＯＩ
基板の製造方法を用いれば、シリコンゲルマニウム単結
晶層の結晶状態が良好なので、検出感度のよい赤外線検
出器を製造することができる。
基板の製造方法を用いれば、シリコンゲルマニウム単結
晶層の結晶状態が良好なので、検出感度のよい赤外線検
出器を製造することができる。
【０１１２】この発明のうち請求項１４にかかるＳＯＩ
基板の製造方法を用いれば、シリコンゲルマニウム単結
晶層の結晶状態が良好なので、界面準位の少ないヘテロ
接合を形成することができる。
基板の製造方法を用いれば、シリコンゲルマニウム単結
晶層の結晶状態が良好なので、界面準位の少ないヘテロ
接合を形成することができる。
【０１１３】この発明のうち請求項１５にかかるＳＯＩ
基板の製造方法を用いれば、シリコンゲルマニウム単結
晶層の結晶状態が良好なので、耐圧に優れたヘテロ接合
バイポーラトランジスタを製造することができる。ま
た、シリコンゲルマニウム単結晶層における正孔の移動
度がシリコンの場合よりも高いので、ＰＮＰ型のヘテロ
接合バイポーラトランジスタの動作速度を高めることが
できる。
基板の製造方法を用いれば、シリコンゲルマニウム単結
晶層の結晶状態が良好なので、耐圧に優れたヘテロ接合
バイポーラトランジスタを製造することができる。ま
た、シリコンゲルマニウム単結晶層における正孔の移動
度がシリコンの場合よりも高いので、ＰＮＰ型のヘテロ
接合バイポーラトランジスタの動作速度を高めることが
できる。
【図１】 実施の形態１にかかるＳＯＩ基板の製造方法
により製造されたＳＯＩ基板を示す断面図である。
により製造されたＳＯＩ基板を示す断面図である。
【図２】 実施の形態１にかかるＳＯＩ基板の製造方法
の工程を示す断面図である。
の工程を示す断面図である。
【図３】 実施の形態２にかかるＳＯＩ基板の製造方法
の工程を示す断面図である。
の工程を示す断面図である。
【図４】 実施の形態３にかかるＳＯＩ基板の製造方法
の各段階を示す断面図である。
の各段階を示す断面図である。
【図５】 実施の形態３にかかるＳＯＩ基板の製造方法
の各段階を示す断面図である。
の各段階を示す断面図である。
【図６】 実施の形態３にかかるＳＯＩ基板の製造方法
の各段階を示す断面図である。
の各段階を示す断面図である。
【図７】 実施の形態３にかかるＳＯＩ基板の製造方法
の各段階を示す断面図である。
の各段階を示す断面図である。
【図８】 実施の形態４にかかるＳＯＩ基板の製造方法
の各段階を示す断面図である。
の各段階を示す断面図である。
【図９】 実施の形態４にかかるＳＯＩ基板の製造方法
の各段階を示す断面図である。
の各段階を示す断面図である。
【図１０】 実施の形態４にかかるＳＯＩ基板の製造方
法の各段階を示す断面図である。
法の各段階を示す断面図である。
【図１１】 実施の形態４にかかるＳＯＩ基板の製造方
法の各段階を示す断面図である。
法の各段階を示す断面図である。
【図１２】 実施の形態４にかかるＳＯＩ基板の製造方
法の各段階を示す断面図である。
法の各段階を示す断面図である。
【図１３】 実施の形態５にかかるＳＯＩ基板の製造方
法により形成されたＤＲＡＭ素子のメモリセル部を示す
断面図である。
法により形成されたＤＲＡＭ素子のメモリセル部を示す
断面図である。
【図１４】 実施の形態６にかかるＳＯＩ基板の製造方
法により形成されたＣＭＯＳＦＥＴを示す断面図であ
る。
法により形成されたＣＭＯＳＦＥＴを示す断面図であ
る。
【図１５】 実施の形態７にかかるＳＯＩ基板の製造方
法により形成された赤外線検出器を示す断面図である。
法により形成された赤外線検出器を示す断面図である。
【図１６】 実施の形態７にかかるＳＯＩ基板の製造方
法により形成された赤外線検出器の上面図である。
法により形成された赤外線検出器の上面図である。
【図１７】 実施の形態８にかかるＳＯＩ基板の製造方
法により形成されたＣＭＯＳＦＥＴを示す断面図であ
る。
法により形成されたＣＭＯＳＦＥＴを示す断面図であ
る。
【図１８】 実施の形態９にかかるＳＯＩ基板の製造方
法により形成された赤外線検出器およびＮチャネルＭＯ
ＳＦＥＴを示す断面図である。
法により形成された赤外線検出器およびＮチャネルＭＯ
ＳＦＥＴを示す断面図である。
【図１９】 実施の形態１０にかかるＳＯＩ基板の製造
方法により形成されたヘテロ接合バイポーラトランジス
タおよびＮチャネルＭＯＳＦＥＴを示す断面図である。
方法により形成されたヘテロ接合バイポーラトランジス
タおよびＮチャネルＭＯＳＦＥＴを示す断面図である。
【図２０】 実施の形態１０にかかるＳＯＩ基板の製造
方法の各段階を示す断面図である。
方法の各段階を示す断面図である。
【図２１】 実施の形態１０にかかるＳＯＩ基板の製造
方法の各段階を示す断面図である。
方法の各段階を示す断面図である。
【図２２】 実施の形態１０にかかるＳＯＩ基板の製造
方法の各段階を示す断面図である。
方法の各段階を示す断面図である。
【図２３】 実施の形態１０にかかるＳＯＩ基板の製造
方法の各段階を示す断面図である。
方法の各段階を示す断面図である。
【図２４】 実施の形態１０にかかるＳＯＩ基板の製造
方法の各段階を示す断面図である。
方法の各段階を示す断面図である。
【図２５】 実施の形態１０にかかるＳＯＩ基板の製造
方法の各段階を示す断面図である。
方法の各段階を示す断面図である。
【図２６】 従来のＳＯＩ基板の製造方法の工程を示す
断面図である。
断面図である。
１ ボンドウェハ、２ ベースウェハ、３ シリコンゲ
ルマニウム単結晶層、３ａ 酸化シリコンゲルマニウム
単結晶層、４ シリコン単結晶層、５ 酸化シリコン
層、６，７ｂ フォトレジスト、７ａ 積層構造、１４
シリコン単結晶層、１０１ ＭＯＳＦＥＴ、１０２，
１０６ ＮチャネルＭＯＳＦＥＴ、１０３ＰチャネルＭ
ＯＳＦＥＴ、１０５ 赤外線検出器、１０８ ヘテロ接
合バイポーラトランジスタ。
ルマニウム単結晶層、３ａ 酸化シリコンゲルマニウム
単結晶層、４ シリコン単結晶層、５ 酸化シリコン
層、６，７ｂ フォトレジスト、７ａ 積層構造、１４
シリコン単結晶層、１０１ ＭＯＳＦＥＴ、１０２，
１０６ ＮチャネルＭＯＳＦＥＴ、１０３ＰチャネルＭ
ＯＳＦＥＴ、１０５ 赤外線検出器、１０８ ヘテロ接
合バイポーラトランジスタ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/14 Ｈ０１Ｌ 27/14 Ｋ 29/786 29/78 ６１３Ａ 21/336 ６１３Ｂ ６１８Ｅ ６２７Ｄ (72)発明者 中西 淳治 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 4M118 AA01 AA05 BA10 BA14 CA01 CB01 EA06 GA10 5F032 AA06 CA05 CA17 CA18 CA20 CA23 DA12 DA23 DA24 DA28 DA33 DA34 DA53 DA71 DA74 5F048 AA01 AA04 AA05 AA07 AA08 AB01 AB04 AC04 AC05 AC07 AC10 BA09 BA16 BA19 BB05 BB08 BB12 BC03 BG14 5F083 AD02 AD42 GA01 GA24 GA27 HA02 HA07 HA10 JA32 JA35 JA53 NA01 PR00 PR03 PR05 PR06 PR25 PR33 PR36 PR40 5F110 AA01 AA04 AA06 AA09 AA11 BB04 BB06 BB10 CC02 DD05 DD13 DD24 EE05 EE09 EE14 EE32 GG01 GG02 GG04 GG12 GG19 GG35 GG42 GG52 HJ13 HM12 NN02 NN62 NN71 NN72 NN77 NN78 QQ04 QQ05 QQ17
Claims (15)
- 【請求項１】 シリコン単結晶からなるボンドウェハの
主表面にシリコンゲルマニウム単結晶層を形成する第１
工程と、 前記シリコンゲルマニウム単結晶層の表面にシリコン単
結晶層を形成する第２工程と、 前記シリコン単結晶層の表面を酸化させる第３工程と、 酸化させた前記シリコン単結晶層の前記表面にシリコン
単結晶からなるベースウェハを貼り合わせる第４工程
と、 前記ボンドウェハと前記ベースウェハとを加熱して、両
者の密着度を強化する第５工程と、 前記ボンドウェハを除去する第６工程とを備えるＳＯＩ
基板の製造方法。 - 【請求項２】 前記第６工程に続いて、前記シリコンゲ
ルマニウム単結晶層の膜厚を所定の膜厚になるまで減少
させる第７工程をさらに備える請求項１記載のＳＯＩ基
板の製造方法。 - 【請求項３】 前記第６工程において、前記ボンドウェ
ハのうち前記シリコンゲルマニウム単結晶層と接した部
分を化学機械的研磨法またはウェットエッチングにより
除去し、 前記第７工程において前記シリコンゲルマニウム単結晶
層をウェットエッチングにより除去する、請求項２記載
のＳＯＩ基板の製造方法。 - 【請求項４】 請求項１乃至３のいずれかに記載のＳＯ
Ｉ基板の製造方法によって製造されたＳＯＩ基板の表面
に、マスク層を形成する第８工程と、 フォトリソグラフィ技術を用いて前記マスク層をパター
ニングする第９工程と、 パターニングされた前記マスク層をマスクとして用いて
前記マスク層に覆われていない部分の前記シリコンゲル
マニウム単結晶層を除去する第１０工程とを備えるＳＯ
Ｉ基板の製造方法。 - 【請求項５】 前記第９工程の後、前記第１０工程に先
だって、前記マスク層に覆われていない部分の前記シリ
コンゲルマニウム単結晶層を酸化させる第１１工程をさ
らに備え、 前記第１０工程において酸化させた前記シリコンゲルマ
ニウム単結晶層をウェットエッチングにより除去する、
請求項４記載のＳＯＩ基板の製造方法。 - 【請求項６】 前記マスク層は酸化シリコン膜の上面に
窒化シリコン膜を形成した積層構造であり、 前記第９工程において、前記積層構造の表面にフォトレ
ジストを形成し、前記フォトレジストをフォトリソグラ
フィ技術を用いてパターニングし、前記フォトレジスト
をマスクとして用いて前記フォトレジストに覆われてい
ない部分の前記積層構造を除去することにより前記マス
ク層をパターニングする、請求項５記載のＳＯＩ基板の
製造方法。 - 【請求項７】 シリコン単結晶からなるベースウェハ
と、前記ベースウェハの表面に形成された酸化シリコン
膜と、前記酸化シリコン膜の表面に形成されたシリコン
単結晶層と、前記シリコン単結晶層の表面に形成された
シリコンゲルマニウム単結晶層とを備えるＳＯＩ基板の
表面に、マスク層を形成する第１工程と、 フォトリソグラフィ技術を用いて前記マスク層をパター
ニングする第２工程と、 パターニングされた前記マスク層をマスクとして用いて
前記マスク層に覆われていない部分の前記シリコンゲル
マニウム単結晶層を除去する第３工程とを備えるＳＯＩ
基板の製造方法。 - 【請求項８】 前記第２工程の後、前記第３工程に先だ
って、前記マスク層に覆われていない部分の前記シリコ
ンゲルマニウム単結晶層を酸化させる第４工程をさらに
備え、 前記第３工程において酸化させた前記シリコンゲルマニ
ウム単結晶層をウェットエッチングにより除去する、 請求項７記載のＳＯＩ基板の製造方法。 - 【請求項９】 前記マスク層は酸化シリコン膜の上面に
窒化シリコン膜を形成した積層構造であり、 前記第２工程において、前記積層構造の表面にフォトレ
ジストを形成し、前記フォトレジストをフォトリソグラ
フィ技術を用いてパターニングし、前記フォトレジスト
をマスクとして用いて前記フォトレジストに覆われてい
ない部分の前記積層構造を除去することにより前記マス
ク層をパターニングする、請求項８記載のＳＯＩ基板の
製造方法。 - 【請求項１０】 請求項４乃至９のいずれかに記載のＳ
ＯＩ基板の製造方法によって製造されたＳＯＩ基板のう
ち前記シリコンゲルマニウム単結晶層をデバイス形成層
として用いる、ＳＯＩ基板の製造方法。 - 【請求項１１】 前記デバイス形成層はＭＯＳＦＥＴの
チャネルおよびソース／ドレイン領域として用いられ
る、請求項１０記載のＳＯＩ基板の製造方法。 - 【請求項１２】 前記ＭＯＳＦＥＴのうちＮチャネルＭ
ＯＳＦＥＴについては、前記シリコンゲルマニウム単結
晶層が除去されることにより露出した前記シリコン単結
晶層をチャネルおよびソース／ドレイン領域として用い
る、請求項１１記載のＳＯＩ基板の製造方法。 - 【請求項１３】 前記デバイス形成層は赤外線検出器の
赤外線検出部である、請求項１０記載のＳＯＩ基板の製
造方法。 - 【請求項１４】 前記シリコンゲルマニウム単結晶層の
上面にさらにシリコン単結晶層を形成する、請求項１０
記載のＳＯＩ基板の製造方法。 - 【請求項１５】 前記デバイス形成層はヘテロ接合バイ
ポーラトランジスタのベース層であり、前記シリコンゲ
ルマニウム単結晶層の上面に形成された前記シリコン単
結晶層および前記シリコンゲルマニウム単結晶層の下面
に存在する前記シリコン単結晶層はそれぞれ前記ヘテロ
接合バイポーラトランジスタのコレクタ層またはエミッ
タ層である、請求項１４記載のＳＯＩ基板の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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