JPH09307109A - Ｍｏｓ型半導体装置の製造方法 - Google Patents
Ｍｏｓ型半導体装置の製造方法Info
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- JPH09307109A JPH09307109A JP14663196A JP14663196A JPH09307109A JP H09307109 A JPH09307109 A JP H09307109A JP 14663196 A JP14663196 A JP 14663196A JP 14663196 A JP14663196 A JP 14663196A JP H09307109 A JPH09307109 A JP H09307109A
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- semiconductor device
- gate electrode
- type semiconductor
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Abstract
(57)【要約】
【課題】 性能及び信頼性の両方が高いＭＯＳ型半導体
装置を高い歩留りで製造する。 【解決手段】 ゲート電極である多結晶Ｓｉ膜１６の側
面部とＳｉ基板１１との界面部に斜めイオン注入で酸素
１７を導入した後、高速熱処理を行って、ゲート酸化膜
であるＳｉＯ2 膜１５の膜厚を上述の界面部でのみ厚く
する。このため、電流駆動能力の低下を抑制しつつ、ド
レインである拡散層２１と多結晶Ｓｉ膜１６との重畳部
における電界集中を緩和してリーク電流を制御性よく抑
制することができ、不純物の拡散による短チャネル効果
を抑制することもできる。
装置を高い歩留りで製造する。 【解決手段】 ゲート電極である多結晶Ｓｉ膜１６の側
面部とＳｉ基板１１との界面部に斜めイオン注入で酸素
１７を導入した後、高速熱処理を行って、ゲート酸化膜
であるＳｉＯ2 膜１５の膜厚を上述の界面部でのみ厚く
する。このため、電流駆動能力の低下を抑制しつつ、ド
レインである拡散層２１と多結晶Ｓｉ膜１６との重畳部
における電界集中を緩和してリーク電流を制御性よく抑
制することができ、不純物の拡散による短チャネル効果
を抑制することもできる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板上にゲ
ート酸化膜を介してゲート電極が設けられているＭＯＳ
型半導体装置の製造方法に関するものである。
ート酸化膜を介してゲート電極が設けられているＭＯＳ
型半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】ＭＯＳ型半導体装置におけるリーク電流
は、ドレインのＰＮ接合における逆バイアスによる逆方
向リーク電流と、ゲート電極とドレインとの重畳部に電
界が集中するためにこの重畳部に高電界による薄い空乏
層が形成されて価電子帯から伝導帯へ電子がトンネリン
グすることによる所謂ＧＩＤＬ（Gate Induced Drain L
eak Current ）とに大別される。
は、ドレインのＰＮ接合における逆バイアスによる逆方
向リーク電流と、ゲート電極とドレインとの重畳部に電
界が集中するためにこの重畳部に高電界による薄い空乏
層が形成されて価電子帯から伝導帯へ電子がトンネリン
グすることによる所謂ＧＩＤＬ（Gate Induced Drain L
eak Current ）とに大別される。
【０００３】このうちのＧＩＤＬは、ＭＯＳ型半導体装
置の微細化が進み、短チャネル効果を抑制するためにゲ
ート酸化膜が薄膜化されてゲート電界が強まるに連れ
て、顕著になってきている。また、短チャネル効果を抑
制するための低電圧化に伴う電流駆動能力の低下を防止
するためにＬＤＤ領域の不純物濃度が高められるに連れ
ても、顕著になってきている。
置の微細化が進み、短チャネル効果を抑制するためにゲ
ート酸化膜が薄膜化されてゲート電界が強まるに連れ
て、顕著になってきている。また、短チャネル効果を抑
制するための低電圧化に伴う電流駆動能力の低下を防止
するためにＬＤＤ領域の不純物濃度が高められるに連れ
ても、顕著になってきている。
【０００４】このＧＩＤＬを防止するために、多結晶Ｓ
ｉ膜から成るゲート電極をパターニングした後で且つＬ
ＤＤ領域を形成するための不純物をイオン注入する前ま
たは後に軽く熱酸化を行ってゲート電極の側面部と半導
体基板との界面部におけるゲート酸化膜の膜厚を厚くす
る方法や、ＬＤＤ領域の不純物濃度を適度に低くして電
界の集中を緩和する方法等が試みられてきた。
ｉ膜から成るゲート電極をパターニングした後で且つＬ
ＤＤ領域を形成するための不純物をイオン注入する前ま
たは後に軽く熱酸化を行ってゲート電極の側面部と半導
体基板との界面部におけるゲート酸化膜の膜厚を厚くす
る方法や、ＬＤＤ領域の不純物濃度を適度に低くして電
界の集中を緩和する方法等が試みられてきた。
【０００５】
【発明が解決しようとする課題】しかし、熱酸化ではゲ
ート電極の側面部と半導体基板との界面部におけるゲー
ト酸化膜の膜厚を制御性よく厚くすることが困難であ
り、ＧＩＤＬが抑制されて信頼性の高いＭＯＳ型半導体
装置を高い歩留りで製造することが困難であった。しか
も、熱酸化を行うと製造時の熱負荷が多く、不純物の拡
散による短チャネル効果を抑制することが困難で、この
ことによっても信頼性の高いＭＯＳ型半導体装置を製造
することが困難であった。
ート電極の側面部と半導体基板との界面部におけるゲー
ト酸化膜の膜厚を制御性よく厚くすることが困難であ
り、ＧＩＤＬが抑制されて信頼性の高いＭＯＳ型半導体
装置を高い歩留りで製造することが困難であった。しか
も、熱酸化を行うと製造時の熱負荷が多く、不純物の拡
散による短チャネル効果を抑制することが困難で、この
ことによっても信頼性の高いＭＯＳ型半導体装置を製造
することが困難であった。
【０００６】また、ＬＤＤ領域の不純物濃度を低くする
と、ソース・ドレイン間の直列抵抗が高くなって電流駆
動能力が低下するので、この方法では、性能の高いＭＯ
Ｓ型半導体装置を製造することが困難であった。
と、ソース・ドレイン間の直列抵抗が高くなって電流駆
動能力が低下するので、この方法では、性能の高いＭＯ
Ｓ型半導体装置を製造することが困難であった。
【０００７】
【課題を解決するための手段】請求項１のＭＯＳ型半導
体装置の製造方法は、ゲート電極の側面部と半導体基板
との界面部に斜めイオン注入によって酸素を導入する工
程と、前記酸素を導入した後に高速熱処理を行って前記
界面部におけるゲート酸化膜の膜厚を厚くする工程とを
具備することを特徴としている。
体装置の製造方法は、ゲート電極の側面部と半導体基板
との界面部に斜めイオン注入によって酸素を導入する工
程と、前記酸素を導入した後に高速熱処理を行って前記
界面部におけるゲート酸化膜の膜厚を厚くする工程とを
具備することを特徴としている。
【０００８】請求項２のＭＯＳ型半導体装置の製造方法
は、請求項１のＭＯＳ型半導体装置の製造方法におい
て、前記ゲート電極の側面が露出している状態で前記斜
めイオン注入を行うことを特徴としている。
は、請求項１のＭＯＳ型半導体装置の製造方法におい
て、前記ゲート電極の側面が露出している状態で前記斜
めイオン注入を行うことを特徴としている。
【０００９】請求項３のＭＯＳ型半導体装置の製造方法
は、請求項１のＭＯＳ型半導体装置の製造方法におい
て、前記ゲート電極の側面に側壁絶縁膜を形成した後に
前記斜めイオン注入を行うことを特徴としている。
は、請求項１のＭＯＳ型半導体装置の製造方法におい
て、前記ゲート電極の側面に側壁絶縁膜を形成した後に
前記斜めイオン注入を行うことを特徴としている。
【００１０】本発明によるＭＯＳ型半導体装置の製造方
法では、チャネル領域上のゲート酸化膜の膜厚を厚くす
ることなく、ゲート電極とソース・ドレインとの重畳部
におけるゲート酸化膜の膜厚のみを厚くしているので、
電流駆動能力の低下を抑制しつつ、ゲート電極とドレイ
ンとの重畳部における電界集中を緩和してリーク電流を
抑制することができる。
法では、チャネル領域上のゲート酸化膜の膜厚を厚くす
ることなく、ゲート電極とソース・ドレインとの重畳部
におけるゲート酸化膜の膜厚のみを厚くしているので、
電流駆動能力の低下を抑制しつつ、ゲート電極とドレイ
ンとの重畳部における電界集中を緩和してリーク電流を
抑制することができる。
【００１１】しかも、ゲート電極とソース・ドレインと
の重畳部におけるゲート酸化膜の膜厚を厚くするための
酸素を斜めイオン注入によって導入しているので、酸素
の導入位置及び導入量を制御し易く、ゲート酸化膜の膜
厚を厚くする位置及びその膜厚を制御し易くて、リーク
電流の抑制を制御性よく行うことができる。
の重畳部におけるゲート酸化膜の膜厚を厚くするための
酸素を斜めイオン注入によって導入しているので、酸素
の導入位置及び導入量を制御し易く、ゲート酸化膜の膜
厚を厚くする位置及びその膜厚を制御し易くて、リーク
電流の抑制を制御性よく行うことができる。
【００１２】更に、ゲート電極とソース・ドレインとの
重畳部におけるゲート酸化膜の膜厚を厚くすることを、
酸素の斜めイオン注入とその後の高速熱処理とによって
行っているので、製造時の熱負荷が少なくて、不純物の
拡散による短チャネル効果を抑制することができる。
重畳部におけるゲート酸化膜の膜厚を厚くすることを、
酸素の斜めイオン注入とその後の高速熱処理とによって
行っているので、製造時の熱負荷が少なくて、不純物の
拡散による短チャネル効果を抑制することができる。
【００１３】
【発明の実施の形態】以下、本発明の第１及び第２実施
形態を、図１、２を参照しながら説明する。図１が、第
１実施形態を示している。この第１実施形態では、図１
（ａ）に示す様に、Ｓｉ基板１１の表面を薄く酸化して
パッド用のＳｉＯ2 膜１２を形成し、このＳｉＯ2 膜１
２上にＳｉＮ膜（図示せず）をＣＶＤ法で堆積させる。
形態を、図１、２を参照しながら説明する。図１が、第
１実施形態を示している。この第１実施形態では、図１
（ａ）に示す様に、Ｓｉ基板１１の表面を薄く酸化して
パッド用のＳｉＯ2 膜１２を形成し、このＳｉＯ2 膜１
２上にＳｉＮ膜（図示せず）をＣＶＤ法で堆積させる。
【００１４】その後、ＳｉＮ膜上でレジストを素子活性
領域のパターンに加工し、このレジストをマスクにして
ＳｉＮ膜をエッチングする。そして、レジストを除去し
た後、ＳｉＮ膜を酸化防止膜にしてＳｉ基板１１の表面
を選択的に酸化して、素子分離用のＳｉＯ2 膜１３を形
成する。
領域のパターンに加工し、このレジストをマスクにして
ＳｉＮ膜をエッチングする。そして、レジストを除去し
た後、ＳｉＮ膜を酸化防止膜にしてＳｉ基板１１の表面
を選択的に酸化して、素子分離用のＳｉＯ2 膜１３を形
成する。
【００１５】その後、ウェルを形成したり、チャネルス
トッパを形成したり、ソース・ドレイン間のパンチスル
ーを防止するための埋め込み層を形成したり、閾値電圧
を調整したりするために、必要に応じて、不純物１４を
イオン注入する。
トッパを形成したり、ソース・ドレイン間のパンチスル
ーを防止するための埋め込み層を形成したり、閾値電圧
を調整したりするために、必要に応じて、不純物１４を
イオン注入する。
【００１６】次に、図１（ｂ）に示す様に、ＳｉＯ2 膜
１２をエッチングで除去した後に熱酸化を行って、膜厚
が８ｎｍ程度の清浄なゲート酸化膜としてのＳｉＯ2 膜
１５を素子活性領域の表面に再び形成する。そして、リ
ンを含む多結晶Ｓｉ膜１６を堆積させ、この多結晶Ｓｉ
膜１６をゲート電極のパターンに加工する。
１２をエッチングで除去した後に熱酸化を行って、膜厚
が８ｎｍ程度の清浄なゲート酸化膜としてのＳｉＯ2 膜
１５を素子活性領域の表面に再び形成する。そして、リ
ンを含む多結晶Ｓｉ膜１６を堆積させ、この多結晶Ｓｉ
膜１６をゲート電極のパターンに加工する。
【００１７】その後、３０°の角度、５０ｋｅＶの加速
エネルギー及び１×１０16ｃｍ-2のドーズ量で酸素１７
を斜めイオン注入し、更に、高速熱処理を行って、多結
晶Ｓｉ膜１６の側面部とＳｉ基板１１との界面部におけ
るＳｉＯ2 膜１５の膜厚を厚くする。
エネルギー及び１×１０16ｃｍ-2のドーズ量で酸素１７
を斜めイオン注入し、更に、高速熱処理を行って、多結
晶Ｓｉ膜１６の側面部とＳｉ基板１１との界面部におけ
るＳｉＯ2 膜１５の膜厚を厚くする。
【００１８】次に、図１（ｃ）に示す様に、多結晶Ｓｉ
膜１６及びＳｉＯ2 膜１３をマスクにして不純物をイオ
ン注入して、ＬＤＤ領域としての拡散層２１を形成す
る。そして、ＳｉＯ2 膜２２等から成る側壁絶縁膜を多
結晶Ｓｉ膜１６の側面に形成した後、多結晶Ｓｉ膜１６
及びＳｉＯ2 膜１３、２２をマスクにして不純物２３を
イオン注入して、ソース・ドレインとしての拡散層２４
を形成する。
膜１６及びＳｉＯ2 膜１３をマスクにして不純物をイオ
ン注入して、ＬＤＤ領域としての拡散層２１を形成す
る。そして、ＳｉＯ2 膜２２等から成る側壁絶縁膜を多
結晶Ｓｉ膜１６の側面に形成した後、多結晶Ｓｉ膜１６
及びＳｉＯ2 膜１３、２２をマスクにして不純物２３を
イオン注入して、ソース・ドレインとしての拡散層２４
を形成する。
【００１９】その後、高速熱処理を行って、拡散層２
１、２４中の不純物を活性化させる。なお、酸素１７を
斜めイオン注入した後の高速熱処理を行わず、拡散層２
１、２４中の不純物を活性化させるための高速熱処理に
よって、同時に、多結晶Ｓｉ膜１６の側面部とＳｉ基板
１１との界面部におけるＳｉＯ2 膜１５の膜厚を厚くし
てもよい。
１、２４中の不純物を活性化させる。なお、酸素１７を
斜めイオン注入した後の高速熱処理を行わず、拡散層２
１、２４中の不純物を活性化させるための高速熱処理に
よって、同時に、多結晶Ｓｉ膜１６の側面部とＳｉ基板
１１との界面部におけるＳｉＯ2 膜１５の膜厚を厚くし
てもよい。
【００２０】次に、図１（ｄ）に示す様に、層間絶縁膜
２５を堆積させ、コンタクト孔２６を層間絶縁膜２５に
開孔し、堆積させた金属膜をパターニングして金属配線
２７を形成する。そして、層間絶縁膜２５の堆積とコン
タクト孔２６の開孔と金属配線２７の形成とを必要な回
数だけ繰り返した後、パッシベーション膜２８を形成
し、外部配線を接続するための開口（図示せず）をパッ
シベーション膜２８に形成して、このＭＯＳトランジス
タを完成させる。
２５を堆積させ、コンタクト孔２６を層間絶縁膜２５に
開孔し、堆積させた金属膜をパターニングして金属配線
２７を形成する。そして、層間絶縁膜２５の堆積とコン
タクト孔２６の開孔と金属配線２７の形成とを必要な回
数だけ繰り返した後、パッシベーション膜２８を形成
し、外部配線を接続するための開口（図示せず）をパッ
シベーション膜２８に形成して、このＭＯＳトランジス
タを完成させる。
【００２１】図２が、第２実施形態の一部を示してい
る。この第２実施形態も、図２に示す様に、ＳｉＯ2 膜
２２等から成る側壁絶縁膜を多結晶Ｓｉ膜１６の側面に
形成した後に酸素１７を斜めイオン注入することを除い
て、図１に示した第１実施形態と実質的に同様の工程を
実行する。
る。この第２実施形態も、図２に示す様に、ＳｉＯ2 膜
２２等から成る側壁絶縁膜を多結晶Ｓｉ膜１６の側面に
形成した後に酸素１７を斜めイオン注入することを除い
て、図１に示した第１実施形態と実質的に同様の工程を
実行する。
【００２２】なお、以上の第１及び第２実施形態では、
３０°の角度、５０ｋｅＶの加速エネルギー及び１×１
０16ｃｍ-2のドーズ量で酸素１７を斜めイオン注入した
が、他の条件で斜めイオン注入してもよい。また、以上
の第１及び第２実施形態では、多結晶Ｓｉ膜１６でゲー
ト電極を形成しているが、ポリサイド層でもＳｉＯ2膜
１５に接している部分は多結晶Ｓｉ膜であるので、ポリ
サイド層でゲート電極を形成してもよい。
３０°の角度、５０ｋｅＶの加速エネルギー及び１×１
０16ｃｍ-2のドーズ量で酸素１７を斜めイオン注入した
が、他の条件で斜めイオン注入してもよい。また、以上
の第１及び第２実施形態では、多結晶Ｓｉ膜１６でゲー
ト電極を形成しているが、ポリサイド層でもＳｉＯ2膜
１５に接している部分は多結晶Ｓｉ膜であるので、ポリ
サイド層でゲート電極を形成してもよい。
【００２３】
【発明の効果】本発明によるＭＯＳ型半導体装置の製造
方法では、電流駆動能力の低下を抑制しつつ、ゲート電
極とドレインとの重畳部における電界集中を緩和してリ
ーク電流を抑制することができ、しかも、この抑制を制
御性よく行うことができ、更に、不純物の拡散による短
チャネル効果を抑制することができるので、性能及び信
頼性の両方が高いＭＯＳ型半導体装置を高い歩留りで製
造することができる。
方法では、電流駆動能力の低下を抑制しつつ、ゲート電
極とドレインとの重畳部における電界集中を緩和してリ
ーク電流を抑制することができ、しかも、この抑制を制
御性よく行うことができ、更に、不純物の拡散による短
チャネル効果を抑制することができるので、性能及び信
頼性の両方が高いＭＯＳ型半導体装置を高い歩留りで製
造することができる。
【図１】本発明の第１実施形態を工程順に示す側断面図
である。
である。
【図２】本発明の第２実施形態の一部を示す側断面図で
ある。
ある。
１１ Ｓｉ基板（半導体基板） １５ ＳｉＯ2
膜（ゲート酸化膜） １６ 多結晶Ｓｉ膜（ゲート電極） １７ 酸素 ２２ ＳｉＯ2 膜（側壁絶縁膜）
膜（ゲート酸化膜） １６ 多結晶Ｓｉ膜（ゲート電極） １７ 酸素 ２２ ＳｉＯ2 膜（側壁絶縁膜）
Claims (3)
- 【請求項１】 ゲート電極の側面部と半導体基板との界
面部に斜めイオン注入によって酸素を導入する工程と、 前記酸素を導入した後に高速熱処理を行って前記界面部
におけるゲート酸化膜の膜厚を厚くする工程とを具備す
ることを特徴とするＭＯＳ型半導体装置の製造方法。 - 【請求項２】 前記ゲート電極の側面が露出している状
態で前記斜めイオン注入を行うことを特徴とする請求項
１記載のＭＯＳ型半導体装置の製造方法。 - 【請求項３】 前記ゲート電極の側面に側壁絶縁膜を形
成した後に前記斜めイオン注入を行うことを特徴とする
請求項１記載のＭＯＳ型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14663196A JPH09307109A (ja) | 1996-05-16 | 1996-05-16 | Ｍｏｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14663196A JPH09307109A (ja) | 1996-05-16 | 1996-05-16 | Ｍｏｓ型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09307109A true JPH09307109A (ja) | 1997-11-28 |
Family
ID=15412108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14663196A Pending JPH09307109A (ja) | 1996-05-16 | 1996-05-16 | Ｍｏｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09307109A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005183867A (ja) * | 2003-12-24 | 2005-07-07 | Mitsumi Electric Co Ltd | 半導体素子及びその製造方法 |
-
1996
- 1996-05-16 JP JP14663196A patent/JPH09307109A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005183867A (ja) * | 2003-12-24 | 2005-07-07 | Mitsumi Electric Co Ltd | 半導体素子及びその製造方法 |
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