JPH05283425A - Ｍｉｓ型半導体装置の製造方法 - Google Patents
Ｍｉｓ型半導体装置の製造方法Info
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- JPH05283425A JPH05283425A JP10923292A JP10923292A JPH05283425A JP H05283425 A JPH05283425 A JP H05283425A JP 10923292 A JP10923292 A JP 10923292A JP 10923292 A JP10923292 A JP 10923292A JP H05283425 A JPH05283425 A JP H05283425A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 11
- 239000012535 impurity Substances 0.000 claims abstract description 51
- 238000000059 patterning Methods 0.000 claims abstract description 5
- 239000000758 substrate Substances 0.000 claims description 15
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 230000003647 oxidation Effects 0.000 abstract description 16
- 238000007254 oxidation reaction Methods 0.000 abstract description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 11
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical group [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 abstract description 9
- 238000000034 method Methods 0.000 abstract description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract 10
- 229910052681 coesite Inorganic materials 0.000 abstract 5
- 229910052906 cristobalite Inorganic materials 0.000 abstract 5
- 239000000377 silicon dioxide Substances 0.000 abstract 5
- 235000012239 silicon dioxide Nutrition 0.000 abstract 5
- 229910052682 stishovite Inorganic materials 0.000 abstract 5
- 229910052905 tridymite Inorganic materials 0.000 abstract 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 10
- 239000000969 carrier Substances 0.000 description 4
- 125000006850 spacer group Chemical group 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- ZOXJGFHDIHLPTG-LZFNBGRKSA-N boron-17 Chemical compound [17B] ZOXJGFHDIHLPTG-LZFNBGRKSA-N 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66553—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using inside spacers, permanent or not
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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- H01L29/105—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with vertical doping variation
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- H—ELECTRICITY
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Abstract
(57)【要約】
【目的】 ＧＯＬＤ構造でしかもパンチスルー耐圧の高
いＭＩＳ型半導体装置を製造することができる方法を提
供する。 【構成】 選択酸化法で素子活性領域をパターニングす
るために用いた耐酸化膜のうちでチャネル領域上の部分
のみを残し、この耐酸化膜をマスクにしてＮ- 型の不純
物層１５を形成する。その後、不純物層１５上にＳｉＯ
2 膜１６を形成し、耐酸化膜を除去した後、ＳｉＯ2 膜
１６をマスクにしてＰ型の不純物層１８をチャネル領域
の深い位置に形成する。そして、チャネル領域の表面に
ＳｉＯ2 膜２１を形成し、このＳｉＯ2 膜２１からＳｉ
Ｏ2 膜１６上にかけて広がる多結晶Ｓｉ膜２２でゲート
電極を形成し、この多結晶Ｓｉ膜２２をマスクにしてＮ
+ 型の不純物層２３を形成する。従って、ＳｉＯ2 膜２
１、１６がゲート絶縁膜になる。
いＭＩＳ型半導体装置を製造することができる方法を提
供する。 【構成】 選択酸化法で素子活性領域をパターニングす
るために用いた耐酸化膜のうちでチャネル領域上の部分
のみを残し、この耐酸化膜をマスクにしてＮ- 型の不純
物層１５を形成する。その後、不純物層１５上にＳｉＯ
2 膜１６を形成し、耐酸化膜を除去した後、ＳｉＯ2 膜
１６をマスクにしてＰ型の不純物層１８をチャネル領域
の深い位置に形成する。そして、チャネル領域の表面に
ＳｉＯ2 膜２１を形成し、このＳｉＯ2 膜２１からＳｉ
Ｏ2 膜１６上にかけて広がる多結晶Ｓｉ膜２２でゲート
電極を形成し、この多結晶Ｓｉ膜２２をマスクにしてＮ
+ 型の不純物層２３を形成する。従って、ＳｉＯ2 膜２
１、１６がゲート絶縁膜になる。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＩＳ型半導体装置、
特にＬＤＤ構造のＭＩＳ型半導体装置の製造方法に関す
るものである。
特にＬＤＤ構造のＭＩＳ型半導体装置の製造方法に関す
るものである。
【０００２】
【従来の技術】ＭＩＳ型半導体装置の微細化に伴ってチ
ャネル長が短くなると、ドレイン電圧の影響がソースに
まで及んでゲート電圧の制御が困難になってしきい値電
圧が下がり短チャネル効果が強くなる。そこで、ドレイ
ン電圧を緩和して短チャネル効果を抑制する構造の一つ
として、ＬＤＤ構造が従来から考えられている。
ャネル長が短くなると、ドレイン電圧の影響がソースに
まで及んでゲート電圧の制御が困難になってしきい値電
圧が下がり短チャネル効果が強くなる。そこで、ドレイ
ン電圧を緩和して短チャネル効果を抑制する構造の一つ
として、ＬＤＤ構造が従来から考えられている。
【０００３】ところが、従来からの一般的なＬＤＤ構造
は、絶縁膜でゲート電極の側壁スペーサを形成し、ソー
ス・ドレインのうちの低濃度不純物層をこの側壁スペー
サ下に位置させている。このため、この低濃度不純物層
等からゲート絶縁膜を越えて注入されたキャリアが側壁
スペーサにトラップされ、トラップされたキャリアによ
って相互コンダクタンス等が経時的に変化する問題が生
じている。
は、絶縁膜でゲート電極の側壁スペーサを形成し、ソー
ス・ドレインのうちの低濃度不純物層をこの側壁スペー
サ下に位置させている。このため、この低濃度不純物層
等からゲート絶縁膜を越えて注入されたキャリアが側壁
スペーサにトラップされ、トラップされたキャリアによ
って相互コンダクタンス等が経時的に変化する問題が生
じている。
【０００４】そこで、低濃度不純物層上にもゲート電極
を重畳させ、低濃度不純物層等からゲート絶縁膜を越え
て注入されたキャリアをゲート電流にして、キャリアが
トラップされるのを防止する構造として、所謂ＧＯＬＤ
（Gate Overlapped LDD ）構造が考えられている。
を重畳させ、低濃度不純物層等からゲート絶縁膜を越え
て注入されたキャリアをゲート電流にして、キャリアが
トラップされるのを防止する構造として、所謂ＧＯＬＤ
（Gate Overlapped LDD ）構造が考えられている。
【０００５】
【発明が解決しようとする課題】しかし、この様に、相
互コンダクタンス等が経時的に変化するのを防止する構
造としてＧＯＬＤ構造が考えられたが、従来のＧＯＬＤ
構造はゲート電極−拡散層オーバーラップ領域が大きく
なるため、容量増加という欠点を有している。これを解
決する為にスペーサー部分下のみゲート絶縁膜を厚くす
るといった改良型ＧＯＬＤ構造が提案されているが、こ
のＧＯＬＤ構造のＭＩＳ型半導体装置を製造する具体的
な方法は現在のところ知られていない。従って本発明
は、ＧＯＬＤ構造でしかもパンチスルー耐圧の高いＭＩ
Ｓ型半導体装置を製造することができる方法を提供する
ことを目的としている。
互コンダクタンス等が経時的に変化するのを防止する構
造としてＧＯＬＤ構造が考えられたが、従来のＧＯＬＤ
構造はゲート電極−拡散層オーバーラップ領域が大きく
なるため、容量増加という欠点を有している。これを解
決する為にスペーサー部分下のみゲート絶縁膜を厚くす
るといった改良型ＧＯＬＤ構造が提案されているが、こ
のＧＯＬＤ構造のＭＩＳ型半導体装置を製造する具体的
な方法は現在のところ知られていない。従って本発明
は、ＧＯＬＤ構造でしかもパンチスルー耐圧の高いＭＩ
Ｓ型半導体装置を製造することができる方法を提供する
ことを目的としている。
【０００６】
【課題を解決するための手段】本発明によるＭＩＳ型半
導体装置の製造方法は、素子活性領域をパターニングす
るために用いた前記素子活性領域上のマスク層のうちで
チャネル領域上の部分のみを残すように前記マスク層を
パターニングする工程と、パターニングした前記マスク
層をマスクにして、半導体基板とは反対導電型で不純物
濃度が相対的に低い第１の不純物層を前記素子活性領域
に形成する工程と、パターニングした前記マスク層をマ
スクにして、前記第１の不純物層上に第１の絶縁膜を形
成する工程と、前記マスク層を除去した後、前記第１の
絶縁膜をマスクにして、前記半導体基板と同一導電型で
且つこの半導体基板よりも不純物濃度が高い第２の不純
物層を前記チャネル領域の表面よりも深い位置に形成す
る工程と、この形成の後に、前記チャネル領域の表面に
第２の絶縁膜を形成する工程と、前記第２の絶縁膜を覆
い且つ前記第１の絶縁膜上にかけて広がるゲート電極を
形成する工程と、前記ゲート電極をマスクにして、前記
第１の絶縁膜を除去する工程と、この除去の後に、前記
ゲート電極をマスクにして、前記半導体基板とは反対導
電型で不純物濃度が相対的に高い第３の不純物層を前記
素子活性領域に形成する工程とを有している。
導体装置の製造方法は、素子活性領域をパターニングす
るために用いた前記素子活性領域上のマスク層のうちで
チャネル領域上の部分のみを残すように前記マスク層を
パターニングする工程と、パターニングした前記マスク
層をマスクにして、半導体基板とは反対導電型で不純物
濃度が相対的に低い第１の不純物層を前記素子活性領域
に形成する工程と、パターニングした前記マスク層をマ
スクにして、前記第１の不純物層上に第１の絶縁膜を形
成する工程と、前記マスク層を除去した後、前記第１の
絶縁膜をマスクにして、前記半導体基板と同一導電型で
且つこの半導体基板よりも不純物濃度が高い第２の不純
物層を前記チャネル領域の表面よりも深い位置に形成す
る工程と、この形成の後に、前記チャネル領域の表面に
第２の絶縁膜を形成する工程と、前記第２の絶縁膜を覆
い且つ前記第１の絶縁膜上にかけて広がるゲート電極を
形成する工程と、前記ゲート電極をマスクにして、前記
第１の絶縁膜を除去する工程と、この除去の後に、前記
ゲート電極をマスクにして、前記半導体基板とは反対導
電型で不純物濃度が相対的に高い第３の不純物層を前記
素子活性領域に形成する工程とを有している。
【０００７】
【作用】本発明によるＭＩＳ型半導体装置の製造方法で
は、ゲート電極下の第１及び第２の絶縁膜がゲート絶縁
膜になり、低不純物濃度の第１の不純物層と高不純物濃
度の第３の不純物層とがソース・ドレインになり、且つ
低不純物濃度の第１の不純物層は第１の絶縁膜下に位置
するので、この低不純物濃度の第１の不純物層はゲート
電極下に位置する。
は、ゲート電極下の第１及び第２の絶縁膜がゲート絶縁
膜になり、低不純物濃度の第１の不純物層と高不純物濃
度の第３の不純物層とがソース・ドレインになり、且つ
低不純物濃度の第１の不純物層は第１の絶縁膜下に位置
するので、この低不純物濃度の第１の不純物層はゲート
電極下に位置する。
【０００８】一方、第２の不純物層は、半導体基板と同
一導電型で且つ半導体基板よりも不純物濃度が高く、し
かもチャネル領域の表面よりも深い位置にのみ形成され
るので、ソース・ドレイン下部の接合容量を増大させる
ことなくドレインからの空乏層の伸びを抑制するパンチ
スルーストッパになる。
一導電型で且つ半導体基板よりも不純物濃度が高く、し
かもチャネル領域の表面よりも深い位置にのみ形成され
るので、ソース・ドレイン下部の接合容量を増大させる
ことなくドレインからの空乏層の伸びを抑制するパンチ
スルーストッパになる。
【０００９】
【実施例】以下、ＮチャネルＭＯＳトランジスタの製造
に適用した本発明の一実施例を、図１〜７を参照しなが
ら説明する。図１は本実施例で製造したＮチャネルＭＯ
Ｓトランジスタを示しており、図２〜７は本実施例によ
る製造方法を示している。
に適用した本発明の一実施例を、図１〜７を参照しなが
ら説明する。図１は本実施例で製造したＮチャネルＭＯ
Ｓトランジスタを示しており、図２〜７は本実施例によ
る製造方法を示している。
【００１０】本実施例では、図２に示す様に、Ｐ型のＳ
ｉ基板１１のうちで素子活性領域の表面に、厚さ１５０
０Å程度の耐酸化膜１２をまず形成する。耐酸化膜１２
としては、パッド用のＳｉＯ2 膜とＳｉＮ膜との２層膜
を用いる。そして、耐酸化膜１２をマスクとする選択酸
化法によって、Ｓｉ基板１１のうちで素子分離領域の表
面に、厚さ６０００Å程度のＳｉＯ2 膜１３を形成す
る。
ｉ基板１１のうちで素子活性領域の表面に、厚さ１５０
０Å程度の耐酸化膜１２をまず形成する。耐酸化膜１２
としては、パッド用のＳｉＯ2 膜とＳｉＮ膜との２層膜
を用いる。そして、耐酸化膜１２をマスクとする選択酸
化法によって、Ｓｉ基板１１のうちで素子分離領域の表
面に、厚さ６０００Å程度のＳｉＯ2 膜１３を形成す
る。
【００１１】次に、図３に示す様に、耐酸化膜１２のう
ちでチャネル領域上の部分のみを残す様に、この耐酸化
膜１２をパターニングする。そして、耐酸化膜１２とＳ
ｉＯ2 膜１３とをマスクにして、リン１４を７０ｋｅＶ
程度の加速エネルギで１×１０13イオンｃｍ-2程度のド
ーズ量にイオン注入して、Ｎ- 型の不純物層１５を素子
活性領域に形成する。
ちでチャネル領域上の部分のみを残す様に、この耐酸化
膜１２をパターニングする。そして、耐酸化膜１２とＳ
ｉＯ2 膜１３とをマスクにして、リン１４を７０ｋｅＶ
程度の加速エネルギで１×１０13イオンｃｍ-2程度のド
ーズ量にイオン注入して、Ｎ- 型の不純物層１５を素子
活性領域に形成する。
【００１２】次に、図４に示す様に、耐酸化膜１２をマ
スクにして熱酸化を行って、素子活性領域の表面つまり
不純物層１５上に、厚さ３００〜４００Å程度のＳｉＯ
2 膜１６を形成する。
スクにして熱酸化を行って、素子活性領域の表面つまり
不純物層１５上に、厚さ３００〜４００Å程度のＳｉＯ
2 膜１６を形成する。
【００１３】次に、図５に示す様に、耐酸化膜１２を除
去する。そして、ＳｉＯ2 膜１３、１６をマスクにし
て、ボロン１７を１５０ｋｅＶ程度の加速エネルギで
１．５×１０13イオンｃｍ-2程度のドーズ量にイオン注
入して、チャネル領域のうちで不純物層１５よりも深い
位置に、Ｐ+ 型の不純物層１８を自己整合的に形成す
る。
去する。そして、ＳｉＯ2 膜１３、１６をマスクにし
て、ボロン１７を１５０ｋｅＶ程度の加速エネルギで
１．５×１０13イオンｃｍ-2程度のドーズ量にイオン注
入して、チャネル領域のうちで不純物層１５よりも深い
位置に、Ｐ+ 型の不純物層１８を自己整合的に形成す
る。
【００１４】次に、熱酸化を行って、図６に示す様に、
厚さ１５０〜２００Å程度のＳｉＯ2 膜２１をチャネル
領域の表面に形成する。そして、厚さ３０００〜４００
０Å程度の多結晶Ｓｉ膜２２を全面に形成する。但し、
多結晶Ｓｉ膜２２の代わりにポリサイド膜を用いてもよ
い。
厚さ１５０〜２００Å程度のＳｉＯ2 膜２１をチャネル
領域の表面に形成する。そして、厚さ３０００〜４００
０Å程度の多結晶Ｓｉ膜２２を全面に形成する。但し、
多結晶Ｓｉ膜２２の代わりにポリサイド膜を用いてもよ
い。
【００１５】次に、多結晶Ｓｉ膜２２上にレジスト（図
示せず）を塗布し、このレジストをゲート電極のパター
ンに加工する。ゲート電極のパターンとしては、ＳｉＯ
2 膜２１を覆い且つＳｉＯ2 膜１６上にかけて広がるパ
ターン、つまりチャネル領域よりも若干太めのパターン
にする。そして、このレジストをマスクにして多結晶Ｓ
ｉ膜２２に対するＲＩＥを行って、図７に示す様に、多
結晶Ｓｉ膜２２から成るゲート電極を形成する。
示せず）を塗布し、このレジストをゲート電極のパター
ンに加工する。ゲート電極のパターンとしては、ＳｉＯ
2 膜２１を覆い且つＳｉＯ2 膜１６上にかけて広がるパ
ターン、つまりチャネル領域よりも若干太めのパターン
にする。そして、このレジストをマスクにして多結晶Ｓ
ｉ膜２２に対するＲＩＥを行って、図７に示す様に、多
結晶Ｓｉ膜２２から成るゲート電極を形成する。
【００１６】次に、多結晶Ｓｉ膜２２をマスクにして、
ＳｉＯ2 膜１６、１３に対するＲＩＥを行って、図１に
示した様に、多結晶Ｓｉ膜２２下以外の部分のＳｉＯ2
膜１６を除去する。そして、多結晶Ｓｉ膜２２とＳｉＯ
2 膜１３とをマスクにして、リン等を５×１０15イオン
ｃｍ-2程度のドーズ量にイオン注入して、Ｎ+ 型の不純
物層２３を素子活性領域に形成する。
ＳｉＯ2 膜１６、１３に対するＲＩＥを行って、図１に
示した様に、多結晶Ｓｉ膜２２下以外の部分のＳｉＯ2
膜１６を除去する。そして、多結晶Ｓｉ膜２２とＳｉＯ
2 膜１３とをマスクにして、リン等を５×１０15イオン
ｃｍ-2程度のドーズ量にイオン注入して、Ｎ+ 型の不純
物層２３を素子活性領域に形成する。
【００１７】以上の様な本実施例で製造したＮチャネル
ＭＯＳトランジスタでは、ＳｉＯ2膜１６、２１がゲー
ト絶縁膜になり、不純物層１５、２３がソース・ドレイ
ンになり、且つ図１からも明らかな様に不純物層１５が
多結晶Ｓｉ膜２２下に位置している。従って、このＮチ
ャネルＭＯＳトランジスタは、所謂ＧＯＬＤ構造になっ
ている。
ＭＯＳトランジスタでは、ＳｉＯ2膜１６、２１がゲー
ト絶縁膜になり、不純物層１５、２３がソース・ドレイ
ンになり、且つ図１からも明らかな様に不純物層１５が
多結晶Ｓｉ膜２２下に位置している。従って、このＮチ
ャネルＭＯＳトランジスタは、所謂ＧＯＬＤ構造になっ
ている。
【００１８】一方、不純物層１８は、Ｓｉ基板１１と同
一導電型で且つＳｉ基板１１よりも不純物濃度が高く、
しかもチャネル領域のうちで不純物層１５よりも深い位
置にのみ形成されているので、ソース・ドレイン下部の
接合容量を増大させることなくドレインからの空乏層の
伸びを抑制するパンチスルーストッパになっている。
一導電型で且つＳｉ基板１１よりも不純物濃度が高く、
しかもチャネル領域のうちで不純物層１５よりも深い位
置にのみ形成されているので、ソース・ドレイン下部の
接合容量を増大させることなくドレインからの空乏層の
伸びを抑制するパンチスルーストッパになっている。
【００１９】
【発明の効果】本発明によるＭＩＳ型半導体装置の製造
方法では、高不純物濃度の第３の不純物層と共にソース
・ドレインを構成する低不純物濃度の第１の不純物層が
ゲート電極下に位置するので、所謂ＧＯＬＤ構造のＭＩ
Ｓ型半導体装置を製造することができる。
方法では、高不純物濃度の第３の不純物層と共にソース
・ドレインを構成する低不純物濃度の第１の不純物層が
ゲート電極下に位置するので、所謂ＧＯＬＤ構造のＭＩ
Ｓ型半導体装置を製造することができる。
【００２０】しかも、第２の不純物層がドレインからの
空乏層の伸びを抑制するパンチスルーストッパになるの
で、パンチスルー耐圧の高い半導体装置を製造すること
ができる。
空乏層の伸びを抑制するパンチスルーストッパになるの
で、パンチスルー耐圧の高い半導体装置を製造すること
ができる。
【図１】本発明の一実施例で製造したＮチャネルＭＯＳ
トランジスタの側断面図である。
トランジスタの側断面図である。
【図２】本発明の一実施例の最初の工程を示す側断面図
である。
である。
【図３】図２に続く工程を示す側断面図である。
【図４】図３に続く工程を示す側断面図である。
【図５】図４に続く工程を示す側断面図である。
【図６】図５に続く工程を示す側断面図である。
【図７】図６に続く工程を示す側断面図である。
１１ Ｓｉ基板 １２ 耐酸化膜 １５ 不純物層 １６ ＳｉＯ2 膜 １８ 不純物層 ２１ ＳｉＯ2 膜 ２２ 多結晶Ｓｉ膜 ２３ 不純物層
Claims (1)
- 【請求項１】 素子活性領域をパターニングするために
用いた前記素子活性領域上のマスク層のうちでチャネル
領域上の部分のみを残すように前記マスク層をパターニ
ングする工程と、 パターニングした前記マスク層をマスクにして、半導体
基板とは反対導電型で不純物濃度が相対的に低い第１の
不純物層を前記素子活性領域に形成する工程と、 パターニングした前記マスク層をマスクにして、前記第
１の不純物層上に第１の絶縁膜を形成する工程と、 前記マスク層を除去した後、前記第１の絶縁膜をマスク
にして、前記半導体基板と同一導電型で且つこの半導体
基板よりも不純物濃度が高い第２の不純物層を前記チャ
ネル領域の表面よりも深い位置に形成する工程と、 この形成の後に、前記チャネル領域の表面に第２の絶縁
膜を形成する工程と、 前記第２の絶縁膜を覆い且つ前記第１の絶縁膜上にかけ
て広がるゲート電極を形成する工程と、 前記ゲート電極をマスクにして、前記第１の絶縁膜を除
去する工程と、 この除去の後に、前記ゲート電極をマスクにして、前記
半導体基板とは反対導電型で不純物濃度が相対的に高い
第３の不純物層を前記素子活性領域に形成する工程とを
有するＭＩＳ型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10923292A JPH05283425A (ja) | 1992-04-02 | 1992-04-02 | Ｍｉｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10923292A JPH05283425A (ja) | 1992-04-02 | 1992-04-02 | Ｍｉｓ型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05283425A true JPH05283425A (ja) | 1993-10-29 |
Family
ID=14504968
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10923292A Withdrawn JPH05283425A (ja) | 1992-04-02 | 1992-04-02 | Ｍｉｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05283425A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07297398A (ja) * | 1994-04-26 | 1995-11-10 | Lg Semicon Co Ltd | 半導体素子及びその製造方法 |
| WO1999034433A1 (en) * | 1997-12-30 | 1999-07-08 | Advanced Micro Devices, Inc. | A method of making a self-aligned disposable gate electrode for advanced cmos design |
| JP2009302548A (ja) * | 2009-07-21 | 2009-12-24 | Oki Semiconductor Co Ltd | 半導体装置及びその製造方法 |
-
1992
- 1992-04-02 JP JP10923292A patent/JPH05283425A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07297398A (ja) * | 1994-04-26 | 1995-11-10 | Lg Semicon Co Ltd | 半導体素子及びその製造方法 |
| WO1999034433A1 (en) * | 1997-12-30 | 1999-07-08 | Advanced Micro Devices, Inc. | A method of making a self-aligned disposable gate electrode for advanced cmos design |
| US5976924A (en) * | 1997-12-30 | 1999-11-02 | Advanced Micro Devices, Inc. | Method of making a self-aligned disposable gate electrode for advanced CMOS design |
| JP2009302548A (ja) * | 2009-07-21 | 2009-12-24 | Oki Semiconductor Co Ltd | 半導体装置及びその製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990608 |