JP2008505488A - 特徴の異なる結晶性半導体領域を有する基板の形成技術 - Google Patents

特徴の異なる結晶性半導体領域を有する基板の形成技術 Download PDF

Info

Publication number
JP2008505488A
JP2008505488A JP2007519220A JP2007519220A JP2008505488A JP 2008505488 A JP2008505488 A JP 2008505488A JP 2007519220 A JP2007519220 A JP 2007519220A JP 2007519220 A JP2007519220 A JP 2007519220A JP 2008505488 A JP2008505488 A JP 2008505488A
Authority
JP
Japan
Prior art keywords
crystalline semiconductor
layer
semiconductor layer
substrate
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2007519220A
Other languages
English (en)
Other versions
JP2008505488A5 (ja
Inventor
ブーフホルツ ボルフガング
クリューゲル シュテファン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Micro Devices Inc
Original Assignee
Advanced Micro Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from DE102004031708A external-priority patent/DE102004031708B4/de
Application filed by Advanced Micro Devices Inc filed Critical Advanced Micro Devices Inc
Publication of JP2008505488A publication Critical patent/JP2008505488A/ja
Publication of JP2008505488A5 publication Critical patent/JP2008505488A5/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76262—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using selective deposition of single crystal silicon, i.e. SEG techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)
  • Element Separation (AREA)

Abstract

第１結晶性半導体領域１０４ａ内に誘電領域１１１を形成することによって、単一基板上に異なるタイプの結晶性半導体領域が与えられる。その後、この誘電領域１１１上には、第２結晶領域１５２ａがウェハ接合技術によって位置決めされる。好ましい実施形態では、誘電領域とともに、第１結晶領域にアイソレーション構造が形成されてもよい。特に、結晶方向の異なる結晶性半導体領域が形成されてもよく、高度なフレキシビリティと、現在利用されているＣＭＯＳプロセスとの互換性が維持される。

Description

概して、本発明は集積回路の形成に関し、より具体的には、電界効果トランジスタのチャネル領域における異なる電荷キャリア移動度などの、特徴の異なる半導体領域を単一基板上に形成する技術に関する。
集積回路の製造においては、指定された回路レイアウトに従い、与えられたチップ領域に多くの回路素子を形成することが求められる。概して、現在では複数のプロセス技術が実行されており、このような技術においては、動作速度、および／または電力消費、および／または費用効果の点を考慮すると、その優れた特徴から、現在のところ、マイクロプロセッサ、記憶チップおよびこれらに類するものなどの複合回路に対してＭＯＳ技術が最も有望な手法である。
ＭＯＳ技術を利用して複合集積回路を製造する間、結晶性半導体層を含む基板上に、何百万ものトランジスタ、つまり、Ｎチャネルトランジスタ、および／または、Ｐチャネルトランスタが形成される。ＭＯＳトランジスタは、Ｎチャネルトランジスタにおいても、Ｐチャネルトランジスタにおいても、いわゆるＰＮ接合を含む。このＰＮ接合は、高濃度にドープされたドレイン領域およびソース領域のインターフェースによって形成され、ドレイン領域およびソース領域の間には逆ドープされたチャネル領域が配置される。
チャネル領域の導電率、つまり、導電チャネルの駆動電流能力は、チャネル領域の上に形成され、また薄膜絶縁層によってチャネル領域から離間されているゲート電極によって制御される。
ゲート電極への適切な制御電圧の印加に起因して、導電チャネル形成後のチャネル領域の導電率は、ドーパント濃度、電荷キャリア移動度、および、トランジスタの幅方向におけるチャネル領域の延長部が与えられた長さとなっているとして、チャネル長とも呼ばれるソース領域とドレイン領域との間の距離に応じて、距離の与えられたチャネル領域の拡張に応じて決まる。
従って、チャネル領域の導電率は、制御電圧をゲート電極へ印加後に、絶縁層の下に導電チャネルを高速に生成する能力とともに、ＭＯＳトランジスタの性能を実質的に決定する。
これにより、集積回路の動作速度の増加を実現するために、チャネル長の縮小及びそれに関連するチャネル抵抗率の低減によってチャネル長が設計において大きな基準を占めることになる。
しかし、トランジスタの寸法が縮小し続けることで、これに関連して取り組むべき複数の課題が生じる。これらの課題は、ＭＯＳトランジスタのチャネル長が着実に縮小することによって得られる利点が不当に相殺されることがないように解決すべきものである。これに関する１つの大きな課題としては、新たなデバイス世代に対して、トランジスタのゲート電極などのクリティカルディメンション（極限寸法）の回路素子を確実に再現可能に生成するための高度なフォトリソグラフィおよびエッチング法を構築することが挙げられる。
さらに、ドレイン領域およびソース領域には、垂直方向に加えて横方向に高度なドーパントプロファイルが要求され、所望のチャネル制御性とともに低シートおよび接触低効率が与えられる。加えて、リーク電流制御の点から、ゲート絶縁層に対して垂直に設けられたＰＮ接合もまたクリティカルな設計基準を表す。従って、チャネル長を縮小することで、ゲート絶縁層およびチャネル領域によって形成されたインターフェースに対して、ドレイン領域とソース領域の深度もまた低減する必要があり、そのために、高度な注入技術が求められる。その他の手法によれば、ゲート電極に対して特定のオフセットを有する、隆起したドレインおよびソース領域とも呼ばれる、エピタキシャル成長された領域が形成され、この隆起したドレインおよびソース領域の導電率を増加し、その一方で、ゲート絶縁層に対して、浅いＰＮ接合を維持する。
クリティカルディメンション、つまり、トランジスタのゲート長の連続的な寸法縮小により、上述のプロセスステップに関連した非常に複雑なプロセス技術の調整が必要となり、また、場合によっては、上述のプロセス技術を新たに構築することが必要となる。従って、与えられたチャネル長に対するチャネル領域の電荷キャリア移動度を増加することによって、デバイスのスケーリングに関連づけられた上述の多くのプロセスの調整を回避しながら将来の技術に比較し得るパフォーマンスの向上を実現することで、トランジスタ素子のデバイス性能をも高めることが提案されている。原則として、チャネル領域の電荷キャリアの移動度を増加するために、少なくとも２つのメカニズムが組み合わされて、あるいは別々に利用することができる。
第１に、チャネル領域内のドーパント濃度を低減され、その結果、電荷キャリアの散乱現象が減り、導電率を増加することができる。しかし、チャネル領域のドーパント濃度を減らすと、トランジスタデバイスのしきい電圧に実質的に影響が及び、その結果、現在のところ、所望のしきい電圧に調整するためにその他のメカニズムが構築されない限りは、ドーパント濃度を減らすことは、魅力的ではないアプローチとなっている。
第２に、引っ張り応力あるいは圧縮応力を生成することなどによって、チャネル領域において、通常は（１００）表面方向の格子構造を変更することができ、対応する歪みがチャネル領域に生成される。その結果、それぞれ電子および正孔に対する移動度が変更される。例えば、チャネル領域に引っ張り歪みを生成することで、電子の移動度が増加し、引っ張り応力の大きさおよび方向に応じて、１２０％以上の移動度が増加し得、その結果、これに対応して導電率の増加が直接引き起こされ得る。
他方では、チャネル領域における圧縮歪みは正孔の移動度を増加し得、その結果、Ｐ型トランジスタの性能を高めることができる。応力あるいは歪み技術を集積回路の製造に導入することは、将来のデバイス世代にとって非常に有望な手法である。その理由は、例えば、歪みシリコンは”新しい”タイプの半導体材料であると考えられ得、これにより、高額な半導体材料と製造技術とを必要とせずに、高速でパワフルな半導体デバイス製造を可能にし得るからである。
その結果、対応の歪みをもたらし得る引っ張り応力あるいは圧縮応力を生成するために、チャネル領域内あるいは下にシリコン／ゲルマニウム層あるいはシリコン／炭素層などを導入することが提案されている。チャネル領域内あるいは下に応力生成層を導入することで、トランジスタ性能が大いに高められ得るが、対応する応力層の形成を、従来周知の承認されたＭＯＳ技術に実装するためには、非常な努力をしなければならない。
例えば、更なるエピタキシャル成長技術を構築するとともに、チャネル領域内あるいは下において、適切な位置にゲルマニウムあるいは炭素含有の応力層を形成するためのプロセスフローにこの成長技術を実装する必要がある。
従って、プロセスの複雑性が非常に高まり、その結果、製造コストが増加されるとともに、生産の歩留まりが低減される可能性が高まる。このことから、その他の手法では、チャネル領域内に所望の歪みを生成するために、オーバーレイ層、スペーサ素子およびこれらに類するものなどによって生成された外部応力が利用される。しかし、特定の外部応力を印加することによって、チャネル領域に歪みを生成するプロセスは、チャネル領域の歪みに外部応力を効率的に移すことが困難であるという難点を有する。なぜなら、チャネル領域はＳＯＩ（シリコン−オン−インシュレータ）デバイスの埋め込み絶縁層あるいはバルクデバイスの残りのバルクシリコンに強く接合されているからである。従って、チャネル領域内に付加的な応力層を必要とする上述の手法に非常な利点を与えているものの、中程度に低い歪みが得られることにより、後者の手法はそれほど魅力的ではないものとなっている。
最近では、２つの異なる方位、つまり、（１００）表面方位と（１１０）表面方位のシリコン領域を含む、いわゆるハイブリッド基板が提案されている。その理由は、（１１０）シリコンの正孔移動度が（１００）シリコンの移動度の約２．５倍であるという周知の事実によるためである。従って、ＣＭＯＳ回路のＰチャネルトランジスタに（１１０）チャネル領域を与え、その一方で、Ｎチャネルトランジスタのチャネル領域に優れた電子移動度を供給する（１００）方位を維持しながら、両方のタイプのトランジスタを含む回路の性能をいずれの所与のトランジスタアーキテクチャに対して非常に高めることができる。しかし、単一基板に２つの種類の結晶方向を導入することは、更なる複雑なプロセスステップを必要とし得、その結果、現在のところ十分に確立されたＣＭＯＳ技術とこの技術を組み合わせるにあたってあまりフレキシブルなものとはならないおそれがある。
上述の状況から、異なる基板領域に電荷キャリア移動度を効果的に増加することができ、一方で、現在の技術との高レベルの互換性を提供することが求められている。
以下、本発明のいくつかの態様を基本的に理解するために、本発明の概要を説明する。この概要は、本発明の全体像を詳細に説明するものではない。本発明の主要な、または重要な要素を特定しようとするものでも、本発明の範囲を説明しようとするものでもない。ここでの目的は、本発明のいくつかのコンセプトを簡単な形で提供して、後続のより詳細な説明に対する前置きとすることである。
概して、本発明は、図示した実施形態に従い、半導体層内に誘電領域を形成し、その上には第２半導体層をウェハ接合技術によって形成することで、異なる結晶方向、および／または、異なる歪み特徴などの異なる特徴を有する、異なる結晶性半導体領域を、共通の基板上に形成することを可能にする技術を目的としている。従って、第１および第２半導体層の特徴は、異なる基板上で個別に調整されてもよく、および／または、第２半導体層を誘電領域に接合した後、さらに変更されてもよい。
本発明の更なる実施形態においては、方法は、第１結晶性半導体層に形成された凹部に誘電領域を形成するステップを含み、このステップにおいて、第１結晶性半導体層は基板上に形成され、第１の特徴を有する方法が提供される。さらに、誘電領域および第１結晶性半導体層上に第２結晶性半導体層を位置決めするために、少なくとも１つのプロセスオペレーションが実行される。この第２結晶性半導体層は、第１の特徴とは異なる第２の特徴を有する。最後に、第１結晶性半導体層の一部分をさらすために、第２結晶性半導体層の一部分が除去される。
本発明のさらなる実施形態によれば、回路素子を形成するための基板は、第１の特徴を有した第１結晶性半導体領域を含む。さらに、この基板は、第１半導体領域に横方向に近接して設けられた誘電領域を含む。誘電領域上には第２結晶性半導体領域が形成される。この領域は第１の特徴とは異なる第２の特徴を有する。さらに、第１および第２結晶性半導体領域の間には、横方向にアイソレーション構造が配置される。
本発明のさらに他の実施形態によれば、半導体デバイスは、第１結晶性半導体領域に形成された第１チャネル領域を有する第１トランジスタを含む。この第１半導体領域は第１の結晶方向によって形成される。さらに、第２デバイスは、第１の結晶方向とは異なる第２の結晶方向によって画定される第２結晶性半導体領域に形成された第２チャネル領域を有する第２トランジスタを含む。第１および第２結晶半導体領域の間にはアイソレーション構造が形成され、第１結晶性半導体領域の下には誘電領域が形成される。
本発明のさらなる実施形態によれば、基板は、第１の結晶方向を有する第１結晶性半導体領域および第１半導体領域に横方向に近接して設けられた誘電領域を含む。誘電領域上には第２結晶性半導体領域が形成される。また、この第２結晶性半導体領域は、第１の結晶方向とは異なる第２の結晶方向を有する。さらに、該基板は、第１および第２結晶性半導体領域の間に横方向に配置されたアイソレーション構造を含む。
本発明は、様々な改良を行い、また、他の形態で実施することができるが、ここに説明されている特定の実施例は、例示として示さたものであり、以下にその詳細を記載する。
しかし当然のことながら、ここに示した特定の実施例は、本発明を開示されている特定の形態に限定するものではなく、むしろ本発明は添付の請求項によって規定されている発明の範疇に属する全ての改良、等価物、及び変形例をカバーするものである。
本発明は、添付の図面と併せて、以下の説明を参照することで理解され得る。図面において、同一の参照符号は同様の要素を特定する。
以下、本発明の実施形態を記載する。簡素化のため、現実の実施品におけるすべての特徴を本明細書に記載することはしていない。当然のことながら、そのような現実の実施品の開発においては、開発者における特定の目標を達成するため、システム的制限やビジネス的制限との摺り合せなど、多くの特定の実施の決定がなされる。それらは各実施形態によって様々に変化するものである。更に、そのような開発努力は複雑で時間を消費するものであるのは当然のことであるが、それでもなお、この開示の恩恵を有する当業者にとっては通常作業の範疇に入るものである。
以下に本発明を図面を参照しながら説明する。
図面には、様々な構造、システム、および装置が、説明だけを目的として、また、当業者にとっては周知の詳細な説明により本発明を不明瞭なものとしないよう、概略的に示されている。しかしながら、添付の図面は本発明の実施例を説明・解説する目的で添付されているものである。本明細書で使用される用語や言い回しは関連技術において当業者たちによって理解される単語や言い回しと一貫した意味を持つものと理解、解釈される。
本明細書において用語あるいは言い回しを一貫して使用していても、これらの用語や言い回しのいかなる特定の定義、すなわち、当業者により理解される通常の意味及び慣習的な意味からは異なる定義を意味するものではない。用語や言い回しを、特定の意味を有する範囲において用いる場合、つまり当業者により理解されているのとは異なる意味で用いる場合、本明細書においては、直接かつ明確にそのような言葉や言い回しの特定の定義を行う。
本発明は、誘電領域が第１半導体層内に形成され得るというコンセプトに基づくものである。この第１半導体層はプレースホルダー（place holder)として機能し得、その上にはウェハ接合技術によって第２半導体層が形成される。
特定の実施形態では、誘電領域の形成は、十分に確立されたシャロートレンチアイソレーション（ＳＴＩ：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）プロセスによって実現され、このプロセスにおいて、ある特定の実施形態では、デバイスの更なるプロセッシングを行うために第１半導体層に必要とされるアイソレーショントレンチは、第１半導体層内に誘電領域と同時に形成され得る。
図面を参照して、以下に本発明の更なる実施形態をより詳細に説明する。
図１ａは、キャリア材料層１０２および絶縁層１０３を含み得る、ベース基板あるいはハンドル基板(handle substrate)１０１を含む半導体デバイス１００の断面図を概略的に示す。ある実施形態では、ハンドル基板１０１は、特定の結晶方向を有するシリコンなどの結晶性半導体材料から完全に構成され得る。例えば、ハンドル基板１０１は、絶縁層１０３を除いて、（１００）方向あるいは（１１０）方向を有する結晶シリコン基板を表し得る。その理由は、これらの方向はそれぞれ、ＮＭＯＳデバイスおよびＰＭＯＳデバイスに対して、より一層の電荷キャリア移動度を与えるからである。半導体デバイス１００はさらに、ハンドル基板１０１上に形成された第１結晶性半導体層１０４を含む。
図示した実施形態では、レイヤスタック１０２、１０３、および１０４はシリコン−オン−インシュレータ（ＳＯＩ）を表し得、このレイヤスタックにおいて、絶縁層１０３は埋め込み酸化物層あるいはいずれのその他の適切な誘電層を表し得る。ハンドル基板１０１が結晶性バルク基板を表す場合は、第１半導体層１０４はその上部層部分を表し得、あるいは、第１半導体層１０４はエピタキシャル成長した半導体層の形態で提供され得る。本発明は、第１結晶性半導体層１０４がシリコンを含む場合に特に利点がある。その理由は、最新の集積回路の大部分がシリコンをベースにして製造されているからである。しかし、本発明の原理は、複合回路の形成に適切であると考えられるどのような半導体材料にも容易に適用され得る。
第１半導体層１０４は、半導体材料の種類、その結晶方向、ある一定量の歪み、ある一定レベルのドーパント濃度、およびこれらに類するものなどの少なくとも１つの特定の特徴によって特徴付けられる。特定の実施形態では、第１半導体層１０４は、少なくともその結晶方向により形成され、また特定の例においては、第１半導体層１０４は（１００）あるいは（１１０）表面方向を有する結晶性シリコンを表し得る。
第１半導体層１０４上には誘電層１０５が形成される。該誘電層１０５は誘電層１０６および１０７を含むレイヤスタックの形態で供給され得る。例えば、誘電層１０５は、酸化物シリコン層および窒化物シリコン層の形態で、それぞれ層１０６および１０７を含み得る。
当然のことながら、誘電層１０５は、単一の材料層であってよく、あるいは、異なる材料組成からなる、付加的な層を含んでもよく、また、特に、後続のフォトリソグラフィステップにおいて、バックリフレクションを低減するための光学特性を備えた反射防止膜（ＡＲＣ）を含んでもよい。誘電層１０５上には、レジストマスク１０８が形成される。このレジストマスク１０８内には、第１半導体層１０４内に形成される凹部の寸法にほぼ対応した寸法を有する開口部１０９が形成される。
特定の実施形態では、レジストマスク１０８は、少なくとも１つの開口部１１０が、後続の製造段階で半導体層１０４内および上に回路素子を形成するために要求されるアイソレーショントレンチの位置と寸法とに対応するように寸法付けされ位置決めされた、１つ以上の開口部１１０を含み得る。
図１ａに図示しているように、半導体デバイス１００を形成するための通常のプロセスフローは以下のプロセスを含み得る。第１半導体層１０４を含むハンドル基板１０１は、ウェハ製造から得てもよく、あるいは、十分に確立されたウェハ接合技術によって形成されてもよい。その後、誘電層１０５の構造に応じて、酸化および／あるいは蒸着技術によって誘電層１０５が形成され得る。例えば、層１０６が酸化層の形態で供給される場合、層１０６は熱酸化技術および／あるいは、プラズマエンハンスト化学蒸着（ＰＥＣＶＤ：Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）などの最新の蒸着技術によって形成され得る。層１０７が窒化物シリコン層の形態で供給される場合、層１０７は十分に確立されたＰＥＣＶＤ技術によって形成され得る。レジストマスク１０８は、適切なフォトレジストをスピンオン技術などによって蒸着する技術を含む、十分に確立されたフォトリソグラフィ技術によって形成され得る。その後、ＳＴＩの形成プロセスで通常利用され得るように、プレベーク、露光、ポストベーク、および、構築ステップへと続く。
図１ｂは、更に進んだ製造段階における半導体デバイス１００を概略的に示す。半導体デバイス１００は、第１半導体層１０４に形成された凹部１１１を含んでもよく、また、アイソレーショントレンチ１１２を含んでもよい。さらに、凹部１１１およびアイソレーショントレンチ１１２は、凹部１１１、アイソレーショントレンチ１１２、および半導体１０４の第１層の残りの部分１０４ａを覆う誘電層１１３の形態で供給される誘電材料で実質的に完全に充填される。
凹部１１１およびアイソレーショントレンチ１１２が与えられる場合、これらの部分は、高度な異方性ドライエッチングプロセスを含む、十分に確立されたエッチング技術によって形成され得、層１０７および１０５を除去し、最終的に第１半導体層１０４をエッチングする。好ましくは、凹部１１１およびアイソレーショントレンチ１１２は絶縁層１０３に至るまで形成され、部位１０４ａ内と上、および凹部１１１上に形成される回路素子に更なる電気的絶縁性を与える。しかし、前述したように、ハンドル基板１０１はバルク半導体基板を表し、凹部１１１とアイソレーショントレンチ１１２は、デバイス要件に従い、バルク基板に特定の深さにエッチングされ得る。
その後、凹部１１１およびアイソレーショントレンチ１１２を実質的に完全に充填することができる最新の蒸着技術によって、誘電層１１３が蒸着され得る。凹部１１１の寸法はアイソレーショントレンチ部１１２の寸法よりも実質的に大きいので、最新のＳＴＩ形成技術に従いアイソレーショントレンチ部１１２を確実に充填し得る対応の技術は、凹部１１１に対しても確実な充填能力を供給し得る。誘電層１１３が二酸化シリコンから構成される場合、ＴＥＯＳおよび酸素および／またはオゾンに基づいた熱ＣＶＤ、あるいは、高密度プラズマＣＶＤプロセスが場合によってはＰＥＣＶＤとともに利用されて、誘電層１１３が形成される。
その後、誘電層１１３の余剰材料が除去されてもよく得、その結果、化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法によって表面形状も平坦化される。誘電層１０７が窒化物シリコン層として供給される場合、層１１３を研磨する間、誘電層１０７は誘電層１１３と比べると硬いので、ＣＭＰのストップ層として機能し得る。その結果、表面にわたっての厚みのばらつきがごくわずかな、実質的に平坦化された表面形状が得られ得る。その後、選択的エッチングプロセスによって、層１０７の残留物が除去され得、層１０６がさらされる。その他の実施形態では、層１０６は省かれてもよく、また、層１０７の残留物を除去した後、半導体部分１０４ａがさらされ得ることに留意されたい。その後、熱酸化あるいは蒸着技術によって薄膜酸化層が形成され得る。以下に詳述しているように、その他の実施形態では、さらされた半導体部分１０４ａは、ウェハ接合によって第２基板から誘電層を受け取るために、むき出しのままであってよい。
図１ｃは、凹部１１１が層１１３の誘電材料で充填され、その結果、誘電領域１１１ａが形成されるとともに、アイソレーショントレンチ１１２も同様に層１１３の誘電材料で形成され、その結果、アイソレーション構造１１２ａが形成された半導体デバイス１００を概略的に示す。さらに、デバイス１００は実質的に平坦化された面１１４を含む。この面は、層１０６および１１３が二酸化シリコン層を表す場合に、二酸化シリコンからなる表面層を表し得る。前述したように、実質的に平坦化された面１１４は、例えば、層１０６を完全に省くことによって、あるいは、層１０６を選択的に除去することによって部位１０４ａを完全にさらすことで形成されてもよく、また、誘電領域１１１ａおよびアイソレーション構造１１２ａの表面部分を除去することによっても形成されてよい。優れた接合特性の点から、更なるプロセッシングに関して、表面１１４は実質的に二酸化シリコンから構成されると推測される。
表面１１４の一層の平面性が利点であると考えられる場合、層１０７の残留物を除去した後に、ＣＭＰプロセスを継続し、層１０６あるいはその一部分を除去してもよい。この、さらに継続したＣＭＰプロセスの間、凹部１１１上にわずかに凹んだ表面１１４をもたらすおそれのあるどのような浸食効果も、少なくともある程度までは補正され得る。加えて、熱酸化により更なる酸化層が蒸着あるいは形成され得、その結果、部位１０４ａのシリコンが消費される一方で、領域１１１ａでは”酸化物レベル”が維持される。
その後、ＣＭＰ技術によって酸化物が部分的に除去されてもよく、その結果、平面性の程度が改善された表面１１４が得られる。
図１ｄはドナー基板１５０を表面１１４に接合するための基板接合プロセス前の半導体デバイス１００を概略的に示す。基板１５０は、ベース材料１５３を含む。このベース材料１５３は、誘電材料あるいは結晶性半導体材料を含み得、その上には第２結晶性半導体層１５２が形成される。第２半導体層１５２は結晶層であり、また、半導体材料の種類、その結晶方向、層１５２の歪み、およびこれらに類するものなどの少なくとも１つの特徴によって特徴付けられる。１つの特定の実施形態では、少なくとも１つの特徴は、第１半導体層１０４の結晶方向とは異なる結晶方向を表す。従って、第２半導体層１５２は、第２半導体層１５２内と上に形成されるトランジスタ素子の種類に応じて、（１１０）方向あるいは（１００）方向を有するシリコン層を表し得る。
さらに、１つの実施形態では、基板１５０は、第２半導体層１５２の上部に形成された二酸化シリコン層などの絶縁層１５１を含み得る。特に、絶縁層１５１は、半導体デバイス１００が半導体部位１０４ａにおいてさらされた面を有する場合、つまり、層１０７および１０６が実質的に完全に除去された場合は、第２半導体層１５２上に与えられ、その表面は誘電部分１１１ａおよび１１２ａ、および結晶部分１０４ａを含む。さらに、結晶部分１５０は、特定の深さにおいて注入領域を含み得、基板１５０を表面１１４に接合した後、ベース材料１５３を除去するために劈開領域（cleavage region）を形成する。
基板１５０は、所望の結晶方向を有する結晶性半導体基板を供給し、注入領域１５４を形成するために適切なイオン種を注入することで形成されてもよい。例えば、水素イオンあるいはヘリウムイオンがそれぞれの注入エネルギーと投与量で注入され得、イオン種のピーク濃度を特定の深さにおいて集中させる。絶縁層１５１が所望される場合は、結晶材料１５２は酸化されてもよく、および／あるいは、適切な誘電材料が蒸着されてもよく、絶縁層１５１が形成される前あるいは後に、イオン種が注入されて注入領域１５４が形成される。
その後、基板１５０は、十分に確立された接合技術に従い圧力あるいは熱を加えることにより、基板１１４に対向する層１５２あるいは１５１とともに、表面１１４に接合される。特定の実施形態では、層１０６および１５１は二酸化シリコン層を表し、従って、優れた接着性を示す。別の実施形態では、基板１５０は、絶縁層１５１を与えずに層１０６に接合され、その結果、誘電層１０６上に第２半導体層１５２を直接的に配置する。その後、注入領域１５４において劈開領域を形成するための熱処理が実施されてもよく、あるいは、その他の処理技術が利用されて、基板１１４に接合された半導体層１５２から基板材料１５３を除去してもよい。
図１ｅは、第２半導体層１５２の一部を覆うレジストマスク１１５とともに、誘電領域１１１ａ、アイソレーション構造１１２ａ、および半導体部分１０４ａの上に第２半導体層１５２が形成された後の半導体デバイス１００を概略的に示す。１つの特定の実施形態では、レジストマスク１１５は、本発明の設計要件に従い第２半導体層１５２に形成されるアイソレーショントレンチに対応するように位置決めされ、かつ、寸法付けされた開口部１１５ａを含み得る。ある実施形態では、高度なＳＴＩの形成技術と互換性があるので、図１ａのレイヤスタック１０５などの対応するレイヤスタック（図示せず）が第２半導体層１５２上に形成されてもよいことを理解されたい。従って、レイヤスタック１０５に関して前述しているように、同一の基準をこの任意のレイヤスタックに適用する。
レジストマスク１１５によって覆われていない第２半導体層１５２の一部分は、最新のフォトリソグラフィ技術および異方性エッチング技術によって除去されてもよい。その後、窒化物シリコンおよび／または二酸化シリコンなどの誘電材料が、高度な共形蒸着技術、あるいはフローのような蒸着技術によっても蒸着され得、第２半導体層１５２の除去された部分を再充填する。次に、図１ｂに関して説明しているように、対応の表面形状がＣＭＰによって平坦化され得る。従って、第２半導体層１５２のパターニングもまた、十分に確立されたＳＴＩ形成技術に基づいて実施され得る。この技術においては、特定の実施形態において、対応のアイソレーション構造が層１５２の残りの部分に同時に形成されてもよい。
さらに、以下に記載しているように、レジストマスク１１５は、好ましくは、対応のアイソレーション構造が残りの第２半導体層１５２を部位１０４ａおよびその上に形成されているいずれの半導体領域から絶縁するような方法で形成され得るように、第２半導体層１５２の残りの部分の横方向寸法を決定するように寸法付けされる。
図１ｆは、上述のプロセスシーケンス後のデバイス１００を示す。従って、デバイス１００は実質的に平面１５８を有する平坦化された誘電層１５６を含む。この層１５６は第２半導体層１５２の部位１５２ａを、その間に形成されたアイソレーション構造１５５とともにカプセル化する。さらに、部位１０４ａと部位１５２ａとの間には、更なるアイソレーション構造１５７が横方向に形成される。誘電層１５６は、二酸化シリコン、窒化物シリコン、あるいはいずれのその他の適切な誘電材料で構成され得る。誘電層１５６はさらに、窒化物シリコン、二酸化シリコンなどから構成されるライナー１６０を含み得る。
図１ｆに図示しているように、デバイス１００の形成において、どのようなＳＴＩの形成プロセスを利用してもよいことに留意されたい。アイソレーション構造１５５および１５７を囲む所望の角度を実現するために、例えば、どのような酸化プロセス、あるいは、いわゆる”レイトライナー”プロセスを利用してもよい。誘電領域１１１ａおよびアイソレーション構造１１２ａ（図１ｂ）を形成する際にも同じことが適用されることを理解されたい。さらに、誘電層１５６上にはレジストマスク１１６が形成され、これは、ある実施形態では、最新のリソグラフィプロセスを実行するために必要な誘電層（図示せず）を含む。レジストマスク１１６は実質的に、誘電領域１１１ａおよびアイソレーション構造１１２ａを形成するためのレジストマスク１０８（図１ａ）の反転されたイメージを表し得る。
レジストマスク１１６の形成後、デバイス１００は異方性エッチングプロセス１１７にさらされ、第１半導体層１０４の部位１０４ａがさらされる。これにより、層１６０が与えられている場合、層１６０は、層１５６のバルク材料を除去した後、第１エッチング停止層として機能し得る。層１５７を除去した後、少なくとも部分的に層１５１および層１０６を除去するために、エッチングプロセス１１７を継続してもよい。この複合エッチングステップの間、エッチング停止層１６０は実質的に均一のエッチングプロセスを供給する。その理由は、層１６０上で停止された後、エッチフロントは、基板の様々な領域を超えて、実質的に同時に部位１０４ａに到達するからである。
その他の場合では、エッチフロント１１７が層１６０内および上で停止した後、層１６０はオープンされともよく、また、層１５１および１０６の一部分は異方性エッチングにより除去されてもよい。一方で、残りの部分は、対応して設計されたウェット化学エッチングプロセスによって除去されてもよく、それにより、部位１０４ａのさらされた表面領域も洗浄される。このウェットエッチングプロセスの間、ある一定量の、さらされた部位１０４ａも除去されてよく、その結果、後続の選択的エピタキシャル成長プロセスに悪影響をおよぼすおそれのある表面の汚染物も減らすことができる。
図１ｇは、選択的エピタキシャル成長プロセスにより、部位１０４ａ上に形成されたエピタキシャル成長した結晶性半導体領域１０４ｂを有する半導体デバイス１００を概略的に示す。選択的エピタキシャル成長プロセスでは、蒸着パラメータは、下の結晶性半導体材料のさらされた表面部分において蒸着された半導体材料の接着性を得るように調整される。一方で、表面１５８などの誘電材料への接合は非常に弱く、材料をその上に永続的に蒸着することはできない。選択的エピタキシャル成長、特にシリコンに対しては、当技術において対応する蒸着法が十分に確立されている。１つの特定の実施形態では、成長パラメータは、１０４ｃと示されている成長された部分１０４ｂの厚みを得るように調整される。これは、部位１５２ａに対して実質的に同じ高さレベルを供給する。エピタキシャル成長の間の蒸着速度は予め周知であり、また、層１５１が与えられている場合はその厚み、および、層１０６および第２半導体層の厚みは、いずれも予め周知であるか、あるいは、十分に確立されたインライン法によって容易に決定され得ることから、適切なプロセスパラメータが簡単に選択され得る。
図１ｈは、第２半導体層１５２の部位１５２ａをさらすために、層１５６の表面部分を除去した後の、および、層１６０が与えられている場合は層１６０を除去した後の半導体デバイス１００の概略図を示す。従って、デバイス１００は、結晶方向などの少なくとも１つの特徴によって特徴付けられる第１結晶半導体領域１０４ｂを含む。更に、デバイス１００は、第１の特徴とは異なる少なくとも１つの特徴によって特徴付けられる、第２結晶半導体領域１５２ａを含む。さらに、第１半導体領域１０４ｂと第２半導体領域１５２ａとの間には、アイソレーション構造１５７が横方向に配置されており、これにより、これらの２種類の半導体領域間に確実な電気的絶縁性が与えられる。更に、設計要件によれば、第１半導体領域１０４ｂは、対応する領域１０４ａとともに、それぞれのアイソレーション構造１１２ａによって互いに離間され得る。同様に、本発明の設計要件に従い、第２半導体領域１５２ａはそれぞれのアイソレーション構造１５５によって離間され得る。例えば、第１半導体領域１０４ｂは（１００）表面方向を有する結晶性シリコン領域を表し得、一方で、第２半導体領域１５２ａは（１１０）表面方向を有するシリコン領域を表し得る。
従って、領域１０４ｂは、好ましくはＮチャネルトランジスタの形成に利用され得、一方で領域１５２ａは、好ましくはＰチャネルトランジスタの形成に利用され得る。当然のことながら、その他の実施形態では、領域１０４ｂは（１１０）シリコン領域を表し得、一方で領域１５２ａは（１００）シリコン領域を表し得る。ある実施形態では、各部位１０４ｂおよび１５２ａは、半導体材料の種類、ドーパント濃度、固有歪みなどのその他の特徴において異なってよく、代えてもよく、あるいは、付加的であってもよい。これまでに説明したように、チャネル領域の歪み技術はますます重要になってきている。従って、領域１０４ａおよび／または１５２ａはそれぞれの歪み構成要素を示すように形成されてもよい。領域１０４ｂおよび／または１５２ａに歪みを生成する対応の技術は、図２、３および４を参照して説明される。
その結果、半導体デバイス１００は、半導体回路素子を形成する基板として考えられ得る。この基板は、少なくとも２つの異なる種類の結晶性半導体領域を供給し、この少なくとも２つの異なる半導体領域の各々の特定の特徴は、その他の結晶性半導体領域に影響を及ぼす製造プロセスを必要とせずに、少なくとも部分的に予め調整されてもよい。
図１ｉは、各領域１０４ｂおよび１５２ａの特徴とは異なる特徴を示す、少なくとも１つの更なる結晶性半導体領域が形成された、更なる実施形態に従う半導体デバイス１００を概略的に示す。
デバイス１００は、デバイス要件に従い、例えば領域１０４ｂの１つに形成された第２誘電領域１２０を含む。さらに、誘電層１１８は第２誘電領域１２０上および各層１５２ａおよび１０４ｂ上に形成されてよく、その上には第３の結晶性半導体層１１９が形成される。誘電層１１８および第３半導体層１１９に関しては、第１半導体層１０４および第２半導体層１５２、および対応の誘電層１０５および１５１に関して先に説明しているように、実質的に同一の基準を適用するが、第３結晶性半導体層１１９の少なくとも１つの特徴が、第１および第２の特徴とは異なる点は除く。第３半導体層１１９は、図１ｄを参照して説明されているように、ウェハ接合技術によって形成され得る。このようにして、複数の異なるタイプの結晶性半導体領域が単一基板上に形成されてもよく、その結果、さらに高度な応用の材料要件を満たすことができる。
図１ｊは、部位１０４ｂ内と上に電界効果トランジスタによって表された第１回路素子１５９と、部位１５２ａ内と上に電界効果トランジスタによって表された第２回路素子１５８を形成するために複数の製造プロセスを実行した後の、図１ｈに示すデバイスから開始する場合の半導体デバイス１００を概略的に示す。トランジスタ１５９および１５８はそれぞれのチャネル領域１５９ａおよび１５８ａを有してもよく、その電荷キャリア移動度は、それぞれ、部位１０４ｂおよび１５２ａによって実質的に決定される。従って、図１ｈに示しているようにデバイスあるいは基板１００から開始する場合は、実質的に従来のＣＭＯＳ製造プロセスを大幅に変更することなく適用してもよく、それでも、特別に設計されたチャネル領域１５８ａおよび１５９ａによって、回路性能を大いに高めることができる。これらのチャネル領域により、それぞれＰチャネルトランジスタとＮチャネルトランジスタに対して、増加された電荷キャリア移動度が個々に供給され得る。
しかし、これまでに説明した製造シーケンスは現在利用されているいずれのＭＯＳ技術に容易に適用され得、また、新たに構築された製造プロセスおよび将来のデバイス技術とも組み合わせることができることを理解されたい。特に、本発明は、異なる結晶領域を有する半導体基板製造を、現在利用されている特定のスキーム、あるいは将来的なインテグレーションスキームに組み込む際に、高度なフレキシビリティを供給する。
図２は、特定の歪みを有する結晶性半導体領域の形成を可能にする半導体デバイス２００を概略的に示す。図２において、半導体デバイス２００は、図１ａに関して既に説明した構成素子と実質的に同一の構成要素を備えており、同一の構成要素は、先頭文字が１ではなく２で始まる点を除いては、同様の参照符号で示されている。従って、半導体デバイス２００は、例えば層２０２および絶縁層２０３を含むハンドル基板２０１を含む。その上には第１半導体層２０４が形成される。この半導体層２０４上には誘電層２０６および２０７が設けられている。
続いて、開口部２０９および２１０を有するレジストマスク２０８が形成される。加えて、半導体層２０４上には、結晶性歪みバッファ層２０４ｓが与えられる。この歪みバッファ層２０４ｓは、下の半導体層２０４と比べるとわずかに変更された格子スペースを有する、緩和半導体材料から構成されてもよい。
例えば、歪みバッファ層２０４ｓは、シリコン／ゲルマニウム、あるいは、シリコン／炭素、およびこれらに類するものから構成されてもよく、このような層においては、所望の歪みを実現するために、特定の元素比が選択される。
半導体デバイス２００は、図１ａに関して説明した方法と同じ方法で形成されてもよく、この方法において、歪みバッファ層２０４ｓは、層２０４上にエピタキシャル成長によって形成されてもよく、続いて、ヘリウムなどの適切なイオン種を層２０４ｓの近くの半導体層２０４内に蒸着するステップを含む緩和プロセスが行われ、その後、熱処理される。
この熱処理の間、ヘリウムは空洞（ボイド）を生成し、従って、転移ループ(dislocation loop)および転移サイトを生成して、歪みバッファ層２０４ｓを緩和させる。これにより、本来の格子スペースが調整される。
基板２００の更なるプロセッシングは、図１ｄ−１ｈに関して説明しているように継続してもよく、このプロセッシングにおいて、図１ｇに関して説明したエピタキシャル成長プロセスによって、対応の歪みシリコン領域（図１ｇの領域１０４ｂ）が形成される。
図３は、図１ａ〜１ｂに関して説明した実施形態に従い形成されたデバイスなどのデバイス、あるいは、図２に関して説明したデバイス２００に接合されることを目的とした基板３５０を概略的に示す。基板１５０（図１ｄ）の構成素子と実質的に同一の構成素子は、先頭文字が１ではなく３で始まる点を除いては、同じ参照符号で示されている。従って、基板３５０はベース材料３５３、ベース材料３５３上に形成された第２半導体層３５２、および、第２半導体層３５２上に形成された絶縁層３５１を含む。加えて、ベース材料３５３と第２半導体層３５２との間には、歪みバッファ層３５２ｓが形成される。
歪みバッファ層３５２ｓは、ベース材料３５３と同様の結晶構造を有する緩和半導体材料を含んでもよく、一方で、第２半導体層３５２は、歪みバッファ層３５２ｓ上のエピタキシャル成長プロセスにより、歪み結晶構造を有する。例えば、歪みバッファ層３５２ｓは、シリコン／ゲルマニウム、あるいは、シリコン／カーバイド、およびこれらに類するものから構成されてもよく、結晶性ベース材料３５３はシリコンである。基板３５０を形成した後、この基板は図１ｄに示したデバイス１００などの、対応のデバイスに接合されてもよく、その後、ベース材料３５３と歪みバッファ層３５２ｓとは除去され得、その結果、下の絶縁層３５１に強く接合された歪み半導体層３５２が残される。その後、図１ｅに関連して説明しているように、更なるプロセッシングが継続されてもよい。
その結果、図２および図３に関連して説明した実施形態は、異なる結晶性半導体領域の形成を可能にする。これらの領域のそれぞれは、それぞれの電荷キャリア移動度をさらに変更するために、具体的に設計された歪みを有する。
図４ａは、半導体領域において、特定の歪みを形成するための製造段階の間の半導体デバイス４００を概略的に示す。半導体デバイス４００は、図１ｆに関して先に説明した構成要素と実質的に同じ構成要素からなってよく、このような構成要素は、先頭文字が１ではなく４で始まる点を除いては、同じ参照符号で示される。従って、半導体デバイス４００は、層４０２および層４０３を含む基板４０１を含み、該基板４０１上には、第１の特徴によって特定される結晶部分４０４ａが形成される。さらに、第２の異なる特徴を有する結晶部分４５２ａが誘電領域４１１ａ上に形成される。結晶部分４５２ａは、絶縁構造４５５によって互いに離間されるとともに、アイソレーション構造４５７によって、部位４０４ａから離間されている。さらに、結晶部分４０４ａは、アイソレーション構造４１２ａによって離間される。加えて、歪みバッファ層４０４ｓは部位４０４ａ上に形成され、部位４０４ａ内には注入領域４６０が形成される。この注入領域４６０は、ヘリウムなどの適切な種を適切な濃度で含む。
半導体デバイス４００は、図１ａ〜図１ｆに関しても説明しているプロセスに従い形成されてもよく、加えて、部位４０４ａがさらされた後、歪みバッファ層４０４ｓは、例えば、部位４０４ａがシリコンから構成される場合は、シリコン／ゲルマニウムあるいはシリコン／炭素に基づいて、選択的エピタキシャル成長技術によって成長され得る。
注入領域４６０は、特定の投与量、注入時間、および注入エネルギーで、例えばヘリウムイオンをイオン注入することによって形成され得る。その後、デバイス４００は、熱処理され、歪みバッファ層４０４ｓが緩和される。つまり、複数の転移ループおよび転移サイトが４０４ａ内に形成され、その結果、層４０４ｓの応力が緩和されて、本来の格子構造になる。
図４ｂは、更なる選択的エピタキシャル成長プロセスを行い、歪みバッファ層４０４ｓの上部に対応の歪み半導体領域４０４を形成した後の半導体デバイス４００を概略的に示す。従って、歪みバッファ層４０４ｓを調整することで、半導体領域４５２ａの特徴に実質的に影響を及ぼすことなく、特定の歪みが領域４０４ｂに生成され得る。
その結果、本発明は、単一の基板上に複数の異なる結晶半導体領域の形成を可能にする技術を提供し、各結晶半導体領域の少なくとも１つの特徴は、特定の設計要件を満たすように設計され得る。特に、単一基板上に、異なる結晶方向が実現され得、その結果、対応の結晶半導体領域に形成されたトランジスタ素子の電荷キャリア移動度を実質的に改善することができる。しかし、本発明は、結晶性半導体領域が、結晶方向の適応に加えて、あるいはそれに代えて、デバイス性能をさらに高めるために特定の歪みを有することができるように、各結晶性半導体領域を特別に設計することができる。同様に、単一基板上に異なる半導体材料が使用されてもよく、このような材料は、少なくとも１つの材料に対して、少なくとも部分的に、個別に準備され得る。
本発明は、異なるタイプのトランジスタ素子の形成だけに適用され得るのではなく、基板全体にわたっての、異なる種類の結晶領域を形成することもできる。その結果、基板にわたっての製造の均一性を高めることができる。例えば、半導体製造において、基板寸法の増加が進むにつれ、基板全体に対するプロセス（full-substrate processes)、例えば、例えば、電気メッキ、蒸着、ＣＭＰ、などの、基板にわたっての均一性は、所望の最小許容度を提供することができないおそれがある。このようにして、歪みなどの半導体の特徴は、基板の不均一さを全体に広げて、実質的に均一の性能を有する集積回路チップを製造するように調整してもよい。従って、ＳＴＩ法などの、十分に確立されたプロセス技術が、個々に異なる半導体領域を形成するために利用されてよい。
本発明による利益を享受し得る当業者であれば、本発明に関して等価の範囲内で種々の変形及び実施が可能であることは明らかであることから、上述の個々の実施形態は、例示的なものに過ぎない。例えば、上述した各プロセスステップは、その実行順序を変えることもできる。更に上述した構成あるいは設計の詳細は、なんら本発明を限定することを意図するものではなく、請求の範囲の記載にのみ限定されるものである。従って、上述した特定の実施形態は、変形及び修正が可能であることは明らかであり、このようなバリエーションは、本発明の趣旨及び範囲内のものである。従って、本発明の保護は、請求の範囲によってのみ限定されるものである。
本発明の実施形態に従い、基板および２つの異なる結晶性半導体領域を有する半導体デバイスを形成する上での様々な製造段階を概略的に示した断面図。 本発明の実施形態に従い、基板および２つの異なる結晶性半導体領域を有する半導体デバイスを形成する上での様々な製造段階を概略的に示した断面図。 本発明の実施形態に従い、基板および２つの異なる結晶性半導体領域を有する半導体デバイスを形成する上での様々な製造段階を概略的に示した断面図。 本発明の実施形態に従い、基板および２つの異なる結晶性半導体領域を有する半導体デバイスを形成する上での様々な製造段階を概略的に示した断面図。 本発明の実施形態に従い、基板および２つの異なる結晶性半導体領域を有する半導体デバイスを形成する上での様々な製造段階を概略的に示した断面図。 本発明の実施形態に従い、基板および２つの異なる結晶性半導体領域を有する半導体デバイスを形成する上での様々な製造段階を概略的に示した断面図。 本発明の実施形態に従い、基板および２つの異なる結晶性半導体領域を有する半導体デバイスを形成する上での様々な製造段階を概略的に示した断面図。 本発明の実施形態に従い、基板および２つの異なる結晶性半導体領域を有する半導体デバイスを形成する上での様々な製造段階を概略的に示した断面図。 これまでの実施形態に従い形成された基板ではあるが、第１および第２の特徴とは異なる第３の特徴を有する第３結晶性半導体層を少なくとも１つ有した基板を示した概略図。 本発明の実施形態に従いトランジスタ素子が形成された、２つの異なるタイプの結晶半導体領域を含む半導体デバイスの概略的断面図。 本発明の実施形態に従い、第二半導体層を接合した後にエピタキシャル成長によって歪み半導体層が形成され得る、歪みバッファ層を有する半導体層を含む基板の概略図。 歪みバッファ層、第２半導体層、および、絶縁層が形成され、この絶縁層は本発明の更なる実施形態に従って別の基板に接合される基板の概略図。 様々な製造段階の間の半導体デバイスを示した概略図である。歪み第１半導体層は、実質的に緩和された、エピタキシャル成長された歪みを用いて、エピタキシャル成長によって、第２半導体層の存在下で形成される。 様々な製造段階の間の半導体デバイスを示し、歪み第１半導体層は、実質的に緩和されエピタキシャル成長された歪みを用いて、エピタキシャル成長によって第２半導体層の存在下で形成されることを示す概略図。

Claims (20)

  1. ある１つの基板上に形成され、第１の特徴を有する第１結晶性半導体層（１０４）に形成された凹部（１１１）に誘電領域（１１１ａ）を形成するステップと、
    前記誘電領域（１１１ａ）および前記第１結晶性半導体層上に前記第１の特徴とは異なる第２の特徴を有する第２結晶性半導体層（１５２）を位置決めするように少なくとも１つのプロセスオペレーションを実行するステップと、
    前記第１結晶性半導体層（１０４）の一部分をさらすために、前記第２結晶性半導体層（１５２）の一部分を除去するステップ、を含む方法。
  2. 前記第２結晶性半導体層（１５２）を前記誘電領域（１１１ａ）および前記第１結晶性半導体層（１０４）上に位置決めするように少なくとも１つのプロセスオペレーションを実行するステップは、前記第２結晶性半導体層（１５２）を第２基板上に供給し、前記第２基板を前記基板に接合するステップを含む、請求項１記載の方法。
  3. 前記第１結晶性半導体層（１０４）の前記さらされた部分に半導体材料を選択的にエピタキシャル成長させるステップをさらに含む、請求項１に記載の方法。
  4. 前記凹部（１１１）に前記誘電領域（１１１ａ）を形成するステップは、前記第１結晶性半導体層（１０４）の第１部分に前記凹部（１１１）を、第２部分にアイソレーショントレンチ（１１２）を、ともに形成するステップを含む、請求項１に記載の方法。
  5. 前記凹部（１１１）および前記アイソレーショントレンチ（１１２）を完全に充填するとともに、前記第１結晶性半導体層（１０４）上に、誘電材料からなる第１層を供給するために、前記第１結晶性半導体層（１０４）上に誘電材料を蒸着するステップをさらに含む、請求項４に記載の方法。
  6. 前記第２結晶性半導体層が供給された前記第２基板は、前記誘電材料からなる第１層を含む第２結晶性半導体層とともに、前記基板に接合される、請求項５に記載の方法。
  7. 前記第２結晶性半導体層（１５２）上に第２誘電層（１５１）を形成し、第２誘電層を備えた前記第２基板を、前記基板に接合するステップをさらに含む、請求項２に記載の方法。
  8. 前記第２誘電層（１５１）を形成する前に、特定の歪みを有する第２結晶性半導体層（１５２）を形成するステップをさらに含む、請求項７に記載の方法。
  9. 前記第２結晶性半導体層（１５２）の一部分を除去するステップは、前記誘電領域上に設けられた前記第２結晶性半導体層の一部に第２アイソレーショントレンチを形成するステップをさらに含む、請求項１に記載の方法。
  10. 前記第１結晶性半導体層（１０４）のさらされた部分と前記第２結晶性半導体層（１５２）の残りの部分との間にアイソレーション領域を維持するために、前記第２結晶性半導体層（１５２）の前記部分を除去するステップをさらに含む、請求項９に記載の方法。
  11. 前記第１結晶性半導体層は、歪み層である、請求項１に記載の方法。
  12. 前記第１結晶性半導体層（１０４）は、歪みバッファ層を含み、前記半導体材料は、前記第１結晶性半導体層（１０４）の前記さらされた部分に歪み半導体層を形成するために、前記歪みバッファ層上に選択的に成長される、請求項３に記載の方法。
  13. 前記半導体材料を選択的にエピタキシャル成長させるステップは、バッファ層を蒸着するステップ、前記バッファ層上に前記半導体材料を蒸着するステップ、および、前記蒸着した半導体材料に歪みを生成するために、前記バッファ層を緩和させるステップを含む、請求項３に記載の方法。
  14. 前記第１特徴は、第１の結晶方向を表し、前記第２特徴は、第２の結晶方向を表す、請求項１に記載の方法。
  15. 前記第１結晶性半導体層（１０４）および前記第２結晶性半導体層（１５２）の少なくとも１つに形成された凹部に第２誘電領域（１２０）を形成するステップと、
    前記第２誘電領域および前記第１および第２結晶性半導体層（１０４、１５２）上に、前記第１および第２の特徴とは異なる第３の特徴を有した第３結晶性半導体層（１１９）を形成するステップと、
    前記第１および第２結晶性半導体層（１０４、１５２）をさらすために、前記第３結晶性半導体層（１１９）を除去するステップと、をさらに含む、請求項１に記載の方法。
  16. 回路素子を形成するための基板であって、第１特徴を有する第１結晶性半導体領域（１０４ａ）、前記第１半導体領域（１０４ａ）に横方向に近接して設けられた誘電領域（１１１ａ）、前記誘電領域（１１１ａ）上に形成され、前記第１特徴とは異なる第２特徴を有する第２結晶性半導体領域（１５２ａ）、および、前記第１および第２結晶性半導体領域間に横方向に配置されたアイソレーション構造（１１２）を含む、基板。
  17. 前記第１特徴は第１結晶方向を表し、前記第２特徴は第２結晶方向を表す、請求項１６に記載の基板。
  18. 前記第１および第２結晶性半導体領域の少なくとも１つは、歪み半導体領域を含む、請求項１６に記載の基板。
  19. 前記第１および第２結晶性半導体領域の少なくとも１つは、歪みバッファ層を含む、請求項１８に記載の基板。
  20. 前記第１および第２結晶性半導体領域の下に設けられた絶縁層をさらに含む、請求項１６に記載の基板。
JP2007519220A 2004-06-30 2005-05-25 特徴の異なる結晶性半導体領域を有する基板の形成技術 Pending JP2008505488A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE102004031708A DE102004031708B4 (de) 2004-06-30 2004-06-30 Verfahren zum Herstellen eines Substrats mit kristallinen Halbleitergebieten unterschiedlicher Eigenschaften
US11/099,761 US7332384B2 (en) 2004-06-30 2005-04-06 Technique for forming a substrate having crystalline semiconductor regions of different characteristics
PCT/US2005/018370 WO2006007188A1 (en) 2004-06-30 2005-05-25 Technique for forming a substrate having crystalline semiconductor regions of different characteristics

Publications (2)

Publication Number Publication Date
JP2008505488A true JP2008505488A (ja) 2008-02-21
JP2008505488A5 JP2008505488A5 (ja) 2008-07-10

Family

ID=34971400

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007519220A Pending JP2008505488A (ja) 2004-06-30 2005-05-25 特徴の異なる結晶性半導体領域を有する基板の形成技術

Country Status (4)

Country Link
EP (1) EP1782463A1 (ja)
JP (1) JP2008505488A (ja)
KR (1) KR101083427B1 (ja)
WO (1) WO2006007188A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014140017A (ja) * 2012-12-05 2014-07-31 Imec デュアル歪チャネルを有するＦｉｎＦＥＴおよびその製造方法
JP2016529708A (ja) * 2013-08-01 2016-09-23 クアルコム，インコーポレイテッド 異なる材料から基板上にフィンを形成する方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8110874B2 (en) * 2008-03-15 2012-02-07 Kabushiki Kaisha Toshiba Hybrid substrates and method of manufacture

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5667923A (en) * 1979-11-07 1981-06-08 Toshiba Corp Preparation method of semiconductor system
JPS62179143A (ja) * 1986-01-31 1987-08-06 Fujitsu Ltd 半導体装置およびその製造方法
JPS635559A (ja) * 1986-06-25 1988-01-11 Matsushita Electronics Corp 半導体装置の製造方法
JPH03285351A (ja) * 1990-04-02 1991-12-16 Oki Electric Ind Co Ltd Ｃｍｉｓ型半導体装置およびその製造方法
JPH04372166A (ja) * 1991-06-21 1992-12-25 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JPH09223730A (ja) * 1996-12-18 1997-08-26 Denso Corp 半導体装置およびその製造方法
JPH1092947A (ja) * 1996-09-17 1998-04-10 Toshiba Corp 半導体装置及びその製造方法
JP2000183179A (ja) * 1998-12-17 2000-06-30 Mitsubishi Electric Corp 半導体集積回路およびウェーハ
JP2001257351A (ja) * 2000-03-10 2001-09-21 Toshiba Corp 半導体装置及びその製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01162362A (ja) * 1987-12-18 1989-06-26 Fujitsu Ltd 半導体装置の製造方法
JPH01162376A (ja) 1987-12-18 1989-06-26 Fujitsu Ltd 半導体装置の製造方法
JPH0685177A (ja) * 1992-08-31 1994-03-25 Hitachi Ltd 半導体集積回路装置
JP2001036054A (ja) * 1999-07-19 2001-02-09 Mitsubishi Electric Corp Ｓｏｉ基板の製造方法
US6339232B1 (en) 1999-09-20 2002-01-15 Kabushika Kaisha Toshiba Semiconductor device
JP3998408B2 (ja) * 2000-09-29 2007-10-24 株式会社東芝 半導体装置及びその製造方法
US6468880B1 (en) * 2001-03-15 2002-10-22 Chartered Semiconductor Manufacturing Ltd. Method for fabricating complementary silicon on insulator devices using wafer bonding
JP2003158198A (ja) * 2001-09-07 2003-05-30 Seiko Instruments Inc 相補型ｍｏｓ半導体装置
JP4294935B2 (ja) * 2002-10-17 2009-07-15 株式会社ルネサステクノロジ 半導体装置

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5667923A (en) * 1979-11-07 1981-06-08 Toshiba Corp Preparation method of semiconductor system
JPS62179143A (ja) * 1986-01-31 1987-08-06 Fujitsu Ltd 半導体装置およびその製造方法
JPS635559A (ja) * 1986-06-25 1988-01-11 Matsushita Electronics Corp 半導体装置の製造方法
JPH03285351A (ja) * 1990-04-02 1991-12-16 Oki Electric Ind Co Ltd Ｃｍｉｓ型半導体装置およびその製造方法
JPH04372166A (ja) * 1991-06-21 1992-12-25 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JPH1092947A (ja) * 1996-09-17 1998-04-10 Toshiba Corp 半導体装置及びその製造方法
JPH09223730A (ja) * 1996-12-18 1997-08-26 Denso Corp 半導体装置およびその製造方法
JP2000183179A (ja) * 1998-12-17 2000-06-30 Mitsubishi Electric Corp 半導体集積回路およびウェーハ
JP2001257351A (ja) * 2000-03-10 2001-09-21 Toshiba Corp 半導体装置及びその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014140017A (ja) * 2012-12-05 2014-07-31 Imec デュアル歪チャネルを有するＦｉｎＦＥＴおよびその製造方法
JP2016529708A (ja) * 2013-08-01 2016-09-23 クアルコム，インコーポレイテッド 異なる材料から基板上にフィンを形成する方法

Also Published As

Publication number Publication date
KR101083427B1 (ko) 2011-11-15
KR20070026833A (ko) 2007-03-08
EP1782463A1 (en) 2007-05-09
WO2006007188A1 (en) 2006-01-19

Similar Documents

Publication Publication Date Title
US7332384B2 (en) Technique for forming a substrate having crystalline semiconductor regions of different characteristics
JP4937263B2 (ja) Ｎｍｏｓトランジスタおよびｐｍｏｓトランジスタに凹んだ歪みのあるドレイン／ソース領域を形成する技術
TWI495101B (zh) 藉由使用包含具有高共價半徑之原子的嵌入半導體層之用於矽基電晶體中工程應變之技術
TWI387009B (zh) 藉由偏斜式預非晶形化而減少受應變之電晶體中之晶體缺陷之技術
TWI453900B (zh) 於薄ｓｏｉ電晶體中之嵌入應變層以及其形成方法
JP5149301B2 (ja) 引張歪みおよび圧縮歪みを生成するための埋め込みＳｉ／Ｇｅ材料を含むＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを有する半導体デバイス
TWI469344B (zh) 具有包含效能增進材料成分之受應變通道區的電晶體
TWI497603B (zh) 具有具降低之保形性的受應力之接觸蝕刻停止層的場效電晶體
TWI424566B (zh) 具有增加之臨限穩定性而沒有驅動電流降級之電晶體裝置及其製造方法
US7547610B2 (en) Method of making a semiconductor device comprising isolation trenches inducing different types of strain
US7833874B2 (en) Technique for forming an isolation trench as a stress source for strain engineering
US20110080772A1 (en) Body Controlled Double Channel Transistor and Circuits Comprising the Same
KR20070069160A (ko) 서로 다른 스트레인드 채널 영역들을 갖는 반도체 영역들을포함하는 반도체 디바이스 및 이를 제조하는 방법
US8062952B2 (en) Strain transformation in biaxially strained SOI substrates for performance enhancement of P-channel and N-channel transistors
US7381624B2 (en) Technique for forming a substrate having crystalline semiconductor regions of different characteristics located above a crystalline bulk substrate
US20090315115A1 (en) Implantation for shallow trench isolation (STI) formation and for stress for transistor performance enhancement
US7855111B2 (en) Border region defect reduction in hybrid orientation technology (HOT) direct silicon bonded (DSB) substrates
JP5666451B2 (ja) アクティブ層の厚み減少を伴う歪トランジスタを形成するための構造歪を与えられた基板
US20060131699A1 (en) Technique for forming a substrate having crystalline semiconductor regions of different characteristics located above a buried insulating layer
TWI408751B (zh) 具有在應變之絕緣體上覆半導體基板上之嵌入的矽／鍺材料的電晶體
JP2008505488A (ja) 特徴の異なる結晶性半導体領域を有する基板の形成技術
EP2140487A2 (en) Hybrid substrates and methods for forming such hybrid substrates
KR101378987B1 (ko) 인장성 스트레인 및 압축성 스트레인을 생성시키기 위한 임베드된 Ｓｉ/Ｇｅ 물질을 갖는 ＮＭＯＳ 및 ＰＭＯＳ 트랜지스터를 포함하는 반도체 디바이스
WO2010022972A1 (en) A structured strained substrate for forming strained transistors with reduced thickness of active layer

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080522

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080522

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20100421

RD05 Notification of revocation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7425

Effective date: 20100902

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111026

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20120509