KR101083427B1 - 서로 다른 특성을 갖는 결정질 반도체 영역을 갖는 기판을제조하는 방법 - Google Patents

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Abstract

제 1 결정질 반도체 영역(104a) 내에 절연 영역(111a)을 형성함으로서 서로 다른 타입들의 결정질 반도체 영역들이 하나의 기판 상에 제공된다. 이어서, 웨이퍼 본딩 기술에 의해 상기 절연 영역(111a) 상에 제 2 결정질 영역(152a)이 위치된다. 바람직한 실시예들에서는, 상기 절연 영역과 함께 제 1 결정질 영역내에 격리 구조들이 형성될 수도 있다. 특히, 서로 다른 결정학적인 방향들의 결정질 반도체 영역들이 형성될 수도 있으며, 고도의 유연성 및 현재 사용되고 있는 CMOS 프로세스들과의 호환성이 유지된다.
결정학적 방향, 이동도, 기판, 본딩

Description

서로 다른 특성을 갖는 결정질 반도체 영역을 갖는 기판을 제조하는 방법{TECHNIQUE FOR FORMING A SUBSTRATE HAVING CRYSTALLINE SEMICONDUCTOR REGIONS OF DIFFERENT CHARACTERISTICS}
본 발명은 대체적으로 집적회로의 제조에 관련된 것이며, 좀더 상세하게는, 가령, 하나의 기판 상에서 전계 효과 트랜지스터의 채널 영역내에서 서로 다른 전하 캐리어 이동도(charge carrier mobilities)와 같은, 다른 특성들을 갖는 반도체 영역들을 형성하는 것에 관련된 것이다.
집적회로의 제조는, 특정한 회로 레이아웃(layout)에 따라 주어진 칩 면적에 아주 많은 수의 회로 구성요소들의 형성을 필요로 한다. 일반적으로, 마이크로 프로세서, 저장 소자 칩들 등등에, 다수의 공정 기술들이 현재 적용되고 있는데, MOS 기술은 동작 속도 및/또는 전력 소모 및/또는 가격 대 성능비의 관점에서 월등한 성능을 갖고 있어 현재 가장 전도 유망한 기술이다. MOS 기술을 사용하여 복잡한 집적회로들을 제조하는 동안에, 수백만개의 트랜지스터들 즉, N-채널 트랜지스터들 및/또는 P-채널 트랜지스터들이 결정질(crystalline) 반도체 층을 포함하는 기판상에 형성된다. N-채널 트랜지스터 또는 P-채널 트랜지스터에 관계없이 MOS 트랜지스터는, 고농도로 도핑된 드레인 및 소스 영역과 상기 드레인 및 소스 영역사이에 배 치된 반대로 도핑된 채널 영역과의 경계면에 의해 형성되는 이른바 P-N 접합을 포함하여 이루어진다.
채널 영역의 전도도, 즉 전도성 채널의 전류 구동 능력은, 채널 영역과는 얇은 절연층에 의해 분리되어 채널 영역 상에 형성된 게이트 전극에 의해 제어된다. 게이트 전극에 적절한 제어 전압이 인가됨에 따라 전도성 채널이 형성되면 상기 채널 영역의 전도도는, 불순물의 농도, 전하 캐리어들의 이동도에 의존하며, 트랜지스터의 폭 방향으로 상기 채널 영역의 주어진 확장에 대해서 소스 영역과 드레인 영역 사이의 거리(또한, 채널 길이라고도 함)에 의존한다. 따라서, 게이트 전극에 제어 전압을 인가하여 절연층 아래에 전도성 채널을 빠르게 생성하는 능력과 더불어, 채널 영역의 전도도는 실질적으로 MOS 트랜지스터의 성능을 결정한다. 따라서, 채널 길이의 감소 및 그와 관련된 채널 저항의 감소는, 집적회로의 동작속도를 증가시키는데 있어 채널 길이를 가장 지배적인 설계 기준(criterion)이 되게 한다.
하지만, 트랜지스터 치수(dimension)의 지속적인 감소는, 그와 관련된 많은 문제점들을 수반하는데, 이러한 문제점들은 MOS 트랜지스터의 채널 길이를 지속적으로 감소시킴으로써 얻을 수 있었던 장점들을 부당하게 상쇄시키지 않도록 해결되어야만 한다. 이와 관련된 가장 큰 문제점은 가령, 트랜지스터의 게이트 전극과 같은 임계치수를 갖는 회로 구성요소들을 신뢰성 있고 재생가능하게 만들 수 있는 새로운 세대의 디바이스에 대한 향상된 포토리소그래피 방법과 식각 방법의 발전이다. 또한, 원하는 채널 제어성과 더불어 낮은 시트 저항 및 낮은 접촉 저항을 제공하기 위해, 소스 영역과 드레인 영역에서 수평 방향뿐만 아니라 수직방향으로도 정교한 도핑 프로파일을 필요로 하고 있다. 더구나, 누설전류 조절이라는 관점에서 보면, 게이트 절연층에 대한 PN 접합들의 수직적 위치가 또한 임계 설계 기준을 대표한다. 따라서, 채널 길이를 감소시키는 것은, 게이트 절연층 및 채널 영역에 의해 형성되는 계면에 관하여 소스 영역 및 드레인 영역의 깊이를 감소시키는 것을 또한 필요로 하는 바, 이에 따라 정밀한 이온주입 기술이 필요하다. 다른 접근법들에 따르면, 높여진(raised) 드레인 영역 및 높여진(raised) 소스 영역이라고도 언급되는 에피택셜 성장된 영역들은 게이트 전극에 대해 소정의 오프셋을 갖고 형성되어, 상기 높여진 드레인 영역 및 높여진 소스 영역의 증가된 전도도를 제공하며 동시에 게이트 절연층에 관하여 얕은 PN 접합을 유지한다.
가령, 트랜지스터의 게이트 길이와 같은 임계 치수에 대한 지속적인 사이즈 감소는, 상기에서 설명한 공정 단계들과 관련된 고도로 복잡한 공정 기술들에 대한 적응 및 가능하다면 새로운 개발을 필요로하기 때문에, 주어진 채널 길이에 대해서 채널 영역내에서 전하 캐리어 이동도를 증가시킴으로써 트랜지스터 소자들의 디바이스 성능을 향상시키는 것이 제안되어 왔으며, 이에 따라 디바이스 스케일링과 관련된 전술한 공정 적응들을 회피하면서도 미래의 기술 진보에 비교될만한 성능 향상을 얻을 수 있는 가능성을 제공한다. 기본적으로, 채널 영역내에서 전하 캐리어의 이동도를 증가시키기 위해 적어도 2개 이상의 매커니즘이 결합되어 또는 개별적으로 사용될 수 있다. 첫번째로, 채널 영역내에서 불순물의 농도가 감소될 수 있으며, 이에 의해 전하 캐리어들에 대한 스캐터링 현상들(scattering events)이 감소되어 따라서 전도도가 증가된다. 하지만, 채널 영역에서 불순물의 농도를 감소시키는 것은 트랜지스터 디바이스의 문턱전압에 중대한 영향을 미치기 때문에, 요망된 문턱전압을 조절할 수 있는 다른 매커니즘이 개발되지 않은 경우에는, 상기 불순물의 농도를 감소시키는 방법은 현재로선 그다지 매력적인 방법이 아니다. 두번째로, 전형적으로는 (100) 면 방향(surface orientation)인 채널 영역내에서의 격자 구조가 변화될 수 있는데, 예를 들면 채널 영역내에 상응하는 변형(strain)을 발생시키는 신장성(tensile) 또는 압축성 스트레스를 생성함으로써 전자들 또는 홀들의 이동도를 각각 변화시킬 수 있다. 예를 들면, 채널 영역내에서 신장성 변형을 생성함으로써, 신장성 변형의 크기 및 방향에 의존하여 전자의 이동도를 증가시킬 수 있어 120％ 또는 그 이상의 이동도 증가를 얻을 수 있으며, 이 말은 곧 이에 상응하는 전도도의 증가로 직접적으로 해석될 수 있다. 다른 한편으로, 채널 영역내의 압축성 변형은 홀들의 이동도를 증가시킬 수도 있으며, 그 결과 P-타입 트랜지스터들의 성능을 향상시키는 가능성을 제공한다. 스트레스 또는 변형 공학(strain engineering)을 집적회로 제조에 도입하는 것은 차세대 디바이스에 대한 매우 전도 유망한 접근이다. 왜나하면, 예들 들면, 변형된 실리콘은 "새로운" 타입의 반도체 물질로 간주될 수 있어, 고가의 반도체 물질 및 제조 기술들을 사용하지 않고도 고속의 강력한 반도체 디바이스들의 제조가 가능해진다.
결론적으로, 상응하는 변형을 야기하는 신장성 또는 압축성 스트레스를 생성하도록 실리콘/게르마늄 층 또는 실리콘/탄소 층을 채널 영역내에 또는 하부에 도입하는 것이 제안되어 왔다. 비록, 채널 영역내에 또는 그 하부에 스트레스 생성 층들(stress-creating layers)을 도입함으로써 트랜지스터의 성능이 주목할만하게 향상될 수도 있지만, 통상적이며 잘 입증된 MOS 기술내에로 적절한 스트레스 층들의 형성을 구현하는 것은 막대한 노력을 필요로 한다. 예를 들어, 게르마늄 또는 카본을 함유한 스트레스 층들을 채널 영역 내 또는 그 하부의 적절한 위치에 형성하기 위해서는, 추가적인 에피택셜 성장 기술들이 개발되어 제조 공정 플로우내로 구현되어야만 한다. 따라서, 공정 복잡도가 매우 증가되며, 제조 비용도 역시 증가되고 생산 수율이 감소할 가능성도 높아진다.
따라서, 다른 접근법들, 예를 들어 오버레이(overlaying) 층들, 스페이서 요소들 등등에 의해 생성되는 외부 스트레스가, 채널 영역내에서 원하는 변형을 생성하기 위한 시도로 사용되었다. 하지만, 특정한 외부 스트레스를 인가함으로써 채널 영역내에서 변형을 생성하는 프로세스는, 외부 스트레스를 채널 영역내의 변형으로 변화시킴에 있어 매우 비효율적인 문제점이 있는데, 이는 채널 영역이 SOI(Silicon On Insulator) 디바이스들의 매립된 절연층 또는 벌크 디바이스들의 잔존(remaining) 벌크 실리콘에 매우 강하게 결합되어 있기 때문이다. 따라서, 이 방법은 비록 채널 영역내에 추가적인 스트레스 층들을 필요로 하는 먼저 논의된 접근법에 비해서 더 많은 장점을 제공하긴 하지만, 획득할 수 있는 변형이 상당히 작기때문에 후자의 접근법을 덜 매력적으로 만들고 있다.
최근에는, (100) 면 방향 및 (110) 면 방향의 서로 다른 2개의 방향들을 갖는 실리콘 영역들을 포함하는 소위 혼성 기판(hybrid substrate)을 제공하는 것이 제안되어 왔는 바, 이는 (110) 실리콘 내에서 홀의 이동도는 (100) 실리콘 내에서의 이동도 보다 약 2.5 배 정도라는 공지의 사실 때문이다. 따라서, N-채널 트랜지 스터들의 채널 영역들 내에서 우세한 전자 이동도를 제공하는 (100) 방향은 유지하면서도, CMOS 회로내의 P-채널 트랜지스터에 대해서 (110) 채널 영역을 제공함으로써, 임의의 트랜지스터 아키텍쳐에 대해 2개 타입 모두의 트랜지스터들을 함유한 회로들의 성능은 현저하게 향상될 수 있다. 하지만, 하나의 기판내에 2가지 타입의 결정 방향을 도입하는 것은 추가적이면서도 복잡한 공정 단계들을 요구하기 때문에, 이러한 기술은 현재 잘 정립된 CMOS 기술과 결합되었을 때 융통성이 약하게 된다.
전술한 상황을 고려해 보면, 현재의 기술들과 상당한 정도로 호환가능하면서도 서로 다른 기판 부분에서 전하 캐리어 이동도의 효율성 있는 증가가 가능한 융통성 있는 기술에 대한 요구가 존재하고 있다.
하기에서는, 본 발명의 소정 양상들에 대한 기본적인 이해를 위해 본 발명에 대한 간략화된 요약이 제공된다. 이러한 요약은 본 발명에 대한 배타적인 개요가 아니다. 본 발명의 중요 요소들 또는 결정적인 요소를 식별하기 위해서 또는 본 발명의 범위를 한정하기 위해서 본 개요가 의도되어서는 않된다. 본 요약의 유일한 목적은, 다음에서 설명될 좀더 상세한 설명에 대한 도입부로서 간략화된 형식으로 몇몇 개념을 제공하기 위함이다.
일반적으로, 본 발명은, 본 발명의 예시적인 실시예들에 따라, 반도체 층내에 절연 영역을 형성하고 그 상에 웨이퍼 본딩 기술들을 이용하여 2번째 반도체 층을 형성함으로써, 가령 서로 다른 결정학적인 방향(crystallographic orientation) 및/또는 서로 다른 변형 특성들 등등과 같은 서로 다른 특성들을 갖는 서로 다른 결정질 반도체 영역들을 공통 기판에 형성하는 기술에 관한 것이다. 따라서, 제 1 및 제 2 반도체 층들의 특성들은, 서로 다른 기판들 상에서 개별적으로 조절될 수도 있으며 및/또는 상기 절연 영역에 제 2 반도체 층이 본딩(bonding)된 후에 더 조절될 수도 있다.
본 발명의 다른 예시적인 실시예에서는, 제 1 결정질 반도체 층내에 형성된 리세스(recess, 이하 리세스) 내에 절연 영역을 형성하는 것을 포함하여 이루어지며, 여기서 상기 제 1 결정질 반도체 층은 기판 상에 형성되며 제 1 특성을 갖는다. 더 나아가, 상기 절연 영역 및 상기 제 1 결정질 반도체 층 상에 제 2 결정질 반도체 층을 위치시키기 위해 최소한 하나 이상의 공정이 수행되며, 여기서 제 2 결정질 반도체 층은 상기 제 1 특성과는 다른 제 2 특성을 갖는다. 마지막으로, 제 2 결정질 반도체 층의 일부가 제거되어 제 1 결정질 반도체 층의 일부를 노출시킨다.
본 발명의 또 다른 예시적인 실시예에 따르면, 회로 구성요소들이 형성되는 기판은 제 1 특성을 갖는 제 1 결정질 반도체 영역을 포함하여 이루어진다. 더 나아가, 상기 기판은 제 1 반도체 영역과 수평적으로 인접하여 위치한 절연 영역을 포함한다. 제 2 결정질 반도체 층은 상기 절연 영역 상에 형성되며, 제 1 특성과는 다른 제 2 특성을 갖는다. 또한, 제 1 및 제 2 결정질 반도체 영역들 사이에는 격리 구조가 수평적으로 위치한다.
본 발명의 또 다른 예시적인 실시예에 따르면, 반도체 디바이스는 제 1 결정질 반도체 영역내에 형성된 제 1 채널 영역을 갖는 제 1 트랜지스터를 포함하여 이루어지며, 상기 제 1 반도체 영역은 제 1 결정학적인 방향에 의해 정의된다. 더 나아가, 상기 반도체 디바이스는 제 2 결정질 반도체 영역내에 형성된 제 2 채널 영역을 갖는 제 2 트랜지스터를 포함하여 이루어지며, 상기 제 2 반도체 영역은 제 1 결정학적인 방향과는 다른 제 2 결정학적인 방향에 의해 정의된다. 격리 구조가 제 1 및 제 2 결정질 반도체 영역들 사이에 형성되며 절연 영역이 제 1 결정질 반도체 영역 하부에 형성된다.
본 발명의 또 다른 예시적인 실시예에 따르면, 기판은, 제 1 결정학적인 방향을 갖는 제 1 결정질 반도체 영역과 상기 제 1 반도체 영역에 수평적으로 인접하여 위치한 절연 영역을 포함하여 이루어진다. 제 2 결정질 반도체 영역은 상기 절연 영역 상에 형성되며, 제 1 결정학적인 방향과는 다른 제 2 결정학적인 방향을 갖는다. 상기 기판은 제 1 및 제 2 결정질 반도체 영역들 사이에 수평적으로 위치한 격리 구조를 더 포함하여 이루어진다.
본 발명은 첨부된 도면들과 결부되어 하기의 설명들을 참조하여 이해될 수 있으며 유사한 참조번호들은 유사한 요소들을 나타낸다.
도1a-1h 는 본 발명의 예시적인 실시예들에 따라 서로 다른 특성들을 갖는 2개의 서로 다른 결정질 반도체 영역들을 갖는 반도체 디바이스 및 기판을 형성하는 다양한 제조 단계들의 절단면들을 도시한 도면이다.
도1i는 본 발명의 전술한 일실시예에 따라서 형성되지만, 상기 제 1 및 제 2 특성들과는 다른 제 3 특성을 갖는 적어도 하나의 제 3 결정질 반도체 층을 갖는 기판을 도시한 도면이다.
도1j는 본 발명의 예시적인 실시예들에 따라 트랜지스터 구성요소들이 형성되는 2개의 서로 다른 타입의 결정질 반도체 영역들을 포함하는 반도체 디바이스의 절단면을 도시한 도면이다.
도2는 본 발명의 실시예들에 따라 제 2 반도체 층이 본딩된 이후에 에피택셜 성장에 의해 변형된 반도체 층이 형성될 수도 있는 변형 버퍼층을 구비한 반도체 층을 포함하는 기판을 도시한 도면이다.
도3은 기판 변형 버퍼층, 제 2 반도체 층, 절연층이 형성되어 있는 기판을 도시한 도면이며, 상기 절연층은 본 발명의 다른 예시적인 실시예들에 따라 또 다른 기판에 본딩된다.
도4a-4b는 다양한 제조 단계들 동안에 반도체 디바이스를 도시한 도면으로, 변형된 제 1 반도체 층은, 에피택셜 성장된 변형 버퍼층(후속으로 이완됨)을 이용하는 에피택셜 성장에 의해 제 2 반도체 층의 존재하에서 형성된다.
본 발명에 대한 다양한 변형들 및 대체적인 형식들이 가능하지만, 일례로서의 특정 실시예들이 도면들에 도시되었으며, 본 명세서에서 상세히 설명되었다. 하지만, 본 명세서에 기재된 특정한 실시예에 관한 상세한 설명은, 본 발명을 개시된 특정한 형태로 제한하도록 의도되어서는 않되며, 그와 반대로 모든 변형예들, 등가물들, 대체예들이 첨부된 청구범위들에 의해 정의되는 것과 같은 본 발명의 사상 및 범위내에 속하는 것으로 의도되어야 한다.
본 발명의 예시적인 실시예들이 다음에서 설명된다. 명확성을 위해서, 실제 구현에서의 모든 특징들이 본 명세서에서 설명되지는 않았다. 이러한 임의의 실제 구현예를 개발하는데 있어서, 개발자들의 특정한 목적, 가령 시스템과 관련된 제한사항 그리고 사업상의 제한 사항에 부합시키는 것(이는 각 구현예별로 달라질 것이다)을 달성하기 위해, 구현예별로 특정한 많은 사항들이 결정되어야만 한다는 점을 이해해야 한다. 더 나아가, 이러한 개발 노력은 복잡하고 시간이 걸리는 일일 수 있지만, 그럼에도 불구하고 본 명세서에서 개시된 내용에 의해 도움을 받는 당업자에게는 이러한 개발 노력이 통상적인 작업일 수도 있음을 이해해야 한다.
이제부터 첨부된 도면들을 참조로 하여 본 발명이 설명될 것이다. 다양한 구조들, 시스템들 및 디바이스들이 설명의 목적만을 위해서 그리고 당업자들에게 잘 알려진 세부사항들로 본 발명을 모호하게 만들지 않기 위해, 도면들내에서 도시된다. 그럼에도 불구하고 첨부된 도면들은, 본 발명의 예시적인 실시예들을 설명하고 기술하기 위해 포함되었다. 본 명세서에서 사용된 단어들 및 숙어들은, 관련된 기술분야의 당업자들이 이해하는 단어들 및 숙어들과 일치하는 의미를 갖도록 이해되고 번역되어야만 한다. 용어 또는 어구에 대한 특별하지 않은 정의, 즉 해당 기술분야의 당업자들에 의해 이해되는 통상적이면서 관행적인 의미와는 다른 정의, 는 본 명세서의 단어 또는 어구의 일관된 사용에 의해 내포되도록 의도된다. 용어나 어구들이 특별한 의미를 갖도록 의도되는 정도(즉, 당업자들에 의해 이해되는 의미와는 다른 의미), 이러한 특별한 정의는, 용어나 어구에 대한 특별한 정의를 직접적이며 모호하지 않게 제공하는 명확한 방법을 통해 명세서에서 명백하게 설명될 것이다.
본 발명은 절연 영역이 제 1 반도체층 내에 형성될 수도 있다는 개념에 기반하고 있으며, 제 1 반도체층은 그 상부에 웨이퍼 본딩 기술에 의해 제 2 반도체층이 형성될 위치 홀더(place holder)로서 작용할 수도 있다. 특정 실시예들에서는, 절연 영역의 형성은 잘 확립된 얕은 트렌치 분리(Shallow Trench Isolation : STI) 공정들에 의해 완수되며, 몇몇 실시예들에서는 디바이스의 후속 공정을 위해 상기 제 1 반도체층 내에서 요구되는 격리 트렌치들이 절연 영역과 함께 동시에 제 1 반도체층 내에 형성될 수도 있다. 도면들을 참조하여, 본 발명의 또 다른 예시적인 실시예들이 좀더 상세하게 설명될 것이다.
도1a는 캐리어(carrier) 물질층(102) 및 절연층(103)을 포함할 수도 있는 기본(basic) 또는 핸들(handle) 기판(101)을 포함하여 이루어진 반도체 디바이스(100)에 대한 절단면을 도시한 도면이다. 몇몇 실시예들에서는, 상기 핸들 기판(101)은, 가령 실리콘과 같이 특정한 결정학상의 방향을 갖는 결정질 반도체 물질을, 완전히 포함하여 이루어질 수도 있다. 예를 들면, 절연층(103)이 없는 핸들 기판(101)은, (100) 방향 또는 (110) 방향을 갖는 결정질 실리콘 기판을 나타낼 수도 있는데, 이러한 방향들은 NMOS 디바이스들 및 PMOS 디바이스들 각각에 향상된 전하 캐리어 이동도를 제공하기 때문이다. 반도체 디바이스(100)는 핸들 기판(101) 상에 형성된 제 1 결정질 반도체층(104)을 더 포함하여 이루어진다. 도시된 실시예에서, 적층된 층들(102, 103, 104)은 실리콘-온-절연물(Silicon-On-Insulator : SOI)를 나타낼 수도 있으며, 여기서 절연층(103)은 매립된 산화층 또는 임의의 다 른 적절한 절연층을 나타낼 수 있다. 상기 핸들 기판(101)이 결정질 벌크 기판을 나타낼 때, 제 1 반도체층(104)은 결정질 벌크 기판의 상부층 영역을 나타낼 수 있으며, 또는 에피택셜 성장된 반도체층의 형태로 제공받을 수도 있다. 현재, 대다수의 최신 집적회로들은 실리콘 기반에서 생산되므로, 상기 제 1 결정질 반도체층(104)이 실리콘을 포함하여 이루어질 때, 본 발명이 특별히 유리하다는 점 역시 이해되어야 한다. 하지만 본 발명의 기본 원리들은 복잡한 회로를 구성하는데 있어 적절하다고 고려되는 임의의 반도체 물질에도 쉽게 적용될 수 있다.
제 1 반도체층(104)은 가령, 반도체 물질의 타입, 결정학적인 방향, 소정 양의 변형, 소정 레벨의 도판트 농도, 등등과 같은 적어도 하나의 특정한 성질에 의해 특징된다. 특정 실시예들에서는, 제 1 반도체층(104)은 결정학적인 방향에 의해 적어도 한정되며 그리고 특정한 일례에서 (100) 또는 (110) 의 면 방향을 갖는 결정질 실리콘을 의미할 수 있다.
절연층(105)이 제 1 반도체층(104) 상에 형성되며, 절연층들(106, 107)을 포함하는 적층된 형태로 제공될 수도 있다. 예를 들면, 절연층(105)은 산화실리콘층(silicon oxide layer) 및 질화실리콘층(silicon nitride layer)의 형태로 층들(106, 107)을 각각 포함할 수 있다. 상기 절연층(105)은 또한, 단일 물질층일 수도 있으며 또는 추가적인 층들 또는 서로 다른 물질 조합을 포함할 수도 있고, 특별하게는, 후속하는 포토리소그래피 단계에서 역 반사(back reflection)를 감소시키는 광학 특성을 갖는 반사방지 코팅(Anti-reflecting-Coating : ARC)을 포함할 수도 있다. 후속으로, 제 1 반도체층(104) 내에 형성될 리세스의 치수에 실질적으로 대응하는 치수의 개구부(109)가 형성되어 있는 레지스트 마스크(108)가 절연층(105) 상에 형성된다. 특정한 실시예들에서, 레지스트 마스크(108)는, 적어도 하나의 개구부(110)가 후속 제조 공정에서 제 1 반도체층(104) 내에 및 제 1 반도체층(104) 상에 회로 구성요소들을 형성하기 위해 필요한 격리 트렌치의 위치 및 사이즈에 대응하도록, 소정 치수를 가지며 소정 위치에 위치되어 있는 적어도 하나 이상의 개구부들(110)을 포함할 수도 있다.
도1a에 도시된 반도체 디바이스(100)를 제조하기 위한 전형적인 공정 플로우는, 다음과 같은 프로세스들을 포함하여 이루어질 수도 있다. 제 1 반도체층(104)을 포함하는 핸들 기판(101)은, 웨이퍼 제조업자들로부터 획득될 수도 있으며 또는 잘 정립된 웨이퍼 본딩 기술들에 의해 형성될 수도 있다. 그후, 상기 절연층(105)은, 절연층(105)의 구조에 따라 산화 및/또는 증착 기술들에 의해 형성될 수도 있다. 예를 들면, 산화층의 형태로 제공되었을 때, 상기 층(106)은 열 산화에 의해 형성될 수도 있으며 및/또는 가령, 플라즈마 강화 화학 기상 증착(Plasma Enhanced Chemicla Vapor Deposition : PECVD)과 같은 진보된 증착 기술들에 의해 형성될 수도 있다. 질화실리콘층의 형태로 제공되었을 때, 상기 층(107)은 잘 정립된 PECVD 기술들에 의해 형성될 수도 있다. 상기 레지스트 마스크(108)는, 스핀-온 등과 같은 기술에 의해 적절한 포토레지스트를 증착하고, 후속하여 프리-베이크(pre-bake), 노광(exposure), 포스트-베이크(post-bake), 현상(development) 단계를 포함하는 잘 정립된 포토리소그래피 기술들에 따라 형성될 수도 있으며, 이는 STI 형성 공정에서 전형적으로 사용될 수도 있다. 도1b는 후속하는 진보된 제조 단계에서의 반도체 디바이스(100)를 도시한 도면이다. 반도체 디바이스(100)는 제 1 반도체 층(104) 내에 형성된 리세스(111)를 포함하여 이루어지며, 격리 트렌치(112)를 또한 포함할 수도 있다. 더 나아가, 상기 리세스(111) 및 격리 트렌치(112)는 절연 물질로 실질적으로 완전하게 메워지는 바, 상기 절연 물질은 리세스(111), 격리 트렌치(112), 및 제 1 반도체층(104)의 잔존한 부분(104a)을 뒤덮는(covering) 절연층(113)의 형태로 제공된다. 상기 리세스(111) 및 격리 트렌치(112)는, 층들(107, 105)을 제거하고 최종적으로 제 1 반도체층(104)를 식각하는 고도의 이방성 건식 식각 공정들을 포함하는 잘 정립된 식각 기술들에 의해 형성될 수도 있다. 바람직하게는, 상기 리세스(111) 및 격리 트렌치(112)는 절연층(103)에 이를 때까지 형성되는 바, 이는 상기 부분들(104a) 상에 및 리세스(111) 상에 형성될 회로 구성요소들에 대해서 강화된 전기적인 절연을 제공하기 위함이다. 하지만, 먼저 논의된 바와같이, 상기 핸들 기판(101)은 벌크 반도체 기판을 나타낼 수도 있으며 리세스(111) 및 격리 트렌치(112)는, 디바이스의 요구사항들에 따라 특정한 깊이로 벌크 기판 내부로 식각될 수도 있다.
이에 따라, 상기 절연층(113)은, 리세스(111) 및 격리 트렌치(112)의 완전한 매립을 실질적으로 가능케 하는 진보된 증착 기술들에 의해 증착될 수도 있다. 리세스(111)는 격리 트렌치(112) 보다 상당히 큰 사이즈를 갖고 있기 때문에, 향상된 STI 형성 기술들에 따라 격리 트렌치(112)를 신뢰성 있게 매립할 수 있는 대응 기술들은 리세스(111)에 대해서도 신뢰성 있는 매립능력을 제공한다. 절연층(113)이 이산화실리콘을 포함하여 이루어질 때, TEOS 및 산소 및/또는 오존 기반의 열적 CVD(thermal CVD) 또는 고 농도의 플라즈마 CVD 프로세스가 절연층(113)을 형성하기 위해 사용될 수도 있으며, PECVD 기술과 결합되어 사용될 수도 있다.
이에 따라, 절연층(113)의 과다 물질(excess material)은, 화학적 기계적 연마(Chemical Mechanical Polishing : CMP)에 의해 표면 지형을 평탄화하기 위해 제거될 수 있다. 층(113)을 연마하는 동안에, 절연층(107)은 CMP 정지층으로서 기능할 수도 있는데, 이는 절연층(107)이 질화실리콘층으로 제공되는 경우, 절연층(113)에 비해 절연층(107)의 증가된 경도(hardness) 때문이다. 결과적으로, 표면에 걸쳐서 두께 변화가 단지 미세할 뿐인 실질적으로 평탄화된 표면 지형이 얻어질 수 있다. 따라서, 층(107)의 잔여물은 층(106)을 노출시키는 선택적 식각공정을 통해 제거될 수도 있다. 다른 실시예들에서는, 상기 층(106)은 생략될 수도 있으며, 층(107)의 잔여물을 제거한 이후에, 반도체 부분들(104a)이 노출될 수도 있음을 유의해야 한다. 따라서, 얇은 산화층이 열 산화(thermal oxidation) 또는 증착에 의해 형성될 수도 있다. 다른 실시예들에서는, 노출된 반도체 부분들(104a)은, 웨이퍼 본딩을 위해 제 2 기판으로부터의 절연층을 받아들일 수 있도록 커버되지 않은 상태로 남겨질 수도 있는 바, 이에 대해서는 후술한다.
도1c는 층(113)의 절연물질로 매립되어 절연 영역(111a)을 형성하는 리세스(111)와, 층(113)의 절연물질로 또한 매립되어 격리 구조(112a)를 형성하는 격리 트렌치(112)를 구비한 반도체 디바이스(100)를 도시한 도면이다. 또한, 반도체 디바이스(100)는 실질적으로 평탄화된 표면(114)을 포함하여 이루어지는 바, 이는 층들(106, 113)이 이산화 실리콘 층들을 나타낼 때, 이산화 실리콘을 포함하여 이루 어진 표면층을 나타낼 수도 있다. 전술한 바와같이, 실질적으로 평탄화된 표면(114)은 또한, 상기 부분들(104a)을 완전히 노출함으로써 형성될 수도 있으며, 이를 테면, 층(106)을 완전히 생략하던가 또는 상기 층(106)을 선택적으로 제거하고 이와 관련하여 절연 영역(111a) 및 격리 구조(112a)의 표면 부분들을 또한 제거함으로써 형성할 수 있다. 더 나은 접착 특성을 고려하면, 후속 공정에서 표면(114)은 실질적으로 이산화 실리콘을 포함하여 이루어지는 것이 바람직하다.
만일, 표면(114)의 강화된 평탄성이 유리하다고 간주된다면, 상기 층(107)의 잔여물을 제거한 이후에, 상기 CMP 공정이 층(106) 또는 그 일부분을 제거하도록 지속될 수도 있다. 이러한 더 지속되는 CMP 프로세스 동안에, 리세스(111) 상에서 표면(114)이 미약하게 리세스되는 것을 야기하는 소정의 침식효과가 적어도 어느 한도에서는 보상될 수도 있다. 더구나, 영역(111a)내에서 "산화막 레벨"을 유지하면서도 부분들(104a)내에서 실리콘을 소모하면서 추가적인 산화층이 증착되거나 열 산화에 의해 형성될 수도 있다. 따라서, 상기 산화막은 CMP에 의해 부분적으로 제거될 수도 있으며, 향상된 평탄도의 상기 표면(114)을 얻을 수 있다.
도d는, 도너(donor) 기판(150)을 표면(114)에 접착하는 기판 본딩 프로세스 전에 반도체 디바이스(100)를 도시한 도면이다. 상기 기판(150)은 절연물질 또는 결정질 반도체 물질을 포함할 수도 있는 기본 물질(153)을 포함하여 이루어지며, 그 상부에 제 2 결정질 반도체층(152)이 형성된다. 상기 제 2 결정질 반도체층(152)은 결정질층이며 가령, 반도체 물질의 타입, 결정학적인 방향, 층(152)내의 변형도 등등과 같은 적어도 하나 이상의 성질에 의해 특징된다. 일 실시예에서, 상기 적어도 하나 이상의 성질은, 제 1 반도체층(104)의 결정학적인 방향과는 다른 결정학적인 방향을 나타낸다. 따라서, 제 2 반도체층(152) 상에 및 내에 어떤 종류의 트랜지스터 요소들이 형성될 것인지에 따라서, 제 2 반도체층(152)은 (100) 또는 (110) 방향을 갖는 실리콘 층을 나타낼 수도 있다. 더 나아가, 일 실시예에서는 상기 기판(150)은, 제 2 반도체층(152)의 상부에 형성된 이산화실리콘층과 같은 절연층(151)을 포함하여 이루어질 수도 있다. 만일, 반도체 디바이스(100)가 반도체 부분들(104a)에서 노출된 표면들을 포함하여 이루어진다면 즉, 상기 표면이 절연 부분들(111a, 112a) 및 결정질 부분들(104a)을 포함하도록 층들(107, 106)이 실질적으로 완전하게 제거된다면, 특히나 상기 절연층(151)이 제 2 반도체층(152) 상에 제공된다. 더 나아가, 상기 기판(150)은, 상기 기판(150)을 상기 표면(114)에 본딩한 이후에 기본 물질(153)을 제거하기 위한 분열(cleavage) 영역을 정의하는 소정 깊이의 이온주입 영역(154)을 포함하여 이루어질 수도 있다.
상기 기판(150)은, 원하는 결정학적인 방향을 갖는 결정질 반도체 기판을 제공하고 이온주입 영역(154)을 형성하도록 적절한 이온류들을 이온주입함으로서 형성될 수도 있다. 예를 들어, 수소 이온 또는 헬륨 이온이 소정의 깊이에서 이온류의 피크 농도가 중앙에 오도록 하기 위해 각각의 이온주입 에너지와 도즈를 갖고 이온주입될 수 있다. 절연층(151)이 요구되는 때에는, 결정질 물질(152)이 산화될 수도 있으며 및/또는 적절한 절연물질이 증착될 수도 있는데, 절연층(151)의 형성 전 또는 형성 후에 이온주입 영역(154)을 형성하기 위해 이온류(ion species)가 도입될 수도 있다. 따라서, 상기 기판(150)은 표면(114)과 접착되는 바, 잘 정립된 본딩 기술들에 따라 적절한 압력과 열을 인가함으로써, 층(151) 또는 층(152)이 표면(114)에 대면하여 접착된다. 특정 실시예에서는, 층들(106, 151)은 이산화 실리콘 층들을 나타내며, 따라서 매우 우수한 접착성을 갖는다. 다른 실시예에서는, 상기 기판(150)은 절연층(151)을 제공함이 없이 층(106)과 본딩되는데, 따라서, 제 2 반도체층(152)이 절연층(106) 상에 곧바로 위치된다. 따라서, 이온주입 영역(154)에 분열(cleavage) 영역을 형성하기 위한 열처리가 수행될 수도 있으며, 표면(114)에 본딩되어 있는 제 2 반도체층(152)으로부터 기본 물질(153)을 제거하기 위해 그 외의 임의의 공정(process) 기술이 적용될 수도 있다.
도1e는 절연영역(111a), 격리 구조(112a) 및 반도체 부분들(104a) 상에 제 2 반도체층(152)을 형성한 이후의 반도체 디바이스(100)를 도시한 도면으로, 제 2 반도체층(152)의 소정영역을 커버하는 레지스트 마스크(115)도 도시되어 있다. 특정 실시예에서, 상기 레지스트 마스크(115)는 개구부(115a)를 포함하여 이루어지는데, 상기 개구부(115a)는 설계 요구에 따라 제 2 반도체층(152)내에 형성될 격리 트렌치에 대응하는 치수와 위치를 갖는다. 몇몇 실시예에서는 가령, 도1a의 적층구조(105)와 같은, 복잡한 STI 형성기술들과 양립할 수 있는 대응하는 적층구조(미도시)가 제 2 반도체층(152) 상에 형성될 수도 있음을 유의해야 한다. 따라서, 적층구조(105)와 관련하여 먼저 논의된 해당사항들이 이러한 선택적인(optional) 적층구조에도 동일하게 적용된다.
향상된 포토리소그래피 기술 및 이방성 식각기술에 의해, 레지스트 마스크(115)에 의해 커버되지 않은 제 2 반도체층(152)의 소정부분들이 제거될 수 있다. 이후에, 질화실리콘 및/또는 이산화실리콘과 같은 절연물질이, 제 2 반도체층(152)의 제거된 부분을 매립하도록 고도로 콘포멀한(conformal) 또는 유동성(flow-like) 증착 기술을 이용하여 증착될 수 있다. 다음으로, 대응하는 표면 지형이, 도1b에 관하여 설명된 방법과 유사한 방식으로 CMP에 의해 평탄화될 수 있다. 따라서, 제 2 반도체층(152)에 대한 패터닝은 잘 정립된 STI 형성기술들에 기반하여 수행될 수도 있으며, 특정한 몇몇 실시예에서는, 대응하는 격리구조들이 층(152)의 잔존한 부분들내에 동시에 형성될 수도 있다. 더 나아가, 레지스트 마스크(115)는 제 2 반도체층(152)의 잔존한 부분의 수평 사이즈를 결정하는 치수를 갖는 것이 바람직한데, 이러한 방법을 통해 상기 대응하는 격리구조들이 제 2 반도체층(152)의 잔존한 부분을, 소정부분들(104a) 및 그 상에 형성된 임의의 반도체 영역들과 절연되도록 형성될 수도 있다. 이에 대해서는 후술한다.
도1f는 전술한 일련의 공정이 진행된 이후의 반도체 디바이스(100)를 도시한 도면이다. 따라서, 상기 디바이스(100)는 실질적으로 평탄한 표면(158)을 갖는 평탄화된 절연층(156)을 포함하여 이루어지는 바, 상기 평탄화된 절연층(156)은 제 2 반도체층(152)의 소정 부분들(152a)을 뒤덮고 있으며, 상기 소정부분들(152a) 사이에는 격리구조(155)가 형성되어 있다. 또한 또 다른 격리구조(157)가 상기 소정부분들(104a) 및 소정부분들(152a) 사이에 수평적으로 형성되어 있다. 상기 절연층(156)은 이산화실리콘, 질화실리콘 또는 다른 임의의 적절한 절연물질을 포함하여 이루어질 수도 있다. 상기 절연층(156)은, 예를 들어, 질화실리콘, 이산화실리콘 등등으로 이루어진 라이너(160)를 포함하여 이루어질 수도 있다. 임의의 STI 형 성공정이 도1f에 도시된 반도체 디바이스를 형성하는데 적용될 수도 있음을 유의해야 한다. 예를 들어, 임의의 산화공정들, 또는 소위 "늦은 라이너(late liner)" 공정들이 격리 구조들(155 및 157)내에서 원하는 정도의 코너 라운딩을 얻기 위해 사용될 수도 있다. 동일한 사항들이 절연영역(111a) 및 격리 구조(112a)(도1b)의 형성에도 또한 적용될 수도 있음을 유의해야 한다. 더 나아가 레지스트 마스크(116)가 절연층(156) 상에 형성되는 바, 몇몇 실시예에서는 향상된 리소그래피 공정을 수행하는데 필요한 임의의 절연층들(미도시)을 포함할 수도 있다. 상기 레지스트 마스크(116)는, 절연영역(111a) 및 격리구조(112a)의 형성을 위한 레지스트 마스크(108)(도1a)의 이미지와 반대의 이미지를 실질적으로 나타낼 수 있다.
레지스트 마스크(116)를 형성한 이후에, 상기 디바이스(100)에는, 제 1 반도체층(104)의 소정 부분들(104a)을 노출시키는 이방성 식각공정(117)이 수행될 수도 있다. 여기서, 상기 층(160)은, 상기 층(156)의 벌크 물질을 제거한 다음에 제 1 식각정지층으로 작용할 수도 있다. 층(157)을 오픈시킨 이후에, 상기 식각공정(117)은, 적어도 부분적으로는 층(151) 및 층(106)을 오픈시키도록 지속될 수도 있다. 이러한 복잡한 식각 단계 동안에, 상기 식각정지층(160)은 실질적으로 균일한 식각 공정을 제공하는 바, 식각정지층(160)상에서 식각이 정지된 후, 식각 프론트(etch front)는, 기판의 다양한 부분들에 걸쳐서 실질적으로 동시에 상기 소정 부분들(104a)에 다다를 수 있기 때문이다. 다른 경우들에서는, 식각 프론트(117)가 층(160) 상에서 및 내에서 멈춘 후에, 상기 층(160)은 오픈될 수 있으며 층들(151 및 106)의 소정 부분들은 이방성 식각에 의해 제거될 수도 있으며, 반면에 잔존한 부분은 적절하게 디자인된 습식 화학 식각 공정에 의해 제거될 수 있다. 따라서, 상기 소정부분들(104a)의 노출된 표면 영역 역시 깨끗해진다. 이러한 습식 식각공정 동안에, 소정 양의 상기 노출된 부분들(104a)이 또한 제거될 수도 있으며, 따라서 후속하는 선택적 에피택셜 성장 공정에 부정적인 영향을 끼칠 수 있는 표면 오염물이 역시 감소될 수 있다.
도1g는 선택적 에피택셜 성장 공정에 의해 상기 소정 부분들(104a) 상에 형성된 에피택셜적으로 성장된 결정질 반도체 영역들(104b)을 구비한 반도체 디바이스(100)를 도시한 도면이다. 선택적 에피택셜 성장 공정에서, 하부의 결정질 반도체 물질의 노출된 표면 부분들에서 증착된 반도체 물질의 부착력을 획득하도록, 증착 파라미터들이 조절되나, 가령 표면(158)과 같은 절연물질들에 대한 접착력은 영속적으로 물질들을 증착하기에는 너무 약하다. 선택적 에피택셜 성장에 대한 특히, 실리콘에 대한 상응하는 증착 레시피들은 당 업계에서 잘 정립되어 있다. 특정한 실시예에서, 소정두께의 성장된 부분들(104b)(104c로 표시됨)을 얻기 위해 성장 파라미터들이 조절되며, 성장된 부분들(104b)은 상기 소정 부분들(152a)에 대해 실질적으로 동일한 높이 레벨을 제공한다. 공정 파라미터들에 대한 적절한 선택은 쉽게 이루어질 수도 있는데, 이는 에피택셜 성장동안의 증착 비율은 이미 잘 알려져 있으며 층들(151)의 두께, 만일 필요하다면 상기 층(106) 및 상기 제 2 반도체층(152)의 두께 역시 이미 알려져 있거나 또는 잘 정립된 일련의 계측을 통해 쉽게 결정되기 때문이다.
도1h는, 제 2 반도체층(152)의 상기 부분들(152a)을 노출하도록 상기 층(156)의 표면 부분들을 제거한 이후와 만일 필요하다면, 상기 층(160)을 제거한 이후에, 반도체 디바이스(100)를 도시한 도면이다. 따라서, 상기 디바이스(100)는, 적어도 하나의 제 1 특성(가령, 결정학적인 방향)으로 특징되는 제 1 결정질 반도체 영역들(104b)를 포함하여 이루어지며, 또한 상기 제 1 특성과는 다른 적어도 하나의 특성에 의해 특징되는 제 2 결정질 반도체 영역(152a)을 포함하여 이루어진다. 또한, 격리 구조(157)가 제 1 반도체 영역(104b)과 제 2 반도체 영역(152a) 사이에서 수평적으로 배치되어, 이러한 2가지 타입의 반도체 영역들 사이에서 신뢰성 있는 전기적인 절연을 제공한다. 또한, 설계 요구들에 따라, 상응하는 영역들(104a)과 결합된 제 1 반도체 영역들(104b)은 각각의 격리 구조(112a)에 의해 서로 분리될 수도 있다. 이와 유사하게 상기 제 2 반도체 영역들(152a)은, 설계 요구들을 준수하며 각각의 격리 구조(155)에 의해 분리될 수도 있다. 예를 들면, 상기 제 1 반도체 영역들(104b)은 (100) 면 방향을 갖는 결정질 실리콘 영역을 나타낼 수도 있으며, 반면에 제 2 반도체 영역들(152a)은 (110) 면 방향을 갖는 실리콘 영역을 나타낼 수도 있다. 따라서, 상기 영역들(104b)은 N-채널 트랜지스터들의 형성을 위해 바람직하게 사용될 수도 있으며, 상기 영역들(152a)은 P-채널 트랜지스터들의 형성을 위해 바람직하게 사용될 수도 있다. 물론 다른 실시예들에서는, 상기 영역들(104b)은 (110) 실리콘 영역들을 나타낼 수도 있으며, 반면에 상기 영역들(152a)은 (100) 실리콘 영역들을 나타낼 수도 있다. 몇몇 실시예에서는, 상기 소정 부분(104) 및 소정 부분(152)은, 다른 특성들(가령, 반도체 물질의 타입, 도판트 농도, 고유의 변형 등등)에서 대안적으로 또는 추가적으로 다를 수도 있다. 먼저 상술한 바와같이, 채널 영역들에서의 변형 공학(strain engineering)은 점점 더 중요시되고 있기 때문에, 상기 영역들(104b 및 152a)은 각각의 변형 요소들을 나타내도록 형성될 수도 있다. 상기 영역들(104b 및 152a) 내에서 변형을 생성하기 위한 대응 기술들은 도2 내지 도4를 참조하여 설명될 것이다.
결과적으로, 상기 반도체 디바이스(100)는 적어도 2개의 서로 다른 타입의 결정질 반도체 영역들을 제공하여 반도체 회로 구성요소들을 그 상에 형성하기 위한 기판으로 간주될 수 있으며, 상기 적어도 2개의 서로 다른 반도체 영역들 각각의 특정한 특성들은 적어도 부분적으로는 미리 조절될 수도 있는 바, 다른 결정질 반도체 영역에 영향을 끼치는 제조 공정들을 필요로 하지 않는다.
도1i는 또 다른 예시적인 실시예에 따른 반도체 디바이스(100)를 도시한 도면으로, 상기 영역들(104b 및 152a)의 특성들과는 다른 특성을 나타내는 적어도 하나의 또 다른 결정질 반도체 영역이 형성되어 있다. 상기 디바이스(100)는, 예를 들어, 디바이스 요구사항에 따라 상기 영역들(104b) 중 하나 내에 형성된 제 2 절연 영역(120)을 포함하여 이루어진다. 또한, 절연층(118)이 상기 제 2 절연영역(120) 및 상기 층들(152a, 104b)의 상부에 형성될 수도 있으며, 제 3 결정질 반도체층(119)이 절연층(118)의 상부에 형성된다. 제 3 결정질 반도체층(119)의 적어도 하나의 특성이 제 1 및 제 2 특성과 다르다는 점을 제외하면, 제 1 및 제 2 반도체층(104, 152) 및 대응하는 절연층들(105, 151)에 대해서 앞서 설명한 것과 같은 해당 사항이, 상기 절연층(118) 및 상기 제 3 반도체층(119)에 대하여 실질적으로 동일하게 적용된다. 상기 제 3 반도체층(119)은 가령, 도1d를 참조하여 설명한 것과 같은 웨이퍼 본딩 기술에 의해 형성될 수도 있다. 이와같은 경우에, 서로 다른 타입의 복수개의 결정질 반도체 영역들이 하나의 기판 상에 형성될 수도 있으며, 따라서 극도로 복잡한 응용예들에 관한 물질적인 요구사항들을 만족시킬 수 있는 능력을 제공하게 된다.
도1j는 도1h에 도시된 디바이스(100)로부터 시작하여, 상기 부분들(104b) 내에 및 상에 전계 효과 트랜지스터들로 나타나는 제 1 회로 구성요소들(159) 및 상기 부분들(152a) 내에 및 상에 전계 효과 트랜지스터들로 나타나는 제 2 회로 구성요소들(158)을 형성하기 위한 다수의 제조 공정들을 수행한 이후의, 반도체 디바이스(100)를 도시한 도면이다. 상기 트랜지스터들(159, 158)은 각각의 채널 영역들(159a, 158a)을 가지며, 이들의 전하 캐리어 이동도는 상기 소정 부분들(104b, 152a)에 의해 각각 실질적으로 결정된다. 따라서, 도1h에 도시된 디바이스 또는 기판(100)으로부터 시작했을 때, 실질적으로 통상적인 CMOS 제조 공정들이 중대한 변형없이 적용될 수 있으며, 그럼에도 불구하고 특별하게 설계된 채널 영역들(158a, 159a) 때문에 회로 성능에 있어 상당한 향상을 얻을 수 있으며, 상기 특별하게 설계된 채널 영역들(158a, 159a)은 P-채널 트랜지스터들 및 N-채널 트랜지스터들에 각각 증가된 전하 캐리어 이동도를 개별적으로 제공한다. 하지만, 다음과 같은 점을 유의해야 하는 바, 지금까지 설명된 제조 공정단계들은 임의의 현재 사용중인 MOS 기술에 쉽게 적응될 수 있으며, 그리고 새롭게 개발된 제조 공정들 및 미래의 디바이스 기술들에도 또한 결합될 수 있다는 점을 유의해야 한다. 특히, 본 발명은, 서로 다른 결정질 영역들을 갖는 반도체 기판들의 제조를 특정한 현재의 또는 미래의 집적 체계로 통합하는데 있어 고도의 유연성을 제공할 수 있다.
도2는, 특정한 변형을 갖는 결정질 반도체 영역의 형성을 가능케하는 반도체 디바이스(200)를 도시한 도면이다. 도2에서, 상기 반도체 디바이스(200)는, 도1a를 참조로 하여 이미 설명된 구성요소들과 실질적으로 동일한 구성요소들을 포함하여 이루어지는데, 앞글자가 "1" 로 시작하는 대신에 "2" 로 시작하는 점을 제외하면 동일한 구성요소들은 동일한 참조번호들에 의해 참조된다. 따라서, 상기 반도체 디바이스(200)는, 예를 들어 층(202) 및 절연층(203)을 포함하는 핸들 기판(201)을 포함하여 이루어진다. 제 1 반도체층(204)이 그 상에 형성되며, 제 1 반도체층(204) 상부에는 절연층들(206 및 207)이 위치하고 있으며, 개구부들(209, 210)을 갖는 레지스트 마스크(208)가 뒤이어 형성된다. 또한, 상기 반도체층(204) 상에 결정질 변형 버퍼층(204s)이 제공된다. 상기 변형 버퍼층(204s)은, 그 하부의 반도체층(204)과 비교하면 미약하게 변형된 격자 간격(spacing)을 갖는 이완된 반도체 물질을 포함하여 이루어질 수도 있다. 예를 들면, 상기 변형 버퍼층(204s)은 실리콘/게르마늄 또는 실리콘/카본, 등등을 포함하여 이루어질 수도 있으며, 원하는 변형을 얻기 위해 특정한 원소 비율이 선택된다.
상기 반도체 디바이스(200)는 도1a를 참조로 하여 설명된 방식과 동일한 방식으로 형성될 수도 있으며, 상기 변형 버퍼층(204s)은 상기 층(204) 상에서 에피택셜 성장과 후속하는 이완 프로세스에 의해 형성될 수도 있다. 상기 이완 프로세스는 층(204s) 부근의 반도체층(204)내에 가령, 헬륨과 같은 적절한 이온류들의 침전(deposition) 및 후속하는 열처리를 포함한다. 이러한 열처리 동안에, 상기 헬륨은 공동들(voids)을 생성할 수도 있으며, 변형 버퍼층(204s)이 이완되도록 허용하는 전위 루프들(dislocation loops) 및 전위 싸이트(dislocation sites)들이 생성되어, 그 결과 자연적인 격자 간격이 채택된다.
상기 기판(200)에 대한 후속공정은 도1d 내지 도1h를 참조로 설명된 바와 같이 계속될 수도 있으며, 여기서, 도1g를 참조로 설명된 에피택셜 성장 공정은 대응하는 변형된 실리콘 영역(도1g의 영역들(104b))을 야기한다.
도3은, 가령, 도1a 내지 도1b를 참조하여 설명된 실시예들에 따라 형성된 디바이스와 같은 디바이스에 부착되도록 의도되거나 또는 가령, 도2를 참조하여 설명된 디바이스(200)에 부착되도록 의도되는 기판(350)을 도시한 도면이다. 기판(150)(도1d)의 구성요소들과 실질적으로 동일한 구성요소들은, 앞글자가 "1" 로 시작하는 대신에 "3" 로 시작하는 점을 제외하면 동일한 참조번호로 표시되었다. 따라서, 상기 기판(350)은 기본 물질(353), 상기 기본물질(353) 상에 형성된 제 2 반도체층(352), 및 상기 제 2 반도체층(352) 상에 형성된 절연층(351)을 포함하여 이루어진다. 또한, 변형 버퍼층(352s)이 상기 기본물질(353)과 상기 제 2 반도체층(352) 사이에 형성된다. 상기 변형 버퍼층(352s)은 기본물질(353)과 유사한 결정구조를 갖는 이완된 반도체 물질을 포함하여 이루어지며, 반면에 상기 제 2 반도체층(352)은, 변형 버퍼층(352s) 상의 에피택셜 성장 프로세스로 인해 변형된 결정구조를 갖는다. 예를 들어, 상기 변형 버퍼층(352s)은 실리콘/게르마늄 또는 실리콘/카바이드(carbide) 등등을 포함하여 이루어질 수도 있으며, 상기 결정질 기본 물질(353)은 실리콘이다. 기판(350)을 형성한 다음에, 상기 기판(350)은 대응하는 디바이스(가령, 도1d에 도시된 디바이스(100))에 본딩될 수도 있으며, 그 이후 상기 기본물질(353) 및 상기 변형 버퍼층(352s)이 제거될 수 있으므로 따라서, 하부의 절연층(351)에 강하게 부착된 변형된 제 2 반도체층(352)이 남는다. 이후에, 후속 공정이 계속될 수 있으며, 이는 도1e를 참조로 하여 설명된 바와같다.
결과적으로, 도2 및 도3을 참조로하여 설명된 실시예들은 서로 다른 결정질 반도체 영역들의 형성을 가능케하며, 이들 각각은 후속으로 각각의 전하 캐리어 이동도를 변경하기 위해 특별히 설계된 변형을 갖는다.
도4a는, 반도체 영역내에서 특정된 변형을 형성하기 위한 제조 단계 동안의 반도체 디바이스(400)를 도시한 도면이다. 상기 반도체 디바이스(400)는, 도1f를 참조로 하여 이미 설명된 구성요소들과 실질적으로 동일한 구성요소들을 포함하여 이루어지는데, 앞글자가 "1" 로 시작하는 대신에 "4" 로 시작하는 점을 제외하면 동일한 구성요소들은 동일한 참조번호들에 의해 참조된다.
따라서, 상기 반도체 디바이스(400)는, 층들(402 및 403)을 포함하는 기판(401)을 포함하여 이루어지는 바, 상기 층들(402 및 403) 상에는 제 1 특징에 의해 특징되는 결정질 부분들(404a)이 형성되어 있다. 또한, 이와 다른 제 2 특징을 갖는 결정질 부분들(452a)이 절연 영역(411a) 상에 형성되어 있는 바, 상기 결정질 부분들(452a)은 격리 구조(455)에 의해 서로 분리되며, 격리 구조(457)에 의해 소정 부분들(404a)로부터 분리된다. 또한, 결정질 부분들(404a)은 격리 구조(412a)에 의해 분리된다. 더구나, 변형 버퍼층(404s)은 상기 소정 부분들(404a) 상에 형성되어 있으며, 이온주입 영역(460)은 상기 소정 부분들(404a) 내에 형성되어 있다. 여기서, 상기 이온주입 영역(460)은 적절한 농도에서 헬륨과 같은 적절한 이온류들을 포함하여 이루어진다.
반도체 디바이스(400)는 도1a 내지 도1f를 참조로 하여 설명된 제조공정들에 따라 형성될 수도 있는데, 여기서 상기 부분들(404a)이 추가적으로 노출된 이후에 선택적 에피택셜 성장 기술들에 의해 상기 변형 버퍼층(404s)이 성장될 수도 있으며, 상기 소정 부분들(404a)이 실리콘으로 이루어진 경우, 예를 들어 실리콘/게르마늄 또는 실리콘/카본 기반의 선택적 에피택셜 성장 기술들이 사용된다. 상기 이온주입 영역(460)은, 특정한 도즈, 이온주입 시간, 및 이온주입 에너지를 갖고 헬륨 이온들(예를 들어)을 이온주입함으로서 형성될 수 있다. 이후에, 상기 디바이스(400)는 변형 버퍼층(404s)을 이완시키기 위해 열처리 될 수도 있으며, 즉 상기 소정부분들(404a) 내에 복수개의 전위 루프들 및 사이트들을 생성하여 층(404s) 내의 변형을 이완시키므로 따라서, 자연적인 격자구성으로 변화된다.
도4b는 후속하는 선택적 에피택셜 성장 공정 이후의 반도체 디바이스(400)를 도시한 도면으로, 상응하는 변형된 반도체 영역들(404b)이 변형 버퍼층(404s)상에 형성되어 있다. 따라서, 상기 변형 버퍼층(404s)을 조절함으로써, 상기 반도체 영역들(452a)의 특성들에 실질적으로 영향을 미치지 않는 특정한 변형이 영역(404b)내에서 생성될 수 있다.
결과적으로, 본 발명은 하나의 기판 상에 복수개의 서로 다른 결정질 반도체 영역들을 형성할 수 있는 기술을 제공하며, 각각의 결정질 반도체 영역의 적어도 하나의 특성은 특화된 설계 요구사항들을 만족시키도록 설계 될 수도 있다. 특히, 서로 다른 결정학적인 방향들이 하나의 기판상에 형성될 수도 있기 때문에, 각각의 결정질 반도체 영역들 내에 형성된 트랜지스터 구성요소들의 전하 캐리어 이동도를 상당하게 향상시킬 수 있는 능력을 제공할 수 있다. 또한, 본 발명에 따르면, 결정학적인 방향을 추가적으로 또는 대체적으로 적응시켜 디바이스의 성능을 더 향상시키는 특정한 변형을 포함할 수도 있도록, 각각의 결정질 반도체 영역을 특별하게 설계하는 것이 가능해진다. 이와 유사하게, 서로 다른 반도체 물질들이 하나의 기판상에 사용될 수도 있으며, 상기 물질들의 준비(preparation)는, 적어도 하나의 물질에 대해 적어도 부분적으로 개별적으로 완수될 수도 있다. 본 발명은 서로 다른 타입의 트랜지스터 구성요소들의 형성에 적용가능할 뿐만 아니라, 또한 전체 기판에 걸쳐서 서로 다른 타입의 결정질 영역들의 형성을 허용할 수도 있다. 따라서, 기판 전역에 걸친 제조 균일성을 향상시킬 수 있는 능력을 제공할 수 있다. 예를 들면, 반도체 제조에 있어 점차로 기판 직경이 증가함에 따라, 가령, 전기도금(electroplating), 증착, CMP, 등등과 같은 전체-기판(full-substrate) 공정들에서의 기판 전역에 걸친 균일성은, 원하는 최소 허용오차(minimun tolerance)을 제공하지 못할 수도 있다. 상술한 방법을 통해, 변형 등등과 같은 반도체 특성들은, 실질적으로 동일한 성능을 갖는 집적회로 칩들을 생산하도록 전체적인 기판 불균일성들에 적응될 수도 있다. 이에 따라, STI 구조와 같은 잘 정립된 공정 기술들이, 개별적인 서로 다른 반도체 영역들을 형성하기 위해 사용될 수도 있다.
앞서 설명된 특정한 실시예들은 단지 예시적인 것일 뿐이며, 본 발명은, 상이하지만 본 발명에서 개시된 내용에 의해 이익을 얻은 당업자에게는 명백하게 동등한 방법으로 수정 및 실시될 수도 있다. 예를 들어, 앞서 설명된 공정 단계들은 서로 다른 순서로 진행될 수도 있다. 더 나아가, 다음의 청구범위에서 설명된 바 이외의 그 어떤 제한도, 본 명세서에 개시된 구조(construction) 또는 설계의 상세한 설명에 대해 의도되지 않는다. 따라서, 앞서 개시된 특정한 실시예들이 수정되거나 변형될 수도 있으며, 이러한 모든 가변사항들이 본 발명의 범위 및 사상내에 있다고 간주되는 것은 명백하다. 따라서, 여기에서 추구하는 보호범위는 아래의 청구범위들에 진술된다.

Claims (20)

  1. 제 1 결정질 반도체 층(104) 내에 형성된 리세스(111) 내에 절연 영역(111a)을 형성하는 단계, 상기 제 1 결정질 반도체 층(104)은 기판 상에 형성되고 제 1 특성을 가지며, 상기 제 1 특성은 반도체 물질의 타입, 결정학적인 방향, 소정 양의 변형, 소정 레벨의 도판트 농도 중 하나이며;
    상기 절연 영역(111a) 및 상기 제 1 결정질 반도체 층(104) 상에 제 2 결정질 반도체 층(152)이 위치하도록 하는 적어도 하나의 공정을 수행하는 단계,
    상기 제 2 결정질 반도체 층(152)은 상기 제 1 특성과는 다른 제 2 특성을 가지며, 상기 제 2 특성은 반도체 물질의 타입, 결정학적인 방향, 소정 양의 변형, 소정 레벨의 도판트 농도 중 하나이며;
    상기 절연 영역(111a) 및 상기 제 1 결정질 반도체 층(104) 상에 제 2 결정질 반도체 층(152)이 위치하도록 하는 적어도 하나의 공정을 수행하는 단계는,
    상기 제 2 결정질 반도체 층(152)을 제 2 기판 상에 제공하고 상기 제 2 기판을 상기 기판과 본딩(bonding)시키는 단계를 포함하여 이루어지며; 그리고
    상기 제 1 결정질 반도체 층(104)의 일부를 노출시키도록 상기 제 2 결정질 반도체 층(152)의 일부를 제거하는 단계
    를 포함하여 이루어지는 제조방법.
  2. 제1항에 있어서,
    상기 제 1 결정질 반도체 층(104)의 상기 노출된 부분 상에 반도체 물질을 선택적으로 에피택셜 성장시키는 단계
    를 더 포함하여 이루어지는 제조방법.
  3. 제1항에 있어서, 상기 절연 영역(114a)을 상기 리세스(111) 내에 형성하는 단계는,
    상기 제 1 결정질 반도체 층(104)의 제 2 부분 내의 격리 트렌치(112)와 제 1 부분 내에 상기 리세스(111)를 공통적으로 형성하는 단계
    를 포함하여 이루어지는 제조방법.
  4. 제3항에 있어서,
    상기 리세스(111) 및 상기 격리 트렌치(112)를 완전히 매립하고 상기 제 1 결정질 반도체 층(104) 상에 절연물질의 제 1 층을 제공하도록 상기 제 1 결정질 반도체 층(104) 상에 절연 물질을 증착하는 단계
    를 더 포함하여 이루어지는 제조방법.
  5. 제4항에 있어서, 상기 제 2 결정질 반도체 층(152)이 그 상부에 제공되는 상기 제 2 기판은, 상기 제 2 결정질 반도체 층이 상기 절연물질의 제 1 층과 접촉하면서 상기 기판에 본딩되는 것을 특징으로 하는 제조방법.
  6. 제1항에 있어서,
    제 2 결정질 반도체 층(152) 상에 제 2 절연층(151)을 형성하며 그리고 제 2 절연층을 구비한 상기 제 2 기판을 상기 기판에 본딩하는 단계
    를 더 포함하여 이루어지는 제조방법.
  7. 제6항에 있어서,
    상기 제 2 절연층(151)을 형성하기 전에 특정한 변형(strain)을 갖는 상기 제 2 결정질 반도체 층(152)을 형성하는 단계
    를 더 포함하여 이루어지는 제조방법.
  8. 제1항에 있어서, 상기 제 2 결정질 반도체 층(152)의 일부를 제거하는 단계는,
    상기 절연 영역 상에 위치하는 제 2 격리 트렌치를 제 2 결정질 반도체 층(152)의 소정 부분에 형성하는 단계
    를 포함하여 이루어지는 제조방법.
  9. 제8항에 있어서,
    제 1 결정질 반도체 층(104)의 상기 노출된 부분과 상기 제 2 결정질 반도체 층(152)의 잔존한 부분 사이에서 격리 영역이 유지되도록 상기 제 2 결정질 반도체 층(152)의 상기 일부를 제거하는 단계
    를 더 포함하여 이루어지는 제조방법.
  10. 제1항에 있어서,
    상기 제 1 결정질 반도체 층(104)은 변형된 층(strained layer)인 것을 특징으로 하는 제조방법.
  11. 제2항에 있어서, 상기 제 1 결정질 반도체 층(104)은 변형 버퍼층을 포함하여 이루어지며, 상기 반도체 물질은 상기 변형 버퍼층 상에서 선택적으로 성장되어 상기 제 1 결정질 반도체 층(104)의 상기 노출된 부분 상에 변형된 반도체 층을 형성하는 것을 특징으로 하는 제조방법.
  12. 제2항에 있어서, 상기 반도체 물질을 선택적으로 에피택셜 성장시키는 단계는,
    버퍼층을 제공하는 단계
    상기 버퍼층 상에 상기 반도체 물질을 제공하는 단계
    상기 제공된 반도체 물질내에 변형을 생성하도록 상기 버퍼층을 이완시키는 단계
    를 포함하여 이루어지는 제조방법.
  13. 삭제
  14. 제1항에 있어서,
    제 1 결정질 반도체 층(104)과 제 2 결정질 반도체 층(152) 중 적어도 하나 내에 형성된 리세스 내에 제 2 절연 영역(120)을 형성하는 단계;
    상기 제 2 절연 영역 및 상기 제 1 및 제 2 결정질 반도체 층들(104, 152) 상에 제 3 결정질 반도체 층(119)을 형성하는 단계, 상기 제 3 결정질 반도체 층(119)은 상기 제 1 특성 및 제 2 특성과는 다른 제 3 특성을 가지며, 상기 제 3 특성은 반도체 물질의 타입, 결정학적인 방향, 소정 양의 변형, 소정 레벨의 도판트 농도 중 하나이며; 그리고
    상기 제 1 및 제 2 결정질 반도체 층(104, 152)의 일부를 노출하도록 상기 제 3 결정질 반도체 층(119)의 일부를 제거하는 단계
    를 더 포함하여 이루어지는 제조방법.
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