JPH04372166A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH04372166A
JPH04372166A JP3150001A JP15000191A JPH04372166A JP H04372166 A JPH04372166 A JP H04372166A JP 3150001 A JP3150001 A JP 3150001A JP 15000191 A JP15000191 A JP 15000191A JP H04372166 A JPH04372166 A JP H04372166A
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JP
Japan
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film
plane
silicon substrate
channel mos
mos transistor
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JP3150001A
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English (en)
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Yutaka Ito
豊 伊藤
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Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel

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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関するものである。
【０００２】
【従来の技術】図６に電子および正孔のシリコン基板面
方位依存性を示す。従来、（１００）シリコン基板に形
成した集積回路においてＮチャネルＭＯＳトランジスタ
に比べ図６に示すように正孔の移動度が電子よりかなり
小さいため駆動力の劣るＰチャネルＭＯＳトランジスタ
のチャネル幅を広くとりＰチャネルＭＯＳトランジスタ
の駆動力を向上させＣＭＯＳを構成する場合があった。 また、図６からわかるように正孔の移動度は（１１０）
面においては（１００）面に比較してかなり高い。　　
そこでこの性質を利用して図７のように（１００）面シ
リコン基板７１を用いて、基板の水平面７１Ａすなわち
（１００）面にＮチャネルＭＯＳトランジスタ７３を、
また基板に垂直な面７１Ｂ特に正孔の移動度の大きい（
１１０）面にＰチャネルＭＯＳトランジスタ７４を形成
することでＰチャネルＭＯＳトランジスタ７４の駆動力
を向上させＣＭＯＳ回路を構成する場合があった。なお
、７２は絶縁物、７５、７６はゲート電極である。
【０００３】
【発明が解決しようとする課題】しかし、基板に垂直な
面７１Ｂ特に正孔の移動度の大きい（１１０）面にＰチ
ャネルＭＯＳトランジスタ７４を形成することは、非常
に困難なプロセスを必要とし、事実上形成が不可能であ
った。
【０００４】本発明は上記問題点に鑑み、ＰチャネルＭ
ＯＳトランジスタのチャネル幅を広くせず、簡単なプロ
セスを用いることによりＰチャネルＭＯＳトランジスタ
の駆動力を向上させＣＭＯＳを形成する半導体装置の製
造方法を提供するものである。
【０００５】
【課題を解決するための手段】上記問題点を解決するた
めに本発明の半導体装置の製造方法は、表面の面方位が
（１１０）面のシリコン基板に絶縁膜を介して（１００
）面のシリコン基板を接着する工程と、前記（１００）
面シリコン基板を接着面の裏面から研磨薄膜化する工程
と、薄膜化した前記（１００）面シリコン基板および前
記絶縁膜に開口部を設ける工程と、前記開口部にシリコ
ン単結晶膜をエピタキシャル成長させる工程と、薄膜化
した前記（１００）面シリコン基板にＮチャネルＭＯＳ
トランジスタを形成する工程と、前記シリコン単結晶膜
にＰチャネルＭＯＳトランジスタを形成する工程とを備
えたものである。
【０００６】また本発明の半導体装置の製造方法は、表
面の面方位が（１００）面のシリコン基板に絶縁膜を介
して（１１０）面のシリコン基板を接着する工程と、前
記（１１０）面シリコン基板を接着面の裏面から研磨薄
膜化する工程と、薄膜化した前記（１１０）面シリコン
基板および前記絶縁膜に開口部を設ける工程と、前記開
口部にシリコン単結晶膜をエピタキシャル成長させる工
程と、薄膜化した前記（１１０）面シリコン基板にＰチ
ャネルＭＯＳトランジスタを形成する工程と、前記シリ
コン単結晶膜にＮチャネルＭＯＳトランジスタを形成す
る工程とを備えたものである。
【０００７】
【作用】本発明は上記した構成によって、正孔の移動度
が最も大きい（１１０）面にＰチャネルＭＯＳトランジ
スタを形成することができ、ＰチャネルＭＯＳトランジ
スタの駆動力が向上し、ＣＭＯＳ回路がＮチャネルＭＯ
Ｓトランジスタと駆動力の高いＰチャネルＭＯＳトラン
ジスタとで形成できるのでＣＭＯＳ回路の動作速度向上
が図れる。
【０００８】
【実施例】以下本発明の請求項１に係る第１の実施例の
半導体装置の製造方法について、図面を参照しながら説
明する。図１、２、３は本実施例を説明する工程断面図
である。図４は本実施例によって形成された半導体装置
の部分断面図である。
【０００９】まず、図１（ａ）に示すように（１００）
面シリコン基板１および（１１０）面シリコン基板２を
用意し、（１００）面シリコン基板１の少なくとも片面
に第１のＳｉＯ２膜３を形成する。第１のＳｉＯ２膜３
は例えば熱酸化法で形成するものとし、膜厚は例えば１
μｍとする。
【００１０】次に図１（ｂ）に示すように（１００）面
シリコン基板１の第１のＳｉＯ２膜３を形成した面と（
１１０）面シリコン基板２を貼り合わせ、次に例えば電
気炉による熱処理を施し、完全に接着する。次に図１（
ｃ）に示すように（１００）面シリコン基板１を接着し
た面の反対側の面から研磨用定板および研磨材を用いて
研磨し、例えば０．２μｍ程度に薄膜化する。シリコン
基板の貼り合わせと研磨による薄膜化については、たと
えばフ゜ロシーリンク゛　　オフ゛　　第４回　　イン
ターナショナル　　シンホ゜シ゛ューム　　オン　　シ
リコン−オン−インシュレータ　　テクノロシ゛　　ア
ント゛　　テ゛ハ゛イシス゛（Ｐｒｏｃｅｅｄｉｎｇ　
　ｏｆ　　４ｔｈ　　Ｉｎｔｅｒｎａｔｉｏｎａｌ　　
Ｓｙｍｐｏｓｉｕｍ　　ｏｎ　　Ｓｉｌｉｃｏｎ−ｏｎ
　−Ｉｎｓｕｌａｔｏｒ　　Ｔｅｃｈｎｏｌｏｇｙ　　
ａｎｄＤｅｖｉｃｅｓ）予稿集でＴａｋａｏ　Ａｂｅ他
の論文（１９９０）に詳しく説明されている。
【００１１】次に図２（ａ）に示すように薄膜化した（
１００）面シリコン基板１に第２のＳｉＯ２膜４を、例
えば５０ｎｍ形成し、次に図２（ｂ）に示すようにフォ
トマスク法とドライエッチにより第２のＳｉＯ２膜４、
薄膜化した（１００）面シリコン基板１、第１のＳｉＯ
２膜３に開口部５を設ける。
【００１２】次に図２（ｃ）に示すように例えば熱酸化
法を用いて開口部において露出した（１００）面シリコ
ン基板１に第３のＳｉＯ２膜６を例えば１０ｎｍ形成す
る。このとき（１１０）面シリコン基板２の開口部にお
いて露出していた部分にも第３のＳｉＯ２膜６は形成さ
れる。
【００１３】つぎに図３（ａ）に示すように異方性ドラ
イエッチにより、（１１０）面シリコン基板２の開口部
に形成された第３のＳｉＯ２膜６を除去する。エッチン
グ時間を選べば（１００）面シリコン基板１表面の第２
のＳｉＯ２膜４は初期膜厚５０ｎｍ以上あるので残すこ
とができる。また、（１００）面シリコン基板１の開口
部５に形成された第３のＳｉＯ２膜６も基板に垂直な面
にあるので異方性ドライエッチではほとんどエッチング
されず残る。つぎに、図３（ｂ）に示すように選択ＣＶ
Ｄエピタキシャル成長法により開口部５に単結晶シリコ
ン膜７を成長させる。このとき、単結晶シリコン膜７の
結晶面方位は（１１０）シリコン基板１から成長するた
め（１１０）面になる。単結晶シリコン膜７を形成後場
合によっては平坦化等を目的としシリコン膜の研磨を行
う。
【００１４】次に図３（ｃ）に示すように第２のＳｉＯ
２膜４を除去した後、図４に示すように例えばＬＯＣＯ
Ｓ法により分離ＳｉＯ２膜８で単結晶領域を分離し、ゲ
ート絶縁膜１１を例えば通常より高温の１０００度程度
で短時間で酸化することで、（１１０）面と（１００）
面の膜厚差が小さくなるように形成し、その後ゲート電
極１２、コンタクト形成用ＳｉＯ２膜１３、配線１４を
形成し（１００）面シリコン基板１にＮチャネルＭＯＳ
トランジスタ９、（１１０）面の単結晶シリコン膜７に
ＰチャネルＭＯＳトランジスタ１０を形成しＮチャネル
ＭＯＳトランジスタ９とＰチャネルＭＯＳトランジスタ
１０を接続してＣＭＯＳ回路を構成する。
【００１５】ゲート絶縁膜は通常の９００度程度の熱酸
化で形成すると、（１１０）面の膜厚が（１００）面に
比較して３割から５割程度厚くなり（１１０）面に形成
したＰチャネルＭＯＳトランジスタの駆動力の増加は小
さい。したがってゲート絶縁膜膜厚が（１００）面と（
１１０）面で、できるだけ等しくなるような条件で形成
すればＰチャネルＭＯＳトランジスタの大きな駆動力向
上が得られる。ゲート絶縁膜の（１００）面と（１１０
）面での膜厚差を小さくする方法としては例えば上記実
施例に示すように高温での酸化、高圧酸化、ＣＶＤ絶縁
膜の使用等が考えられる。例えば１０００度で酸化を行
うことにより（１００）面と比較して（１１０）面の膜
厚増加を１５％以下に抑えることができた。
【００１６】なお、（１００）面シリコン基板１に回路
の構成によってはＮチャネルＭＯＳトランジスタ９の他
にＰチャネルＭＯＳトランジスタを形成してもよい。ま
た、単結晶Ｓｉ膜にＰチャネルＭＯＳトランジスタ１０
の他にＮチャネルＭＯＳトランジスタを形成してもよい
。
【００１７】請求項２に係る第２の実施例については、
上記実施例において（１００）面シリコン基板１と（１
１０）面シリコン基板３を入れ替え、ＮチャネルＭＯＳ
トランジスタ９とＰチャネルＭＯＳトランジスタ１０を
入れ替えたものとなる。
【００１８】図５に本発明の上記第１，第２の実施例に
より形成した５１段ＣＭＯＳリングオシレータの遅延時
間を示す。比較のため従来からある（１００）基板に形
成した５１段ＣＭＯＳリングオシレータの遅延時間を示
す。本発明を用いることによりゲート長が１．５μｍの
ときの１段あたりの遅延時間は３４０ｐｓｅｃから２８
０ｐｓｅｃに短縮された。
【００１９】以上のように本実施例によれば、電子の移
動度の高い（１００）面シリコン層にＮチャネルＭＯＳ
トランジスタを、正孔の移動度の高い（１１０）面シリ
コン層にＰチャネルＭＯＳトランジスタを形成して速度
の早いＣＭＯＳ回路を容易に形成することができる。
【００２０】
【発明の効果】以上のように本発明によれば、容易なプ
ロセスを用いてＮチャネルＭＯＳトランジスタは従来ど
おり（１００）面シリコン層に形成し、ＰチャネルＭＯ
Ｓトランジスタは正孔の移動度が（１００）面にくらべ
て大きい（１１０）面シリコン層に形成することができ
、ＰチャネルＭＯＳトランジスタの駆動力向上が得られ
ＣＭＯＳ回路の動作速度を向上させることができ、その
実用的効果は大きい。
【図面の簡単な説明】
【図１】本発明の第１の実施例における部分工程断面図
である。
【図２】同実施例における部分工程断面図である。
【図３】同実施例における部分工程断面図である。
【図４】同実施例によって形成された半導体装置の部分
断面図である。
【図５】本発明を用いて形成した５１段ＣＭＯＳリング
オシレータと従来法で形成した５１段ＣＭＯＳリングオ
シレータの遅延時間を示す図である。
【図６】シリコンにおける電子および正孔の移動度の結
晶面方位依存性を示す図である。
【図７】従来例を説明する半導体装置の断面図である。
【符号の説明】
１　　（１００）面シリコン基板 ２　　（１１０）面シリコン基板 ３　　第１のＳｉＯ２膜 ４　　第２のＳｉＯ２膜 ５　　開口部 ６　　第３のＳｉＯ２膜 ７　　シリコン単結晶膜 ８　　分離用ＳｉＯ２膜 ９　　ＮＭＯＳ １０　　ＰＭＯＳ １１　　ゲート絶縁膜 １２　　ゲート電極 １３　　コンタクト形成用ＳｉＯ２膜 １４　　配線

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】表面の面方位が（１１０）面のシリコン基
    板に絶縁膜を介して（１００）面のシリコン基板を接着
    する工程と、前記（１００）面シリコン基板を接着面の
    裏面から研磨薄膜化する工程と、薄膜化した前記（１０
    ０）面シリコン基板および前記絶縁膜に開口部を設ける
    工程と、前記開口部にシリコン単結晶膜をエピタキシャ
    ル成長させる工程と、薄膜化した前記（１００）面シリ
    コン基板にＮチャネルＭＯＳトランジスタを形成する工
    程と、前記シリコン単結晶膜にＰチャネルＭＯＳトラン
    ジスタを形成する工程とを備えたことを特徴とする半導
    体装置の製造方法。
  2. 【請求項２】表面の面方位が（１００）面のシリコン基
    板に絶縁膜を介して（１１０）面のシリコン基板を接着
    する工程と、前記（１１０）面シリコン基板を接着面の
    裏面から研磨薄膜化する工程と、薄膜化した前記（１１
    ０）面シリコン基板および前記絶縁膜に開口部を設ける
    工程と、前記開口部にシリコン単結晶膜をエピタキシャ
    ル成長させる工程と、薄膜化した前記（１１０）面シリ
    コン基板にＰチャネルＭＯＳトランジスタを形成する工
    程と、前記シリコン単結晶膜にＮチャネルＭＯＳトラン
    ジスタを形成する工程とを備えたことを特徴とする半導
    体装置の製造方法。
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