JP3998408B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、より詳細には、高速、低消費電力のトランジスタ、特にひずみシリコン（Ｓｉ）をチャネルとして有する電界効果トランジスタとヘテロバイポーラトランジスタとを集積化した半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
ｎ−ｐ−ｎ型のバイポーラトランジスタにおいて、ベースからエミッタへの正孔の逆注入を抑制し、電子の注入効率を向上させる手法として、ベース部より禁制帯幅の広い半導体材料を用いるヘテロバイポーラトランジスタ（ＨＢＴ）のアイディアは古くから知られている。特に、ＡｌＧａＡｓ／ＧａＡｓ系のＨＢＴでは、エミッタ−ベース間において荷電子帯のバンド不連続幅を伝導帯のそれより大きく取れるため、正孔の逆注入抑制の効果を十分に発揮できる。
【０００３】
Ｓｉ系のバイポーラトランジスタでは、ベース層にＳｉより禁制帯幅の小さいひずみＳｉＧｅを用いたＨＢＴがすでに作成されている。
【０００４】
図１５は、このようなＨＢＴの要部のエネルギバンド構造を表す概念図である。同図に表したように、このＨＢＴは、Ｓｉ基板にコレクタ部１０２を形成し、その上にＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition：減圧化学気相成長法）などの薄膜成長の手法によりベース層となるＳｉＧｅ結晶層１０４を成長し、さらにエミッタとなるＳｉ層１０６が積層される。つまり、ベース−エミッタ間にも、ベース−コレクタ間にもヘテロ接合が形成される「ダブルへテロ構造」となる。
【０００５】
このダブルへテロ構造では、高電流注入時にベース‐コレクタ側のチャージアップのため動作速度が遅くなることが懸念される。このようなＳｉＧｅ薄膜ベース層を用いたＨＢＴでは、ＧａＡｓ系等の化合物半導体を用いたＨＢＴと比べ、従来のＳｉ系ＣＭＯＳＦＥＴとの複合化が容易に設計できることが最大の利点となる。すなわち、高出力の電流利得が必要とされる高周波（アナログ）回路をＨＢＴで作成し、ロジック部分をＳｉ−ＣＭＯＳで作成する複合素子が実現されている。
【０００６】
一方、ＳｉやＳｉＧｅの結晶に応力歪みを加えると、バンド構造が変調され電子や正孔の移動度が向上することが知られてる。たとえば格子緩和したＳｉＧｅ結晶上に形成したひずみＳｉ層では、電子移動度、正孔移動度共に２倍以上の向上が期待されており、いくつかの構造提案や素子試作の報告がある。
【０００７】
ひずみＳｉ層を用いて、ＦＥＴ素子を作成するための具体的な構造としては、通常のＳｉ基板上に厚さ数μｍ、Ｇｅ組成２０〜３０％のＳｉＧｅ層を成長することにより格子緩和したＳｉＧｅ層（仮想基板）を形成し、その上に臨界膜厚以下のＳｉ層を積層する方法が一般的である。この構造では基板の表面にひずみＳｉ層が露出しているために、従来のＳｉ−ＭＯＳＦＥＴ作成と類似の工程でＭＯＳＦＥＴが試作できる。
【０００８】
【発明が解決しようとする課題】
上述のように、Ｓｉ基板上に薄膜成長したＳｉＧｅ層をベース層とするＨＢＴと、従来のＳｉ−ＣＭＯＳとの複合素子は実現されている。またＳｉ基板上に厚く成長したＳｉＧｅ層を仮想基板とするひずみＳｉを用いたＦＥＴも提案されている。
【０００９】
しかし、Ｓｉ基板上に厚く成長したＳｉＧｅ層を仮想基板とした場合には、多数の素子を集積化した際の素子分離が困難なため、ＣＭＯＳやＨＢＴとの複合化は困難である。
【００１０】
本発明は、かかる課題の認識に基づいてなされたものであり、その目的は、格子緩和したＳｉＧｅ結晶上のひずみＳｉを用いたＭＯＳＦＥＴとＨＢＴとの複合化を実現するための構造および作成方法を提供することにある。
【００１１】
【課題を解決するための手段】
上記目的を達成するため、本発明においては、絶縁膜上に薄膜ＳｉＧｅバッファ層とひずみＳｉチャネルを積層したＭＯＳＦＥＴおよび、同じく薄膜ＳｉＧｅ層上にエピタキシャル成長したＳｉＧｅベース層およびその上のＳｉエミッタ層を有するＨＢＴを複合化した構造を採用する。
【００１２】
また、ＭＯＳＦＥＴを構成する部分の絶縁膜上の薄膜ＳｉＧｅ層の厚さを、ＨＢＴを構成する部分のそれより薄くするとよい。また、ＭＯＳＦＥＴを構成する部分の絶縁膜上の薄膜ＳｉＧｅ層のＧｅ組成を、ＨＢＴを構成する部分のそれより高くするとよい。
【００１３】
換言すると、本発明の半導体装置は、絶縁層の上に電界効果型素子とバイポーラ型素子とが設けられてなる半導体装置であって、
前記電界効果型素子は、前記絶縁層の上に形成された第１のIV族半導体からなるバッファ層と、前記バッファ層の上に設けられ前記第１のIV族半導体よりも格子定数の小さい第２のIV族半導体からなるひずみ半導体層と、を有し、前記ひずみ半導体層にチャネル領域とソース領域及びドレイン領域が設けられてなり、
前記バイポーラ型素子は、前記絶縁層の上に形成された第３のIV族半導体からなるコレクタ層と、前記コレクタ層の上に設けられ前記第３のIV族半導体と略同一の格子定数を有する第４のIV族半導体からなるベース層と、前記ベース層の上に設けられ、前記第３及び第４のIV族半導体よりも格子定数の小さい第５のIV族半導体からなるエミッタ層と、を有することを特徴とする。
【００１４】
なお、本願明細書において「IV族半導体」とは、周期律表のIV族元素を主成分とする半導体であり、Ｓｉ、Ｇｅ、Ｃなどの単元素半導体のみならず、各種のIV族元素が混合した半導体も包含するものとする。さらに、これらに不純物が添加されたものも包含するものとする。
【００１５】
ここで、前記第１のIV族半導体は、ＳｉＧｅを主成分とし、前記第２のIV族半導体は、Ｓｉを主成分とし、前記第３のIV族半導体は、ＳｉＧｅを主成分とし、前記第４のIV族半導体は、前記第３のIV族半導体と実質的に同一であり、前記第５のIV族半導体は、Ｓｉを主成分とすることができる。
【００１６】
または、前記第１のIV族半導体は、ＳｉＧｅを主成分とし、前記第３のIV族半導体は、ＳｉＧｅを主成分とし、前記第１のIV族半導体におけるＧｅの濃度は、前記第３のIV族半導体におけるＧｅの濃度よりも高いものとすることができる。
【００１７】
また、前記バッファ層の層厚は、前記コレクタ層の層厚よりも薄いものとすることができる。
【００１８】
また、前記バッファ層、前記コレクタ層及び前記ベース層に導入された格子ひずみは、前記ひずみ半導体層及び前記エミッタ層に導入された格子ひずみよりも小なるものとすることができる。
【００１９】
一方、本発明の半導体装置の製造方法は、絶縁層の上に電界効果型素子とバイポーラ型素子とが設けられてなる半導体装置の製造方法であって、
絶縁層の上にシリコンとゲルマニウムとを含有する半導体層が積層されたウェーハを形成する工程と、前記ウェーハ上の一部分のみを表面から酸化させて酸化層を形成することより、前記酸化層の下に残留する前記半導体層におけるゲルマニウムの濃度を上昇させる工程と、前記ウェーハ上の前記一部分において前記電界効果型素子を形成する工程と、前記ウェーハ上の前記一部分以外において前記バイポーラ型素子を形成する工程と、を備えたことを特徴とする。
【００２０】
【発明の実施の形態】
以下、図面を参照しつつ本発明の実施の形態について説明する。
【００２１】
図１は、本発明の半導体装置の要部断面構成の一例を表す概念図である。すなわち、同図は、本発明の半導体装置において選択的に設けることができる構成上の特徴点のいくつかを同時に表したものである。
【００２２】
本発明の半導体装置は、半導体基板１２の上に形成された絶縁膜１４を介して、ＦＥＴ部１０ＡとＨＢＴ部１０Ｂとが設けられている。
【００２３】
まず、ＦＥＴ部１０Ａについて説明すると、絶縁膜１４の上には格子緩和したＳｉＧｅバッファ層１６Ａを介してひずみＳｉ層１８が形成されている。ひずみＳｉ層１８部は、その一部がチャネル領域１８Ａ、１８Ｂとされ、これらのチャネルの両端には、それぞれ高濃度にドーピングされたソース・ドレイン領域１８Ｃ、１８Ｄが形成されている。そして、チャネル領域１８Ａ、１８Ｂの上にはゲート絶縁膜２４を介してゲート電極２６が設けられ、その両側には側壁部２８が設けられている。また、ソース・ドレイン領域２０の上には、電極２９がそれぞれ設けられている。
【００２４】
次に、ＨＢＴ部１０Ｂについて説明すると、絶縁膜１４の上には格子緩和したｎ型ＳｉＧｅからなるコレクタ層１６Ｂ、格子緩和したｐ型ＳｉＧｅからなるベース層３４、ｎ型Ｓｉからなるエミッタ層３６が形成され、これら各層の間には、絶縁膜３０、外部ベース３２、絶縁膜３８がそれぞれ設けられている。
【００２５】
本発明の構造では、絶縁膜１４の上に形成された、格子緩和したＳｉＧｅ層１６Ａの上に、ひずみＳｉ層１８を積層することにより、このひずみＳｉ層１８をチャンネルとして利用でき、より高い移動度を有するＭＯＳＦＥＴが作成できる。
【００２６】
さらに、同様に絶縁膜１４の上に形成された、格子緩和したＳｉＧｅ層１６Ｂをコレクタ層とし、その上に薄膜成長したＳｉＧｅ層３４をベース層とし、Ｓｉエミッタ層３６を積層するＨＢＴを作成することにより、同一の材料系で超高速のＣＭＯＳＦＥＴとＨＢＴを、容易な素子分離工程により作製することが可能となる。
【００２７】
図２は、本発明の半導体装置におけるＨＢＴ部１０Ｂのバンド構造を表す概念図である。同図に表した価電子帯Ｅｖ及び伝導帯Ｅｃのダイアグラムから分かるように、格子緩和したｎ型ＳｉＧｅ層１６Ｂをコレクタとして、その上にＰ型緩和ＳｉＧｅベース層３４を積層しさらにｎ型ひずみＳｉ層３６をエミッタとする構造では、エミッタ・ベース間のみがヘテロ接合となる。このため、コレクタ層１６Ｂへのチャージアップによる性能劣化は起こりにくく、高い動作特性を維持することができる。
【００２８】
また、ＦＥＴ部１０Ａにおいて、絶縁膜１４上の薄膜ＳｉＧｅ層１６Ａの厚さを、ＨＢＴ部１０ＢのＳｉＧｅ層１６Ｂよりも薄くすることにより、ＨＢＴ部１０Ｂではコレクターの抵抗を下げることなく、且つ、ＦＥＴ部１０Ａにおいては基板側を空乏化する動作条件を実現できる。
【００２９】
さらに、ＦＥＴ部１０Ａを構成する部分の薄膜ＳｉＧｅ層１６ＡのＧｅ濃度を、ＨＢＴ部１０Ｂを構成する部分のＳｉＧｅ層１６Ｂよりも高くすることにより、ＨＢＴ部１０Ｂでは、エミッタ・ベース間の格子不整合を低減し、且つＦＥＴ部１０Ａではチャンネル領域１８Ａ、１８Ｂにより大きなひずみを導入し、移動度の増大効果を高めることができる。
【００３０】
なお、本発明においては、ＳｉＧｅ層１６Ａ、１６Ｂ及び３４や、Ｓｉ層１８、３６は、Ｃ（炭素）を含有していても良い。すなわち、これらの半導体層のいずれかあるいは全てが、所定量のＣを含有していても、上述の作用効果を同様に得ることは可能であり、Ｃを含有させることにより、格子ひずみ量とバンド不連続量との関係をより広範に調節することが可能となる。
【００３１】
【実施例】
以下、実施例を参照しつつ、本発明の実施の形態についてさらに詳細に説明する。
【００３２】
（第１の実施例）
図３は、本発明の第１の実施例にかかる半導体装置の要部断面構成を表す概念図である。同図については、図１乃至図２に関して前述したものと同様の要素には同一の符号を付した。
【００３３】
すなわち、本実施例においては、（００１）Ｓｉ基板１２の上に埋め込み酸化膜１４が形成され、その上にＦＥＴ部１０ＡとＨＢＴ部１０Ｂが設けられている。
【００３４】
まず、ＦＥＴ部１０Ａについて説明すると、埋め込み酸化膜１４の上には、格子緩和したＳｉＧｅバッファ層１６ＡとひずみＳｉチャネル層１８、が積層されており、ひずみＳｉチャンネル層１８の上にはゲート２６およびソース／ドレイン電極２９が形成されてＣＭＯＳＦＥＴ部が構成されている。ここでゲート絶縁膜２４としては、ひずみＳｉ層１８の表面を熱酸化して得られる厚さ約３ｎｍの酸化膜を用いており、その上に多結晶Ｓｉ層を堆積してゲート電極２６を形成している。
【００３５】
一方、ＨＢＴ部１０Ｂについて説明すると、絶縁膜１４の上には格子緩和したｎ型ＳｉＧｅからなるコレクタ層１６Ｂ、格子緩和した厚さ５０ｎｍのｐ型ＳｉＧｅからなるベース層３４、ｎ型Ｓｉからなるエミッタ層３６が形成され、これら各層の上下には、絶縁膜３０、外部ベース３２、絶縁膜３８、外部エミッタ４０がそれぞれ設けられている。
【００３６】
次に、本実施例の半導体装置の製造方法について説明する。図３に例示したように、絶縁膜１４の上に格子緩和したＳｉＧｅ層１６Ａ、１６Ｂを直接接合した構造を具体化するための要素材料技術としては、以下の３つの手法を挙げることができる。
【００３７】
（１）薄膜ＳＯＩ（Silicon on Insulator）上にＳｉＧｅをエピタキシャル成長する方法（A.R.Powell et al., Appl. Phys. Lett. 64, 1856 (1994)）
（２）Ｓｉ基板上に形成した酸化膜と、Ｓｉ基板上にエピタキシャル成長したＳｉＧｅの積層構造を対向してはりあわせ、後にＳｉＧｅ積層構造の一部を除去する方法（特許第３０３７９３４号、特許第２９０８７８７号）
（３）ＳｉＧｅ層に酸素イオン注入を施し、高温アニールを経てＳｉＧｅ層中に埋め込み酸化膜を形成する方法
本実施例においては、ひとつの具体例として、厚さ１μｍ以上の厚さのＳｉＧｅ層に直接酸素イオン注入を施し、アニールをすることにより埋め込み酸化膜層１４を形成した。
【００３８】
図４乃至図８は、本実施例の半導体装置の製造方法の要部を表す工程断面図である。
【００３９】
本実施例においては、まず、図４（ａ）に表したように、比抵抗４．５〜６Ωｃｍのｐ型（１００）Ｓｉウェーハ１２を基板に用い、傾斜組成ＳｉＧｅ層２０２と、Ｓｉ０．８Ｇｅ０．２層２０４、Ｓｉ層２０６を順次成長した。 ここで、Ｓｉ基板１２上への各層の薄膜成長は、超高真空ＣＶＤ装置を用いて行った。原料ガスは、Ｓｉ２Ｈ６、およびＧｅＨ４として、ドーパントの添加はしていない。代表的な成膜条件は、基板温度６５０℃、Ｓｉ２Ｈ６原料分圧３０ｍＰａ、ＧｅＨ４分圧６０ｍＰａとした。
【００４０】
成長膜は、Ｇｅ組成を徐々に増加していく傾斜組成層２０２、Ｇｅ組成２０％で固定した厚さ１μｍの固定組成層２０４、さらに最上層に厚さ３０ｎｍのＳｉ層２０６を積層した構造となっている。最上層のＳｉ層２０６は、ＳＩＭＯＸ（Separation by IMplanted OXygen）の高温アニールに対する表面保護層の役割を果たすが、工程中にそのほとんどが酸化膜（ＳｉＯ２層）となることが予想される。
【００４１】
次に、図４（ｂ）に表したように、埋め込み酸化膜１４を形成した。すなわち、ＳｉＧｅ層の形成が終了した試料に、酸素イオン注入および高温アニールを施した。具体的な条件は、イオン注入が酸素イオン加速エネルギー１８０ｋｅＶ、注入ドーズ４×１０１７ｃｍ−２、アニールが１３００℃、８時間である。このプロセスにより、表面から４００ｎｍの深さのところに厚さ１００ｎｍの酸化膜層１４が形成される。ここで酸化膜１４の中にはＧｅ元素がほとんど存在せず、Ｇｅ元素は高温アニール中に拡散してしまったものと推定される。また、酸化膜１４上のＳｉＧｅ層２０４Ｂは完全に格子緩和をしている。一方、埋め込み酸化膜１４の下側のＳｉＧｅ層２０４ＡはＧｅが拡散して濃度の低下したＳｉＧｅ層が奥深くまで続いている。これに対して、埋め込み酸化膜１４の上側のＳｉＧｅ層２０４Ｂでは、酸化膜層が壁となり、Ｇｅの拡散は抑制される。
【００４２】
このようにして埋め込み酸化膜１４の上に、Ｇｅ組成２０％、厚さ約４００ｎｍのＳｉＧｅ層２０４Ｂが形成される。
【００４３】
次に、図５（ａ）に表したように、このＳｉＧｅ層２０４の表面を酸化膜２１０および窒化膜２１２で覆う。これらの酸化膜（膜厚１００ｎｍ）２１０および窒化膜（膜厚２００ｎｍ）２１２は、ＣＶＤ法で堆積することができる。但し、他の実施例として後に説明するように、熱酸化を施してもかまわない。
【００４４】
次に、図５（ｂ）に表したように、堆積した保護膜のうちＭＯＳＦＥＴを作成する部分のみを、フォトリソグラフィの手法でエッチングし、ＳｉＧｅ層２０４Ｂの表面を露出させる。具体的には、レジスト塗布後エッチングを施す部分のみ開口し、ドライエッチングおよびＨＦ処理により窒素化膜および酸化膜を除去する。
【００４５】
次に、図５（ｃ）に表したように、露出したＳｉＧｅ層２０４Ｂをエッチングし、Ｓｉ層を堆積する。具体的には、まず、露出した部分のＳｉＧｅ層２０４Ｂの一部除去と再成長前表面処理工程を行う。ＣＶＤ法で形成した酸化膜を除去した後にも、ＳＩＭＯＸ工程終了後の基板表面には熱酸化膜層が形成されていることが予想されるため、弗酸による酸化膜除去を行い、さらにＨＦ＋ＨＮＯ３系エッチャントでＳｉおよびＳｉＧｅ層の一部をエッチングした。
【００４６】
ＨＦ＋Ｈ２ＮＯ３系エッチャントの組成は（ＨＦ：Ｈ２Ｏ：ＨＮＯ３）＝１：２０：５０であり、室温でのエッチングレートはＳｉに対して６００ｎｍ／分、Ｇｅ組成２０％のＳｉＧｅに対しては１３００ｎｍ／分であった。この溶液は濃度を調整することによりエッチング速度をさらに遅くすることが可能である。この段階で酸化膜上のＳｉＧｅ層２０４Ｂの厚さを１００ｎｍ以下、理想的には５ないし１０ｎｍ程度にまで薄くする。しかし素子の設計によっては必ずしも、ＣＭＯＳ部のＳｉＧｅ層の厚さを極薄にまでする必要は無い。
【００４７】
続いて、ウェーハをＨＦ溶液に浸すことにより露出したＳｉＧｅ層２０４Ｂの表面に水素終端処理を施す。
【００４８】
その後、ウェーハを再び成膜装置に導入し、再成長開始前に１Ｐａの水素雰囲気下で９００℃の加熱処理を施し、表面層をクリーニングした後、熱さ３０ｎｍの薄膜結晶のＳｉ層１８を成長する。このＳｉ層１８には応力歪が加わっており、ＭＯＳＦＥＴのチャンネルとなる。すなわち、Ｓｉは、ＳｉＧｅよりも格子定数が小さい。従って、Ｓｉ層１８には、面内方向に沿った引っ張り応力が負荷されて引っ張りひずみが導入されている。
【００４９】
次に、ウェーハを熱酸化炉に導入し、図５（ｄ）に表したように、ひずみＳｉ層１８の表面に厚さ５ｎｍの熱酸化膜２４を形成する。さらにゲート２６となる厚さ１００ｎｍの多結晶Ｓｉ層２１４を堆積する。
【００５０】
この後、フォトリソグラフィの手法により、図６（ａ）に表したように、ゲート２６となる部分の多結晶Ｓｉ層のみ残し残りの多結晶Ｓｉ層２１４を除去する。
【００５１】
そして、図６（ｂ）に表したようにＦＥＴの要部を完成させる。具体的には、絶縁物の堆積とエッチバックプロセスによってゲート側壁２８を形成し、さらに、ｎ型・ｐ型に適応した不純物のイオン注入を適宜行って、ソース／ドレイン領域１８Ｃ、１８Ｄの形成とゲート２６の低抵抗化を施す。ここでｎ型・ｐ型ＦＥＴ素子の分離は、埋め込み酸化膜１４上のＳｉＧｅ層１６Ａをエッチングにより除去することにより容易に行うことが可能である。
【００５２】
次に、ＨＢＴ部の形成プロセスを開始する。
【００５３】
まず、再度、ウェーハ全面を酸化膜および窒化膜などの保護膜２１８で覆う。続いて、ＨＢＴ部の保護膜を除去し、図６（ｃ）に表したように、バイポーラトランジスタのコレクタ部となるＳｉＧｅ層２０４Ｂを露出させる。この後、ＦＥＴ部で行ったように、ＳｉＧｅ層２０４Ｂをエッチングして、厚さを調整する工程を加えてもよい。このとき、ＳｉＧｅ層２０４Ｂの厚さがＦＥＴ部のそれと同じになるまでエッチングしてもよい。この後、イオン注入により砒素を濃度３×１０１７ｃｍ−３になるように導入して、コレクタ部となるＳｉＧｅ層１６Ｂを形成する。
【００５４】
次に、図７（ａ）に表したように、コレクタ部１６Ｂの表面にＣＶＤ法により厚さ２０ｎｍの酸化膜３０を形成し、さらに１００ｎｍの多結晶Ｓｉ層３２を堆積する。この多結晶Ｓｉ層３２にホウ素のイオン注入を施した後、図７（ｂ）に表したように、外部ベース（ベース層の電極引き出し部）のみを残し多結晶Ｓｉ層３２を除去する。さらに、ＣＶＤ酸化膜３０の真性ベースに対応する部分のみに開口を施す。
【００５５】
続いて、このコレクタ部の開口表面を、先ほどのひずみＳｉ層成長前と同様に清浄化し、薄膜成長装置に導入し、図７（ｃ）に表したように、ベース層となる厚さ５０ｎｍのＳｉＧｅ層３４を成長する。このとき成長するＳｉＧｅ層３４には、５×１０１９ｃｍ−３のホウ素が不純物として添加されている。このベース層３４は開口したコレクタ部のみでなく、先に形成した外部ベース部３２の上にも成長をするため、後の工程で外部ベースに電極を形成することにより、ベース層のコンタクトが確保される。さらに、ＳｉＧｅ層３４に続き、不純物を添加していない厚さ２ｎｍのＳｉ層３６を成長する。
【００５６】
次に、表面にＣＶＤ法により厚さ１０ｎｍの酸化膜３８を堆積し真性ベース部のみ開口を施したのち、多結晶Ｓｉ（厚さ１００ｎｍ）層４０を堆積後、砒素のイオン注入を施し、さらにエミッタとなる部分を残して周囲を除去して図８（ａ）に表した構造が得られる。
【００５７】
その後、全体をＣＶＤ法により堆積した酸化膜（図示せず）で覆う。ここでイオン注入後の不純物活性化のために、９００℃・６０秒のアニールを施す。このイオン注入後の活性化アニールは、イオン注入を施した直後に毎回行わなくても、本実施例のように、すべてのイオン注入工程が終了した後に１度だけ行ってもよい。また、この活性化アニールにより、多結晶Ｓｉエミッタ層４０に導入された不純物の砒素が一部拡散し、ＳｉＧｅベース層３４との間の厚さ２ｎｍのＳｉ層３６にはいりこむ。したがってＳｉＧｅベース層３４と、薄膜結晶成長したＳｉ層３６との界面がｐ−ｎ接合部となる。
【００５８】
最後に、全体を覆っているＣＶＤ酸化膜に、各電極形成部の開口をあけ、アルミニウムを蒸着し電極加工を施して図８（ｂ）に表した構造が完成する。
【００５９】
なお、上述の実施例においては、ＦＥＴ部１０Ａのゲート電極材料として、Ｗなどの金属を用いることも可能である。また、ゲート絶縁膜２４としては、Ｓｉ酸化膜（ＳｉＯ２）はもちろん、Ｓｉ窒化膜（Ｓｉ３Ｎ４）、Ｓｉ酸窒化膜（ＳｉＯｘＮｙ）、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ＴｉＯ２、Ｙａ２Ｏ３等の高誘電体ゲート絶縁膜も用いることが出来る。
【００６０】
（第２の実施例）
次に、本発明の第２の実施例にかかる半導体装置について説明する。
【００６１】
図９は、本実施例の半導体装置の要部断面構成を表す概念図である。同図については、図１乃至図８に関して前述したものと同様の要素には同一の符号を付した。
【００６２】
すなわち、本実施例においても、Ｓｉ基板１２の上に埋め込み酸化膜１４が形成され、その上にＦＥＴ部１０ＡとＨＢＴ部１０Ｂが設けられている。
【００６３】
まず、ＦＥＴ部１０Ａについて説明すると、埋め込み酸化膜１４の上には、格子緩和したＳｉＧｅバッファ層１６ＡとひずみＳｉチャネル層１８、が積層されており、ひずみＳｉチャンネル層１８の上にはゲート２６およびソース／ドレイン電極２９が形成されてＣＭＯＳＦＥＴ部が構成されている。ここでゲート絶縁膜２４としては、ひずみＳｉ層１８の表面を熱酸化して得られる厚さ約３ｎｍの酸化膜を用いており、その上に多結晶Ｓｉ層を堆積してゲート電極２６を形成している。
【００６４】
一方、ＨＢＴ部１０Ｂについて説明すると、絶縁膜１４の上には格子緩和したｎ型ＳｉＧｅからなるコレクタ層１６Ｂ、格子緩和した厚さ５０ｎｍのｐ型ＳｉＧｅからなるベース層３４、ｎ型Ｓｉからなるエミッタ層３６が形成され、これら各層の上下には、絶縁膜３０Ａ、３０Ｂ、外部ベース３２、絶縁膜３８Ａ、３８Ｂがそれぞれ設けられている。
【００６５】
本実施例においては、ＳｉＧｅバッファ層１６ＡとＳｉＧｅコレクタ層１６Ｂにおけるゲルマニウム濃度が異なる。すなわち、バッファ層１６Ａの方がコレクタ層１６Ｂよりも高いゲルマニウム濃度を有する。この特徴により、後に詳述するように、ＨＢＴの特性の劣化を防ぎつつ、ＦＥＴの移動度をさらに高めることが可能となる。
【００６６】
以下に、本実施例の半導体装置の製造方法について説明する。
【００６７】
図１０乃至図１４は、本実施例の製造方法の要部を表す工程断面図である。
【００６８】
本実施例においては、まず、図１０（ａ）に表したように、厚さ１００ｎｍの埋め込み酸化膜を含むＳＯＩ基板４００（ＳＯＩ層４０２の厚さ約２０ｎｍ）上に、ＵＨＶ−ＣＶＤ法またはＭＢＥ法またはＬＰ−ＣＶＤ法により、Ｓｉ０．９Ｇｅ０．１層４０４を１５０ｎｍ、Ｓｉキャップ層４０６を５ｎｍ成長する。この時、各層の膜厚は、成長温度における臨界膜厚を十分に下回っているため、ミスフィット転位など欠陥は生じない。
【００６９】
次に、このウェーハを酸化炉に投入し、窒素で５０％に希釈した酸素ガスを用いて１１００℃にて、図１０（ｂ）に表したように、層厚１５０ｎｍの熱酸化膜４０８を形成する。この熱酸化工程により、薄膜成長法で形成したＳｉＧｅ層４０４のＧｅ原子は埋め込み酸化膜１４上の結晶層４０４、４０２の中を拡散する。しかし、埋め込み酸化膜１４中には入り込まず、また表面側の熱酸化膜４０８中にもＧｅ原子は入り込まない（すなわち、熱酸化がＳｉＧｅ層４０４に向かって進むにつれてＧｅ原子は結晶層４０４、４０２中に濃縮される）ため、最終的に埋め込み酸化膜１４の上にはＧｅ組成１５％、厚さ１００ｎｍのＳｉＧｅ層４１０および厚さ１５０ｎｍの熱酸化膜４０８が残る。
【００７０】
次に、このＳｉＧｅ層４１０の表面の全面を覆っている酸化膜４０８をいったん除去した後、５ｎｍの酸化膜３０ＡをＣＶＤ法により堆積し、さらにその表面をすべて窒化膜３０Ｂで覆う。このときの窒化膜（層厚１０ｎｍ）はＣＶＤ法で堆積する。堆積した窒化膜３０Ｂおよび酸化膜３０Ａのうち、フォトリソグラフィの手法でＭＯＳＦＥＴを作成する部分のみをエッチング除去し、図１１（ａ）に表したように、ＳｉＧｅ層４１０の表面を露出させる。より具体的には、図示しないレジスト塗布後エッチングを施す部分のみ開口し、ドライエッチング処理により窒素化膜３０Ｂを除去した後、酸化膜３０Ａを酸処理により除去する。
【００７１】
この後、レジストを剥離してウェーハを再び酸化炉に導入し、図１１（ｂ）に表したように、開口部を熱酸化する。このとき、温度１１００℃で１３０ｎｍの熱酸化膜４１６を形成することによりＳｉＧｅ層４１０の薄層化ができる。このとき表面の熱酸化膜４１６にはＧｅが含まれず、酸化の進行とともにＧｅは結晶層４１０へとはじき出される。さらに埋め込み酸化膜１４と表面の熱酸化膜４１６との間にはさまれたＧｅ原子は、埋め込み酸化膜１４を通りぬけることもできないので、ＳｉＧｅ層４１０が薄くなるにつれてＧｅ濃度が高くなる。その結果、ＦＥＴ部においては、埋め込み酸化膜１４上にＧｅ組成４５％、厚さおよそ３０ｎｍのＳｉＧｅ層１６Ａと熱酸化膜４１６が残る。なお、開口部以外の窒化膜３０Ｂで覆われた部分に関しては酸化は進行しない。
【００７２】
一般に、ひずみＳｉ層では、歪の大きさに応じて電子や正孔（特に正孔）の移動度の増大の効果が大きい。理想的には、１％以上の歪が加わっていることが望ましい。これは、下地となるＳｉＧｅ層１６ＡのＧｅ組成にして約２５％あるいはそれ以上に相当する。また、格子緩和したＳｉＧｅ層１６Ａがその上に成長するひずみＳｉ層と同程度の層厚を有する場合は、両者の応力がバランスして、一部応力が緩和ＳｉＧｅ層１６Ａへも加えられる可能性がある。その結果として、ひずみＳｉ層に１％以上の歪を加えるためには、下地のＳｉＧｅ層１６ＡのＧｅ組成を４０％あるいはそれ以上とすることが必要とされる。さらに、ＭＯＳＦＥＴにおいてゲート長を０．１μｍ以下のサイズにまで微細化することを想定した場合、ショートチャンネル効果の影響が無視できなくなる。これを低減するために、ＳＯＩ構造においてＳＯＩ層の厚さを２０ｎｍ程度あるいはそれ以下にする方法が有効とされている。以上のように、埋め込み酸化膜層１４上のＳｉＧｅ層１６Ａの厚さを極薄化し、Ｇｅ濃度を高くすることはＣＭＯＳ作製にとってはメリットが大きい。
【００７３】
一方、ＨＢＴではエミッタとベース間の荷電子帯のバンド不連続量をさほど大きく取らなくても、逆注入抑制の効果は得られる。むしろ、ＳｉＧｅ層１６ＢのＧｅ組成を大きくすると、プロセスの困難さや、臨界膜圧の制約などが生ずるため、必ずしもＨＢＴ部ではＳｉＧｅ層１６ＢのＧｅ組成を高くする必要は無い。さらに、コレクタ部の電極を形成することを考えると、ＳｉＧｅ層１６Ｂの厚さを極端に薄くすることは、抵抗値を高める結果となり不都合である。つまり、ＣＭＯＳ部とは異なり、ＨＢＴ部ではＳｉＧｅ層１６ＢのＧｅ組成を高め、厚さを薄くすることは、性能向上のために有効な方法ではない。換言すると、ＣＭＯＳ部のみにおいて、ＳｉＧｅ層１６Ａの厚さを薄くして、且つＧｅ濃度を高くすることが望ましい。
【００７４】
次に、窒化膜３０Ｂで覆われたＨＢＴ部に高濃度コレクタを形成するために、図１２（ａ）に表したように、砒素のイオン注入を行う。このとき、ＦＥＴ部のＳｉＧｅ層１６Ａの領域には、厚さ１３０ｎｍ程度の熱酸化膜４１６があるため、砒素は到達しない。
【００７５】
この後、図１２（ｂ）に表したように、ＦＥＴ部の厚い酸化膜４１６を除去し、厚さ３０ｎｍのＳｉ０．５５Ｇｅ０．４５層を露出させ、さらにその表面を清浄化する。そして、厚さ１５ｎｍのひずみＳｉ層１８を成長し、さらにその表面に３ｎｍの熱酸化膜４１８を形成する。このとき、ひずみＳｉ層１８を選択成長のモードで形成することにより、ＨＢＴ部の窒化膜３０Ｂ上には成長せず、ＦＥＴ部にのみ成長させることが可能である。また、その後の薄い熱酸化膜４１８も、当然ＨＢＴ部の窒化膜３０Ｂ上には形成されない。
【００７６】
続いて、図１２（ｃ）に表したように、ウェーハ全面に厚さ約１００ｎｍの多結晶Ｓｉ層４２０を堆積する。この層は、ＦＥＴ部、ＨＢＴ部の全面に堆積することができる。
【００７７】
この後、図１３（ａ）に表したように、ＦＥＴ部の多結晶Ｓｉ層４２０をパターニングしてゲート２６を形成し、さらに側壁部２８を形成する。さらに、ＦＥＴ部は、ｎ型、ｐ型ＦＥＴ素子に応じて砒素、ホウ素のイオン注入を施し、多結晶Ｓｉゲート２６の低抵抗化と、ソース／ドレイン領域１８Ｃ、１８Ｄの低抵抗化を行う。このとき、ＨＢＴ部に堆積した多結晶Ｓｉ層４２０はベース引出し電極（外部ベース）３２となるため、ＦＥＴ部でホウ素をイオン注入するときに同時にイオン注入を施すことができる。図１３（ａ）では、ｎ型領域を保護膜４２２で覆い、ＨＢＴ部及びｐ型領域にホウ素をイオン注入している状態を表している。つまり、この工程では、ＦＥＴ部のゲートとＨＢＴ部の外部ベース（ベース引き出し部）３２を同時に形成している。
【００７８】
本実施例では多結晶Ｓｉ層４２０を用いたが、ここで多結晶ＳｉＧｅを用いることも、優れた素子を作製するために有効である。このようにすれば、ＨＢＴ部において、真性ベース層はＳｉＧｅとなるため、外部ベースもＳｉＧｅとした方が抵抗低減の効果が期待できる。同じくＦＥＴ部のゲートにおいても多結晶ＳｉＧｅは高濃度に不純物を導入したときのキャリアの活性化率が高いことが期待され、低抵抗化さらには、チャンネル側の空乏層の伸びを抑える効果などが期待される。
【００７９】
ＦＥＴ部において、多結晶Ｓｉゲート２６の低抵抗化や、ソース／ドレイン領域１８Ｃ、１８Ｄの低抵抗化が終了した後は、ウェーハ表面をＣＶＤで形成する酸化膜（保護膜）４２４で覆い、ＨＢＴ作成の工程へすすむ。一方、ＨＢＴ部では、ホウ素のイオン注入が終了した多結晶Ｓｉ層４２０の上に、図１３（ｂ）に表したように、厚さ５０ｎｍの酸化膜３８Ａと厚さ５０ｎｍの窒化膜３８ＢをそれぞれＣＶＤ法で堆積する。
【００８０】
続いて、図１３（ｃ）に表したように、真性ベース部に対応する部分の窒化膜３８Ｂおよび酸化膜３８Ａを開口し、さらに、ホウ素の添加してある多結晶Ｓｉ層４２０をエッチングする。このとき、多結晶Ｓｉ層４２０のエッチング量を調節し、窒化膜３８Ｂおよび酸化膜３８Ａからなるマスクの下側まで一部除去する。すなわち窒化膜３８Ｂ、酸化膜３８Ａが「ひさし」のように飛び出して残る形状とする。
【００８１】
続いて、図１４（ａ）に表したように、コレクタ部１６Ｂの上の薄い窒化膜３０Ｂ、酸化膜３０Ａを除去する。ここでは、まずドライエッチング法で窒化膜３０Ｂを除去するが、外部ベース３２の上を保護する窒化膜３８Ｂは厚さが厚いので除去されずに残る。
【００８２】
このようにしてコレクタ部１６Ｂの一部を露出させた後、露出した表面を清浄化して、ホウ素を添加した厚さ５０ｎｍのＳｉ０．８５Ｇｅ０．１５層３４を選択成長のモードで成長する。この結果、真性ベース層３４はコレクタ領域１６Ｂに接合し、且つ外部ベースを保護するひさし状の窒化膜３８Ｂ／酸化膜３８Ａの下で外部ベース３２に接続するように形成される。
【００８３】
その後、図１４（ｃ）に表したように、さらに真性ベース３４の上に不純物を添加しないＳｉ層３６を成長し、イオン注入により砒素を添加してエミッタに加工する。このときＳｉ層３６を成長する際にドーパントを添加してもかまわない。
【００８４】
ここで、真性ベース３４としてＧｅ組成を１５％から徐々に３０％まで増加する傾斜組成層を用いることも、ベース内を走行する電子のスピードを加速する効果が期待できて、素子性能を上げるためには有効である。
【００８５】
以上の工程が完了した後、コンタクトが必要な部分を開口しアルミニウム等の金属材料で電極を形成して図９に表した半導体装置が完成する。
【００８６】
【発明の効果】
以上詳述したように、本発明によれば、絶縁膜上に形成された格子緩和したＳｉＧｅ層の上に、チャンネル層となるひずみＳｉ層を積層することにより、このひずみＳｉ層をチャンネルに利用でき、より高速の移動度のＭＯＳＦＥＴを実現できる。
【００８７】
さらに、本発明によれば、同様に絶縁膜上に形成された、格子緩和したＳｉＧｅ層をコレクタ層とし、その上に薄膜成長したＳｉＧｅ層をベース層とし、Ｓｉエミッタ層を積層するＨＢＴを作成することにより、同一の材料系で超高速のＣＭＯＳＦＥＴとＨＢＴを、容易な素子分離工程により作製することが可能となる。
【図面の簡単な説明】
【図１】本発明の半導体装置の要部断面構成の一例を表す概念図である。
【図２】本発明の半導体装置におけるＨＢＴ部１０Ｂのバンド構造を表す概念図である。
【図３】本発明の第１の実施例にかかる半導体装置の要部断面構成を表す概念図である。
【図４】本発明の第１実施例の半導体装置の製造方法の要部を表す工程断面図である。
【図５】本発明の第１実施例の半導体装置の製造方法の要部を表す工程断面図である。
【図６】本発明の第１実施例の半導体装置の製造方法の要部を表す工程断面図である。
【図７】本発明の第１実施例の半導体装置の製造方法の要部を表す工程断面図である。
【図８】本発明の第１実施例の半導体装置の製造方法の要部を表す工程断面図である。
【図９】本発明の第２の実施例の半導体装置の要部断面構成を表す概念図である。
【図１０】本発明の第２実施例の製造方法の要部を表す工程断面図である。
【図１１】本発明の第２実施例の製造方法の要部を表す工程断面図である。
【図１２】本発明の第２実施例の製造方法の要部を表す工程断面図である。
【図１３】本発明の第２実施例の製造方法の要部を表す工程断面図である。
【図１４】本発明の第２実施例の製造方法の要部を表す工程断面図である。
【図１５】従来のＨＢＴの要部のエネルギバンド構造を表す概念図である。
【符号の説明】
１２ 基板
１４ 絶縁膜
１６Ａ ＳｉＧｅバッファ層
１６Ｂ ＳｉＧｅコレクタ層
１８ ひずみＳｉ層
１８Ａ、１８Ｂ チャネル領域
１８Ｃ、１８Ｄ ソース・ドレイン領域
２４ ゲート絶縁膜
２６ ゲート
２８ 側壁
２９ ソース・ドレイン電極
３０ 絶縁膜
３２ 外部ベース
３４ ベース
３６ エミッタ
３８ 絶縁膜
４０ 外部エミッタ
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、より詳細には、高速、低消費電力のトランジスタ、特にひずみシリコン（Ｓｉ）をチャネルとして有する電界効果トランジスタとヘテロバイポーラトランジスタとを集積化した半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
ｎ−ｐ−ｎ型のバイポーラトランジスタにおいて、ベースからエミッタへの正孔の逆注入を抑制し、電子の注入効率を向上させる手法として、ベース部より禁制帯幅の広い半導体材料を用いるヘテロバイポーラトランジスタ（ＨＢＴ）のアイディアは古くから知られている。特に、ＡｌＧａＡｓ／ＧａＡｓ系のＨＢＴでは、エミッタ−ベース間において荷電子帯のバンド不連続幅を伝導帯のそれより大きく取れるため、正孔の逆注入抑制の効果を十分に発揮できる。
【０００３】
Ｓｉ系のバイポーラトランジスタでは、ベース層にＳｉより禁制帯幅の小さいひずみＳｉＧｅを用いたＨＢＴがすでに作成されている。
【０００４】
図１５は、このようなＨＢＴの要部のエネルギバンド構造を表す概念図である。同図に表したように、このＨＢＴは、Ｓｉ基板にコレクタ部１０２を形成し、その上にＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition：減圧化学気相成長法）などの薄膜成長の手法によりベース層となるＳｉＧｅ結晶層１０４を成長し、さらにエミッタとなるＳｉ層１０６が積層される。つまり、ベース−エミッタ間にも、ベース−コレクタ間にもヘテロ接合が形成される「ダブルへテロ構造」となる。
【０００５】
このダブルへテロ構造では、高電流注入時にベース‐コレクタ側のチャージアップのため動作速度が遅くなることが懸念される。このようなＳｉＧｅ薄膜ベース層を用いたＨＢＴでは、ＧａＡｓ系等の化合物半導体を用いたＨＢＴと比べ、従来のＳｉ系ＣＭＯＳＦＥＴとの複合化が容易に設計できることが最大の利点となる。すなわち、高出力の電流利得が必要とされる高周波（アナログ）回路をＨＢＴで作成し、ロジック部分をＳｉ−ＣＭＯＳで作成する複合素子が実現されている。
【０００６】
一方、ＳｉやＳｉＧｅの結晶に応力歪みを加えると、バンド構造が変調され電子や正孔の移動度が向上することが知られてる。たとえば格子緩和したＳｉＧｅ結晶上に形成したひずみＳｉ層では、電子移動度、正孔移動度共に２倍以上の向上が期待されており、いくつかの構造提案や素子試作の報告がある。
【０００７】
ひずみＳｉ層を用いて、ＦＥＴ素子を作成するための具体的な構造としては、通常のＳｉ基板上に厚さ数μｍ、Ｇｅ組成２０〜３０％のＳｉＧｅ層を成長することにより格子緩和したＳｉＧｅ層（仮想基板）を形成し、その上に臨界膜厚以下のＳｉ層を積層する方法が一般的である。この構造では基板の表面にひずみＳｉ層が露出しているために、従来のＳｉ−ＭＯＳＦＥＴ作成と類似の工程でＭＯＳＦＥＴが試作できる。
【０００８】
【発明が解決しようとする課題】
上述のように、Ｓｉ基板上に薄膜成長したＳｉＧｅ層をベース層とするＨＢＴと、従来のＳｉ−ＣＭＯＳとの複合素子は実現されている。またＳｉ基板上に厚く成長したＳｉＧｅ層を仮想基板とするひずみＳｉを用いたＦＥＴも提案されている。
【０００９】
しかし、Ｓｉ基板上に厚く成長したＳｉＧｅ層を仮想基板とした場合には、多数の素子を集積化した際の素子分離が困難なため、ＣＭＯＳやＨＢＴとの複合化は困難である。
【００１０】
本発明は、かかる課題の認識に基づいてなされたものであり、その目的は、格子緩和したＳｉＧｅ結晶上のひずみＳｉを用いたＭＯＳＦＥＴとＨＢＴとの複合化を実現するための構造および作成方法を提供することにある。
【００１１】
【課題を解決するための手段】
上記目的を達成するため、本発明においては、絶縁膜上に薄膜ＳｉＧｅバッファ層とひずみＳｉチャネルを積層したＭＯＳＦＥＴおよび、同じく薄膜ＳｉＧｅ層上にエピタキシャル成長したＳｉＧｅベース層およびその上のＳｉエミッタ層を有するＨＢＴを複合化した構造を採用する。
【００１２】
また、ＭＯＳＦＥＴを構成する部分の絶縁膜上の薄膜ＳｉＧｅ層の厚さを、ＨＢＴを構成する部分のそれより薄くするとよい。また、ＭＯＳＦＥＴを構成する部分の絶縁膜上の薄膜ＳｉＧｅ層のＧｅ組成を、ＨＢＴを構成する部分のそれより高くするとよい。
【００１３】
換言すると、本発明の半導体装置は、絶縁層の上に電界効果型素子とバイポーラ型素子とが設けられてなる半導体装置であって、
前記電界効果型素子は、前記絶縁層の上に形成された第１のIV族半導体からなるバッファ層と、前記バッファ層の上に設けられ前記第１のIV族半導体よりも格子定数の小さい第２のIV族半導体からなるひずみ半導体層と、を有し、前記ひずみ半導体層にチャネル領域とソース領域及びドレイン領域が設けられてなり、
前記バイポーラ型素子は、前記絶縁層の上に形成された第３のIV族半導体からなるコレクタ層と、前記コレクタ層の上に設けられ前記第３のIV族半導体と略同一の格子定数を有する第４のIV族半導体からなるベース層と、前記ベース層の上に設けられ、前記第３及び第４のIV族半導体よりも格子定数の小さい第５のIV族半導体からなるエミッタ層と、を有することを特徴とする。
【００１４】
なお、本願明細書において「IV族半導体」とは、周期律表のIV族元素を主成分とする半導体であり、Ｓｉ、Ｇｅ、Ｃなどの単元素半導体のみならず、各種のIV族元素が混合した半導体も包含するものとする。さらに、これらに不純物が添加されたものも包含するものとする。
【００１５】
ここで、前記第１のIV族半導体は、ＳｉＧｅを主成分とし、前記第２のIV族半導体は、Ｓｉを主成分とし、前記第３のIV族半導体は、ＳｉＧｅを主成分とし、前記第４のIV族半導体は、前記第３のIV族半導体と実質的に同一であり、前記第５のIV族半導体は、Ｓｉを主成分とすることができる。
【００１６】
または、前記第１のIV族半導体は、ＳｉＧｅを主成分とし、前記第３のIV族半導体は、ＳｉＧｅを主成分とし、前記第１のIV族半導体におけるＧｅの濃度は、前記第３のIV族半導体におけるＧｅの濃度よりも高いものとすることができる。
【００１７】
また、前記バッファ層の層厚は、前記コレクタ層の層厚よりも薄いものとすることができる。
【００１８】
また、前記バッファ層、前記コレクタ層及び前記ベース層に導入された格子ひずみは、前記ひずみ半導体層及び前記エミッタ層に導入された格子ひずみよりも小なるものとすることができる。
【００１９】
一方、本発明の半導体装置の製造方法は、絶縁層の上に電界効果型素子とバイポーラ型素子とが設けられてなる半導体装置の製造方法であって、
絶縁層の上にシリコンとゲルマニウムとを含有する半導体層が積層されたウェーハを形成する工程と、前記ウェーハ上の一部分のみを表面から酸化させて酸化層を形成することより、前記酸化層の下に残留する前記半導体層におけるゲルマニウムの濃度を上昇させる工程と、前記ウェーハ上の前記一部分において前記電界効果型素子を形成する工程と、前記ウェーハ上の前記一部分以外において前記バイポーラ型素子を形成する工程と、を備えたことを特徴とする。
【００２０】
【発明の実施の形態】
以下、図面を参照しつつ本発明の実施の形態について説明する。
【００２１】
図１は、本発明の半導体装置の要部断面構成の一例を表す概念図である。すなわち、同図は、本発明の半導体装置において選択的に設けることができる構成上の特徴点のいくつかを同時に表したものである。
【００２２】
本発明の半導体装置は、半導体基板１２の上に形成された絶縁膜１４を介して、ＦＥＴ部１０ＡとＨＢＴ部１０Ｂとが設けられている。
【００２３】
まず、ＦＥＴ部１０Ａについて説明すると、絶縁膜１４の上には格子緩和したＳｉＧｅバッファ層１６Ａを介してひずみＳｉ層１８が形成されている。ひずみＳｉ層１８部は、その一部がチャネル領域１８Ａ、１８Ｂとされ、これらのチャネルの両端には、それぞれ高濃度にドーピングされたソース・ドレイン領域１８Ｃ、１８Ｄが形成されている。そして、チャネル領域１８Ａ、１８Ｂの上にはゲート絶縁膜２４を介してゲート電極２６が設けられ、その両側には側壁部２８が設けられている。また、ソース・ドレイン領域２０の上には、電極２９がそれぞれ設けられている。
【００２４】
次に、ＨＢＴ部１０Ｂについて説明すると、絶縁膜１４の上には格子緩和したｎ型ＳｉＧｅからなるコレクタ層１６Ｂ、格子緩和したｐ型ＳｉＧｅからなるベース層３４、ｎ型Ｓｉからなるエミッタ層３６が形成され、これら各層の間には、絶縁膜３０、外部ベース３２、絶縁膜３８がそれぞれ設けられている。
【００２５】
本発明の構造では、絶縁膜１４の上に形成された、格子緩和したＳｉＧｅ層１６Ａの上に、ひずみＳｉ層１８を積層することにより、このひずみＳｉ層１８をチャンネルとして利用でき、より高い移動度を有するＭＯＳＦＥＴが作成できる。
【００２６】
さらに、同様に絶縁膜１４の上に形成された、格子緩和したＳｉＧｅ層１６Ｂをコレクタ層とし、その上に薄膜成長したＳｉＧｅ層３４をベース層とし、Ｓｉエミッタ層３６を積層するＨＢＴを作成することにより、同一の材料系で超高速のＣＭＯＳＦＥＴとＨＢＴを、容易な素子分離工程により作製することが可能となる。
【００２７】
図２は、本発明の半導体装置におけるＨＢＴ部１０Ｂのバンド構造を表す概念図である。同図に表した価電子帯Ｅｖ及び伝導帯Ｅｃのダイアグラムから分かるように、格子緩和したｎ型ＳｉＧｅ層１６Ｂをコレクタとして、その上にＰ型緩和ＳｉＧｅベース層３４を積層しさらにｎ型ひずみＳｉ層３６をエミッタとする構造では、エミッタ・ベース間のみがヘテロ接合となる。このため、コレクタ層１６Ｂへのチャージアップによる性能劣化は起こりにくく、高い動作特性を維持することができる。
【００２８】
また、ＦＥＴ部１０Ａにおいて、絶縁膜１４上の薄膜ＳｉＧｅ層１６Ａの厚さを、ＨＢＴ部１０ＢのＳｉＧｅ層１６Ｂよりも薄くすることにより、ＨＢＴ部１０Ｂではコレクターの抵抗を下げることなく、且つ、ＦＥＴ部１０Ａにおいては基板側を空乏化する動作条件を実現できる。
【００２９】
さらに、ＦＥＴ部１０Ａを構成する部分の薄膜ＳｉＧｅ層１６ＡのＧｅ濃度を、ＨＢＴ部１０Ｂを構成する部分のＳｉＧｅ層１６Ｂよりも高くすることにより、ＨＢＴ部１０Ｂでは、エミッタ・ベース間の格子不整合を低減し、且つＦＥＴ部１０Ａではチャンネル領域１８Ａ、１８Ｂにより大きなひずみを導入し、移動度の増大効果を高めることができる。
【００３０】
なお、本発明においては、ＳｉＧｅ層１６Ａ、１６Ｂ及び３４や、Ｓｉ層１８、３６は、Ｃ（炭素）を含有していても良い。すなわち、これらの半導体層のいずれかあるいは全てが、所定量のＣを含有していても、上述の作用効果を同様に得ることは可能であり、Ｃを含有させることにより、格子ひずみ量とバンド不連続量との関係をより広範に調節することが可能となる。
【００３１】
【実施例】
以下、実施例を参照しつつ、本発明の実施の形態についてさらに詳細に説明する。
【００３２】
（第１の実施例）
図３は、本発明の第１の実施例にかかる半導体装置の要部断面構成を表す概念図である。同図については、図１乃至図２に関して前述したものと同様の要素には同一の符号を付した。
【００３３】
すなわち、本実施例においては、（００１）Ｓｉ基板１２の上に埋め込み酸化膜１４が形成され、その上にＦＥＴ部１０ＡとＨＢＴ部１０Ｂが設けられている。
【００３４】
まず、ＦＥＴ部１０Ａについて説明すると、埋め込み酸化膜１４の上には、格子緩和したＳｉＧｅバッファ層１６ＡとひずみＳｉチャネル層１８、が積層されており、ひずみＳｉチャンネル層１８の上にはゲート２６およびソース／ドレイン電極２９が形成されてＣＭＯＳＦＥＴ部が構成されている。ここでゲート絶縁膜２４としては、ひずみＳｉ層１８の表面を熱酸化して得られる厚さ約３ｎｍの酸化膜を用いており、その上に多結晶Ｓｉ層を堆積してゲート電極２６を形成している。
【００３５】
一方、ＨＢＴ部１０Ｂについて説明すると、絶縁膜１４の上には格子緩和したｎ型ＳｉＧｅからなるコレクタ層１６Ｂ、格子緩和した厚さ５０ｎｍのｐ型ＳｉＧｅからなるベース層３４、ｎ型Ｓｉからなるエミッタ層３６が形成され、これら各層の上下には、絶縁膜３０、外部ベース３２、絶縁膜３８、外部エミッタ４０がそれぞれ設けられている。
【００３６】
次に、本実施例の半導体装置の製造方法について説明する。図３に例示したように、絶縁膜１４の上に格子緩和したＳｉＧｅ層１６Ａ、１６Ｂを直接接合した構造を具体化するための要素材料技術としては、以下の３つの手法を挙げることができる。
【００３７】
（１）薄膜ＳＯＩ（Silicon on Insulator）上にＳｉＧｅをエピタキシャル成長する方法（A.R.Powell et al., Appl. Phys. Lett. 64, 1856 (1994)）
（２）Ｓｉ基板上に形成した酸化膜と、Ｓｉ基板上にエピタキシャル成長したＳｉＧｅの積層構造を対向してはりあわせ、後にＳｉＧｅ積層構造の一部を除去する方法（特許第３０３７９３４号、特許第２９０８７８７号）
（３）ＳｉＧｅ層に酸素イオン注入を施し、高温アニールを経てＳｉＧｅ層中に埋め込み酸化膜を形成する方法
本実施例においては、ひとつの具体例として、厚さ１μｍ以上の厚さのＳｉＧｅ層に直接酸素イオン注入を施し、アニールをすることにより埋め込み酸化膜層１４を形成した。
【００３８】
図４乃至図８は、本実施例の半導体装置の製造方法の要部を表す工程断面図である。
【００３９】
本実施例においては、まず、図４（ａ）に表したように、比抵抗４．５〜６Ωｃｍのｐ型（１００）Ｓｉウェーハ１２を基板に用い、傾斜組成ＳｉＧｅ層２０２と、Ｓｉ０．８Ｇｅ０．２層２０４、Ｓｉ層２０６を順次成長した。 ここで、Ｓｉ基板１２上への各層の薄膜成長は、超高真空ＣＶＤ装置を用いて行った。原料ガスは、Ｓｉ２Ｈ６、およびＧｅＨ４として、ドーパントの添加はしていない。代表的な成膜条件は、基板温度６５０℃、Ｓｉ２Ｈ６原料分圧３０ｍＰａ、ＧｅＨ４分圧６０ｍＰａとした。
【００４０】
成長膜は、Ｇｅ組成を徐々に増加していく傾斜組成層２０２、Ｇｅ組成２０％で固定した厚さ１μｍの固定組成層２０４、さらに最上層に厚さ３０ｎｍのＳｉ層２０６を積層した構造となっている。最上層のＳｉ層２０６は、ＳＩＭＯＸ（Separation by IMplanted OXygen）の高温アニールに対する表面保護層の役割を果たすが、工程中にそのほとんどが酸化膜（ＳｉＯ２層）となることが予想される。
【００４１】
次に、図４（ｂ）に表したように、埋め込み酸化膜１４を形成した。すなわち、ＳｉＧｅ層の形成が終了した試料に、酸素イオン注入および高温アニールを施した。具体的な条件は、イオン注入が酸素イオン加速エネルギー１８０ｋｅＶ、注入ドーズ４×１０１７ｃｍ−２、アニールが１３００℃、８時間である。このプロセスにより、表面から４００ｎｍの深さのところに厚さ１００ｎｍの酸化膜層１４が形成される。ここで酸化膜１４の中にはＧｅ元素がほとんど存在せず、Ｇｅ元素は高温アニール中に拡散してしまったものと推定される。また、酸化膜１４上のＳｉＧｅ層２０４Ｂは完全に格子緩和をしている。一方、埋め込み酸化膜１４の下側のＳｉＧｅ層２０４ＡはＧｅが拡散して濃度の低下したＳｉＧｅ層が奥深くまで続いている。これに対して、埋め込み酸化膜１４の上側のＳｉＧｅ層２０４Ｂでは、酸化膜層が壁となり、Ｇｅの拡散は抑制される。
【００４２】
このようにして埋め込み酸化膜１４の上に、Ｇｅ組成２０％、厚さ約４００ｎｍのＳｉＧｅ層２０４Ｂが形成される。
【００４３】
次に、図５（ａ）に表したように、このＳｉＧｅ層２０４の表面を酸化膜２１０および窒化膜２１２で覆う。これらの酸化膜（膜厚１００ｎｍ）２１０および窒化膜（膜厚２００ｎｍ）２１２は、ＣＶＤ法で堆積することができる。但し、他の実施例として後に説明するように、熱酸化を施してもかまわない。
【００４４】
次に、図５（ｂ）に表したように、堆積した保護膜のうちＭＯＳＦＥＴを作成する部分のみを、フォトリソグラフィの手法でエッチングし、ＳｉＧｅ層２０４Ｂの表面を露出させる。具体的には、レジスト塗布後エッチングを施す部分のみ開口し、ドライエッチングおよびＨＦ処理により窒素化膜および酸化膜を除去する。
【００４５】
次に、図５（ｃ）に表したように、露出したＳｉＧｅ層２０４Ｂをエッチングし、Ｓｉ層を堆積する。具体的には、まず、露出した部分のＳｉＧｅ層２０４Ｂの一部除去と再成長前表面処理工程を行う。ＣＶＤ法で形成した酸化膜を除去した後にも、ＳＩＭＯＸ工程終了後の基板表面には熱酸化膜層が形成されていることが予想されるため、弗酸による酸化膜除去を行い、さらにＨＦ＋ＨＮＯ３系エッチャントでＳｉおよびＳｉＧｅ層の一部をエッチングした。
【００４６】
ＨＦ＋Ｈ２ＮＯ３系エッチャントの組成は（ＨＦ：Ｈ２Ｏ：ＨＮＯ３）＝１：２０：５０であり、室温でのエッチングレートはＳｉに対して６００ｎｍ／分、Ｇｅ組成２０％のＳｉＧｅに対しては１３００ｎｍ／分であった。この溶液は濃度を調整することによりエッチング速度をさらに遅くすることが可能である。この段階で酸化膜上のＳｉＧｅ層２０４Ｂの厚さを１００ｎｍ以下、理想的には５ないし１０ｎｍ程度にまで薄くする。しかし素子の設計によっては必ずしも、ＣＭＯＳ部のＳｉＧｅ層の厚さを極薄にまでする必要は無い。
【００４７】
続いて、ウェーハをＨＦ溶液に浸すことにより露出したＳｉＧｅ層２０４Ｂの表面に水素終端処理を施す。
【００４８】
その後、ウェーハを再び成膜装置に導入し、再成長開始前に１Ｐａの水素雰囲気下で９００℃の加熱処理を施し、表面層をクリーニングした後、熱さ３０ｎｍの薄膜結晶のＳｉ層１８を成長する。このＳｉ層１８には応力歪が加わっており、ＭＯＳＦＥＴのチャンネルとなる。すなわち、Ｓｉは、ＳｉＧｅよりも格子定数が小さい。従って、Ｓｉ層１８には、面内方向に沿った引っ張り応力が負荷されて引っ張りひずみが導入されている。
【００４９】
次に、ウェーハを熱酸化炉に導入し、図５（ｄ）に表したように、ひずみＳｉ層１８の表面に厚さ５ｎｍの熱酸化膜２４を形成する。さらにゲート２６となる厚さ１００ｎｍの多結晶Ｓｉ層２１４を堆積する。
【００５０】
この後、フォトリソグラフィの手法により、図６（ａ）に表したように、ゲート２６となる部分の多結晶Ｓｉ層のみ残し残りの多結晶Ｓｉ層２１４を除去する。
【００５１】
そして、図６（ｂ）に表したようにＦＥＴの要部を完成させる。具体的には、絶縁物の堆積とエッチバックプロセスによってゲート側壁２８を形成し、さらに、ｎ型・ｐ型に適応した不純物のイオン注入を適宜行って、ソース／ドレイン領域１８Ｃ、１８Ｄの形成とゲート２６の低抵抗化を施す。ここでｎ型・ｐ型ＦＥＴ素子の分離は、埋め込み酸化膜１４上のＳｉＧｅ層１６Ａをエッチングにより除去することにより容易に行うことが可能である。
【００５２】
次に、ＨＢＴ部の形成プロセスを開始する。
【００５３】
まず、再度、ウェーハ全面を酸化膜および窒化膜などの保護膜２１８で覆う。続いて、ＨＢＴ部の保護膜を除去し、図６（ｃ）に表したように、バイポーラトランジスタのコレクタ部となるＳｉＧｅ層２０４Ｂを露出させる。この後、ＦＥＴ部で行ったように、ＳｉＧｅ層２０４Ｂをエッチングして、厚さを調整する工程を加えてもよい。このとき、ＳｉＧｅ層２０４Ｂの厚さがＦＥＴ部のそれと同じになるまでエッチングしてもよい。この後、イオン注入により砒素を濃度３×１０１７ｃｍ−３になるように導入して、コレクタ部となるＳｉＧｅ層１６Ｂを形成する。
【００５４】
次に、図７（ａ）に表したように、コレクタ部１６Ｂの表面にＣＶＤ法により厚さ２０ｎｍの酸化膜３０を形成し、さらに１００ｎｍの多結晶Ｓｉ層３２を堆積する。この多結晶Ｓｉ層３２にホウ素のイオン注入を施した後、図７（ｂ）に表したように、外部ベース（ベース層の電極引き出し部）のみを残し多結晶Ｓｉ層３２を除去する。さらに、ＣＶＤ酸化膜３０の真性ベースに対応する部分のみに開口を施す。
【００５５】
続いて、このコレクタ部の開口表面を、先ほどのひずみＳｉ層成長前と同様に清浄化し、薄膜成長装置に導入し、図７（ｃ）に表したように、ベース層となる厚さ５０ｎｍのＳｉＧｅ層３４を成長する。このとき成長するＳｉＧｅ層３４には、５×１０１９ｃｍ−３のホウ素が不純物として添加されている。このベース層３４は開口したコレクタ部のみでなく、先に形成した外部ベース部３２の上にも成長をするため、後の工程で外部ベースに電極を形成することにより、ベース層のコンタクトが確保される。さらに、ＳｉＧｅ層３４に続き、不純物を添加していない厚さ２ｎｍのＳｉ層３６を成長する。
【００５６】
次に、表面にＣＶＤ法により厚さ１０ｎｍの酸化膜３８を堆積し真性ベース部のみ開口を施したのち、多結晶Ｓｉ（厚さ１００ｎｍ）層４０を堆積後、砒素のイオン注入を施し、さらにエミッタとなる部分を残して周囲を除去して図８（ａ）に表した構造が得られる。
【００５７】
その後、全体をＣＶＤ法により堆積した酸化膜（図示せず）で覆う。ここでイオン注入後の不純物活性化のために、９００℃・６０秒のアニールを施す。このイオン注入後の活性化アニールは、イオン注入を施した直後に毎回行わなくても、本実施例のように、すべてのイオン注入工程が終了した後に１度だけ行ってもよい。また、この活性化アニールにより、多結晶Ｓｉエミッタ層４０に導入された不純物の砒素が一部拡散し、ＳｉＧｅベース層３４との間の厚さ２ｎｍのＳｉ層３６にはいりこむ。したがってＳｉＧｅベース層３４と、薄膜結晶成長したＳｉ層３６との界面がｐ−ｎ接合部となる。
【００５８】
最後に、全体を覆っているＣＶＤ酸化膜に、各電極形成部の開口をあけ、アルミニウムを蒸着し電極加工を施して図８（ｂ）に表した構造が完成する。
【００５９】
なお、上述の実施例においては、ＦＥＴ部１０Ａのゲート電極材料として、Ｗなどの金属を用いることも可能である。また、ゲート絶縁膜２４としては、Ｓｉ酸化膜（ＳｉＯ２）はもちろん、Ｓｉ窒化膜（Ｓｉ３Ｎ４）、Ｓｉ酸窒化膜（ＳｉＯｘＮｙ）、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ＴｉＯ２、Ｙａ２Ｏ３等の高誘電体ゲート絶縁膜も用いることが出来る。
【００６０】
（第２の実施例）
次に、本発明の第２の実施例にかかる半導体装置について説明する。
【００６１】
図９は、本実施例の半導体装置の要部断面構成を表す概念図である。同図については、図１乃至図８に関して前述したものと同様の要素には同一の符号を付した。
【００６２】
すなわち、本実施例においても、Ｓｉ基板１２の上に埋め込み酸化膜１４が形成され、その上にＦＥＴ部１０ＡとＨＢＴ部１０Ｂが設けられている。
【００６３】
まず、ＦＥＴ部１０Ａについて説明すると、埋め込み酸化膜１４の上には、格子緩和したＳｉＧｅバッファ層１６ＡとひずみＳｉチャネル層１８、が積層されており、ひずみＳｉチャンネル層１８の上にはゲート２６およびソース／ドレイン電極２９が形成されてＣＭＯＳＦＥＴ部が構成されている。ここでゲート絶縁膜２４としては、ひずみＳｉ層１８の表面を熱酸化して得られる厚さ約３ｎｍの酸化膜を用いており、その上に多結晶Ｓｉ層を堆積してゲート電極２６を形成している。
【００６４】
一方、ＨＢＴ部１０Ｂについて説明すると、絶縁膜１４の上には格子緩和したｎ型ＳｉＧｅからなるコレクタ層１６Ｂ、格子緩和した厚さ５０ｎｍのｐ型ＳｉＧｅからなるベース層３４、ｎ型Ｓｉからなるエミッタ層３６が形成され、これら各層の上下には、絶縁膜３０Ａ、３０Ｂ、外部ベース３２、絶縁膜３８Ａ、３８Ｂがそれぞれ設けられている。
【００６５】
本実施例においては、ＳｉＧｅバッファ層１６ＡとＳｉＧｅコレクタ層１６Ｂにおけるゲルマニウム濃度が異なる。すなわち、バッファ層１６Ａの方がコレクタ層１６Ｂよりも高いゲルマニウム濃度を有する。この特徴により、後に詳述するように、ＨＢＴの特性の劣化を防ぎつつ、ＦＥＴの移動度をさらに高めることが可能となる。
【００６６】
以下に、本実施例の半導体装置の製造方法について説明する。
【００６７】
図１０乃至図１４は、本実施例の製造方法の要部を表す工程断面図である。
【００６８】
本実施例においては、まず、図１０（ａ）に表したように、厚さ１００ｎｍの埋め込み酸化膜を含むＳＯＩ基板４００（ＳＯＩ層４０２の厚さ約２０ｎｍ）上に、ＵＨＶ−ＣＶＤ法またはＭＢＥ法またはＬＰ−ＣＶＤ法により、Ｓｉ０．９Ｇｅ０．１層４０４を１５０ｎｍ、Ｓｉキャップ層４０６を５ｎｍ成長する。この時、各層の膜厚は、成長温度における臨界膜厚を十分に下回っているため、ミスフィット転位など欠陥は生じない。
【００６９】
次に、このウェーハを酸化炉に投入し、窒素で５０％に希釈した酸素ガスを用いて１１００℃にて、図１０（ｂ）に表したように、層厚１５０ｎｍの熱酸化膜４０８を形成する。この熱酸化工程により、薄膜成長法で形成したＳｉＧｅ層４０４のＧｅ原子は埋め込み酸化膜１４上の結晶層４０４、４０２の中を拡散する。しかし、埋め込み酸化膜１４中には入り込まず、また表面側の熱酸化膜４０８中にもＧｅ原子は入り込まない（すなわち、熱酸化がＳｉＧｅ層４０４に向かって進むにつれてＧｅ原子は結晶層４０４、４０２中に濃縮される）ため、最終的に埋め込み酸化膜１４の上にはＧｅ組成１５％、厚さ１００ｎｍのＳｉＧｅ層４１０および厚さ１５０ｎｍの熱酸化膜４０８が残る。
【００７０】
次に、このＳｉＧｅ層４１０の表面の全面を覆っている酸化膜４０８をいったん除去した後、５ｎｍの酸化膜３０ＡをＣＶＤ法により堆積し、さらにその表面をすべて窒化膜３０Ｂで覆う。このときの窒化膜（層厚１０ｎｍ）はＣＶＤ法で堆積する。堆積した窒化膜３０Ｂおよび酸化膜３０Ａのうち、フォトリソグラフィの手法でＭＯＳＦＥＴを作成する部分のみをエッチング除去し、図１１（ａ）に表したように、ＳｉＧｅ層４１０の表面を露出させる。より具体的には、図示しないレジスト塗布後エッチングを施す部分のみ開口し、ドライエッチング処理により窒素化膜３０Ｂを除去した後、酸化膜３０Ａを酸処理により除去する。
【００７１】
この後、レジストを剥離してウェーハを再び酸化炉に導入し、図１１（ｂ）に表したように、開口部を熱酸化する。このとき、温度１１００℃で１３０ｎｍの熱酸化膜４１６を形成することによりＳｉＧｅ層４１０の薄層化ができる。このとき表面の熱酸化膜４１６にはＧｅが含まれず、酸化の進行とともにＧｅは結晶層４１０へとはじき出される。さらに埋め込み酸化膜１４と表面の熱酸化膜４１６との間にはさまれたＧｅ原子は、埋め込み酸化膜１４を通りぬけることもできないので、ＳｉＧｅ層４１０が薄くなるにつれてＧｅ濃度が高くなる。その結果、ＦＥＴ部においては、埋め込み酸化膜１４上にＧｅ組成４５％、厚さおよそ３０ｎｍのＳｉＧｅ層１６Ａと熱酸化膜４１６が残る。なお、開口部以外の窒化膜３０Ｂで覆われた部分に関しては酸化は進行しない。
【００７２】
一般に、ひずみＳｉ層では、歪の大きさに応じて電子や正孔（特に正孔）の移動度の増大の効果が大きい。理想的には、１％以上の歪が加わっていることが望ましい。これは、下地となるＳｉＧｅ層１６ＡのＧｅ組成にして約２５％あるいはそれ以上に相当する。また、格子緩和したＳｉＧｅ層１６Ａがその上に成長するひずみＳｉ層と同程度の層厚を有する場合は、両者の応力がバランスして、一部応力が緩和ＳｉＧｅ層１６Ａへも加えられる可能性がある。その結果として、ひずみＳｉ層に１％以上の歪を加えるためには、下地のＳｉＧｅ層１６ＡのＧｅ組成を４０％あるいはそれ以上とすることが必要とされる。さらに、ＭＯＳＦＥＴにおいてゲート長を０．１μｍ以下のサイズにまで微細化することを想定した場合、ショートチャンネル効果の影響が無視できなくなる。これを低減するために、ＳＯＩ構造においてＳＯＩ層の厚さを２０ｎｍ程度あるいはそれ以下にする方法が有効とされている。以上のように、埋め込み酸化膜層１４上のＳｉＧｅ層１６Ａの厚さを極薄化し、Ｇｅ濃度を高くすることはＣＭＯＳ作製にとってはメリットが大きい。
【００７３】
一方、ＨＢＴではエミッタとベース間の荷電子帯のバンド不連続量をさほど大きく取らなくても、逆注入抑制の効果は得られる。むしろ、ＳｉＧｅ層１６ＢのＧｅ組成を大きくすると、プロセスの困難さや、臨界膜圧の制約などが生ずるため、必ずしもＨＢＴ部ではＳｉＧｅ層１６ＢのＧｅ組成を高くする必要は無い。さらに、コレクタ部の電極を形成することを考えると、ＳｉＧｅ層１６Ｂの厚さを極端に薄くすることは、抵抗値を高める結果となり不都合である。つまり、ＣＭＯＳ部とは異なり、ＨＢＴ部ではＳｉＧｅ層１６ＢのＧｅ組成を高め、厚さを薄くすることは、性能向上のために有効な方法ではない。換言すると、ＣＭＯＳ部のみにおいて、ＳｉＧｅ層１６Ａの厚さを薄くして、且つＧｅ濃度を高くすることが望ましい。
【００７４】
次に、窒化膜３０Ｂで覆われたＨＢＴ部に高濃度コレクタを形成するために、図１２（ａ）に表したように、砒素のイオン注入を行う。このとき、ＦＥＴ部のＳｉＧｅ層１６Ａの領域には、厚さ１３０ｎｍ程度の熱酸化膜４１６があるため、砒素は到達しない。
【００７５】
この後、図１２（ｂ）に表したように、ＦＥＴ部の厚い酸化膜４１６を除去し、厚さ３０ｎｍのＳｉ０．５５Ｇｅ０．４５層を露出させ、さらにその表面を清浄化する。そして、厚さ１５ｎｍのひずみＳｉ層１８を成長し、さらにその表面に３ｎｍの熱酸化膜４１８を形成する。このとき、ひずみＳｉ層１８を選択成長のモードで形成することにより、ＨＢＴ部の窒化膜３０Ｂ上には成長せず、ＦＥＴ部にのみ成長させることが可能である。また、その後の薄い熱酸化膜４１８も、当然ＨＢＴ部の窒化膜３０Ｂ上には形成されない。
【００７６】
続いて、図１２（ｃ）に表したように、ウェーハ全面に厚さ約１００ｎｍの多結晶Ｓｉ層４２０を堆積する。この層は、ＦＥＴ部、ＨＢＴ部の全面に堆積することができる。
【００７７】
この後、図１３（ａ）に表したように、ＦＥＴ部の多結晶Ｓｉ層４２０をパターニングしてゲート２６を形成し、さらに側壁部２８を形成する。さらに、ＦＥＴ部は、ｎ型、ｐ型ＦＥＴ素子に応じて砒素、ホウ素のイオン注入を施し、多結晶Ｓｉゲート２６の低抵抗化と、ソース／ドレイン領域１８Ｃ、１８Ｄの低抵抗化を行う。このとき、ＨＢＴ部に堆積した多結晶Ｓｉ層４２０はベース引出し電極（外部ベース）３２となるため、ＦＥＴ部でホウ素をイオン注入するときに同時にイオン注入を施すことができる。図１３（ａ）では、ｎ型領域を保護膜４２２で覆い、ＨＢＴ部及びｐ型領域にホウ素をイオン注入している状態を表している。つまり、この工程では、ＦＥＴ部のゲートとＨＢＴ部の外部ベース（ベース引き出し部）３２を同時に形成している。
【００７８】
本実施例では多結晶Ｓｉ層４２０を用いたが、ここで多結晶ＳｉＧｅを用いることも、優れた素子を作製するために有効である。このようにすれば、ＨＢＴ部において、真性ベース層はＳｉＧｅとなるため、外部ベースもＳｉＧｅとした方が抵抗低減の効果が期待できる。同じくＦＥＴ部のゲートにおいても多結晶ＳｉＧｅは高濃度に不純物を導入したときのキャリアの活性化率が高いことが期待され、低抵抗化さらには、チャンネル側の空乏層の伸びを抑える効果などが期待される。
【００７９】
ＦＥＴ部において、多結晶Ｓｉゲート２６の低抵抗化や、ソース／ドレイン領域１８Ｃ、１８Ｄの低抵抗化が終了した後は、ウェーハ表面をＣＶＤで形成する酸化膜（保護膜）４２４で覆い、ＨＢＴ作成の工程へすすむ。一方、ＨＢＴ部では、ホウ素のイオン注入が終了した多結晶Ｓｉ層４２０の上に、図１３（ｂ）に表したように、厚さ５０ｎｍの酸化膜３８Ａと厚さ５０ｎｍの窒化膜３８ＢをそれぞれＣＶＤ法で堆積する。
【００８０】
続いて、図１３（ｃ）に表したように、真性ベース部に対応する部分の窒化膜３８Ｂおよび酸化膜３８Ａを開口し、さらに、ホウ素の添加してある多結晶Ｓｉ層４２０をエッチングする。このとき、多結晶Ｓｉ層４２０のエッチング量を調節し、窒化膜３８Ｂおよび酸化膜３８Ａからなるマスクの下側まで一部除去する。すなわち窒化膜３８Ｂ、酸化膜３８Ａが「ひさし」のように飛び出して残る形状とする。
【００８１】
続いて、図１４（ａ）に表したように、コレクタ部１６Ｂの上の薄い窒化膜３０Ｂ、酸化膜３０Ａを除去する。ここでは、まずドライエッチング法で窒化膜３０Ｂを除去するが、外部ベース３２の上を保護する窒化膜３８Ｂは厚さが厚いので除去されずに残る。
【００８２】
このようにしてコレクタ部１６Ｂの一部を露出させた後、露出した表面を清浄化して、ホウ素を添加した厚さ５０ｎｍのＳｉ０．８５Ｇｅ０．１５層３４を選択成長のモードで成長する。この結果、真性ベース層３４はコレクタ領域１６Ｂに接合し、且つ外部ベースを保護するひさし状の窒化膜３８Ｂ／酸化膜３８Ａの下で外部ベース３２に接続するように形成される。
【００８３】
その後、図１４（ｃ）に表したように、さらに真性ベース３４の上に不純物を添加しないＳｉ層３６を成長し、イオン注入により砒素を添加してエミッタに加工する。このときＳｉ層３６を成長する際にドーパントを添加してもかまわない。
【００８４】
ここで、真性ベース３４としてＧｅ組成を１５％から徐々に３０％まで増加する傾斜組成層を用いることも、ベース内を走行する電子のスピードを加速する効果が期待できて、素子性能を上げるためには有効である。
【００８５】
以上の工程が完了した後、コンタクトが必要な部分を開口しアルミニウム等の金属材料で電極を形成して図９に表した半導体装置が完成する。
【００８６】
【発明の効果】
以上詳述したように、本発明によれば、絶縁膜上に形成された格子緩和したＳｉＧｅ層の上に、チャンネル層となるひずみＳｉ層を積層することにより、このひずみＳｉ層をチャンネルに利用でき、より高速の移動度のＭＯＳＦＥＴを実現できる。
【００８７】
さらに、本発明によれば、同様に絶縁膜上に形成された、格子緩和したＳｉＧｅ層をコレクタ層とし、その上に薄膜成長したＳｉＧｅ層をベース層とし、Ｓｉエミッタ層を積層するＨＢＴを作成することにより、同一の材料系で超高速のＣＭＯＳＦＥＴとＨＢＴを、容易な素子分離工程により作製することが可能となる。
【図面の簡単な説明】
【図１】本発明の半導体装置の要部断面構成の一例を表す概念図である。
【図２】本発明の半導体装置におけるＨＢＴ部１０Ｂのバンド構造を表す概念図である。
【図３】本発明の第１の実施例にかかる半導体装置の要部断面構成を表す概念図である。
【図４】本発明の第１実施例の半導体装置の製造方法の要部を表す工程断面図である。
【図５】本発明の第１実施例の半導体装置の製造方法の要部を表す工程断面図である。
【図６】本発明の第１実施例の半導体装置の製造方法の要部を表す工程断面図である。
【図７】本発明の第１実施例の半導体装置の製造方法の要部を表す工程断面図である。
【図８】本発明の第１実施例の半導体装置の製造方法の要部を表す工程断面図である。
【図９】本発明の第２の実施例の半導体装置の要部断面構成を表す概念図である。
【図１０】本発明の第２実施例の製造方法の要部を表す工程断面図である。
【図１１】本発明の第２実施例の製造方法の要部を表す工程断面図である。
【図１２】本発明の第２実施例の製造方法の要部を表す工程断面図である。
【図１３】本発明の第２実施例の製造方法の要部を表す工程断面図である。
【図１４】本発明の第２実施例の製造方法の要部を表す工程断面図である。
【図１５】従来のＨＢＴの要部のエネルギバンド構造を表す概念図である。
【符号の説明】
１２ 基板
１４ 絶縁膜
１６Ａ ＳｉＧｅバッファ層
１６Ｂ ＳｉＧｅコレクタ層
１８ ひずみＳｉ層
１８Ａ、１８Ｂ チャネル領域
１８Ｃ、１８Ｄ ソース・ドレイン領域
２４ ゲート絶縁膜
２６ ゲート
２８ 側壁
２９ ソース・ドレイン電極
３０ 絶縁膜
３２ 外部ベース
３４ ベース
３６ エミッタ
３８ 絶縁膜
４０ 外部エミッタ
Claims (6)
- 絶縁層の上に電界効果型素子とバイポーラ型素子とが設けられてなる半導体装置であって、
前記電界効果型素子は、前記絶縁層の上に形成された第１のIV族半導体からなるバッファ層と、前記バッファ層の上に設けられ前記第１のIV族半導体よりも格子定数の小さい第２のIV族半導体からなるひずみ半導体層と、を有し、前記ひずみ半導体層にチャネル領域とソース領域及びドレイン領域が設けられてなり、
前記バイポーラ型素子は、前記絶縁層の上に形成された第３のIV族半導体からなるコレクタ層と、前記コレクタ層の上に設けられ前記第３のIV族半導体と同一の格子定数を有する第４のIV族半導体からなるベース層と、前記ベース層の上に設けられ、前記第３及び第４のIV族半導体よりも格子定数の小さい第５のIV族半導体からなるエミッタ層と、を有することを特徴とする半導体装置。 - 前記第１のIV族半導体は、ＳｉＧｅを主成分とし、
前記第２のIV族半導体は、Ｓｉを主成分とし、
前記第３のIV族半導体は、ＳｉＧｅを主成分とし、
前記第４のIV族半導体は、前記第３のIV族半導体と同一であり、
前記第５のIV族半導体は、Ｓｉを主成分とすることを特徴とする請求項１記載の半導体装置。 - 前記第１のIV族半導体は、ＳｉＧｅを主成分とし、
前記第３のIV族半導体は、ＳｉＧｅを主成分とし、
前記第１のIV族半導体におけるＧｅの濃度は、前記第３のIV族半導体におけるＧｅの濃度よりも高いことを特徴とする請求項１記載の半導体装置。 - 前記バッファ層の層厚は、前記コレクタ層の層厚よりも薄いことを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
- 前記バッファ層、前記コレクタ層及び前記ベース層に導入された格子ひずみは、前記ひずみ半導体層及び前記エミッタ層に導入された格子ひずみよりも小なることを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
- 絶縁層の上に電界効果型素子とバイポーラ型素子とが設けられてなる半導体装置の製造方法であって、
絶縁層の上にシリコンとゲルマニウムとを含有する半導体層が積層されたウェーハを形成する工程と、
前記ウェーハ上の一部分の領域のみを表面から酸化させて前記表面に酸化層を形成することより、前記酸化層の下に残留する前記半導体層におけるゲルマニウムの濃度を上昇させる工程と、
前記酸化層を除去した後、前記一部分の領域上のみにひずみシリコン層を形成する工程と、
前記一部分の領域の前記ひずみシリコン層にチャネル領域およびソース領域ならびにドレイン領域が設けられた前記電界効果型素子を形成する工程と、
前記ウェーハ上の前記一部分以外の領域において、前記半導体層をコレクタ層とし、このコレクタ層上に設けられるシリコンとゲルマニウムとからなるベース層、およびこのベース層上に設けられるシリコンを主成分とするエミッタ層を有する前記バイポーラ型素子を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
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