JPH0951101A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0951101A JPH0951101A JP20065895A JP20065895A JPH0951101A JP H0951101 A JPH0951101 A JP H0951101A JP 20065895 A JP20065895 A JP 20065895A JP 20065895 A JP20065895 A JP 20065895A JP H0951101 A JPH0951101 A JP H0951101A
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- JP
- Japan
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- layer
- type
- sige
- soi
- gate electrode
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Abstract
(57)【要約】
【構成】ｎ＋ＳｉＧｅ層１６が、ｐＳＯＩ層１２とほぼ
直接的に接する部分をMOSFETのソース／ドレインのごく
一部に設ける。 【効果】寄生容量を増加させることなく、ＳＯＩ層に蓄
積した正孔をｎ＋SiGeソースに引き抜くことによって基
板電位を固定できる。
直接的に接する部分をMOSFETのソース／ドレインのごく
一部に設ける。 【効果】寄生容量を増加させることなく、ＳＯＩ層に蓄
積した正孔をｎ＋SiGeソースに引き抜くことによって基
板電位を固定できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に関する。
方法に関する。
【０００２】
【従来の技術】Ｓｉ集積回路は加工寸法の微細化により
高集積化と高速化，低消費電力化を実現してきた。今
後、一層の高速化，低消費電力化を進めるために、寄生
容量を低減できるＳＯＩ（Silicon on Insulator）構造
MOSFETが注目されている。ところが、この構造に本質的
な問題として、ＳＯＩ層の電位が浮遊状態にあるため、
素子動作によって発生したキャリヤが蓄積し、MOSFETの
基板電位を変動させ、その結果、素子のしきい電圧が変
動するという問題点が指摘されている。
高集積化と高速化，低消費電力化を実現してきた。今
後、一層の高速化，低消費電力化を進めるために、寄生
容量を低減できるＳＯＩ（Silicon on Insulator）構造
MOSFETが注目されている。ところが、この構造に本質的
な問題として、ＳＯＩ層の電位が浮遊状態にあるため、
素子動作によって発生したキャリヤが蓄積し、MOSFETの
基板電位を変動させ、その結果、素子のしきい電圧が変
動するという問題点が指摘されている。
【０００３】最近、この問題が深刻なｎチャネルMOSFET
に対し、ソース（及びドレイン）をＳｉＧｅ混晶２１で
形成し、ＳＯＩ層１２に蓄積した正孔を、ポテンシャル
の低いソースに引き抜くことによって基板電位を固定す
る試みが報告されている（図２、吉見他、１９９４ イ
ンターナショナル エレクトロン デバイセズ ミーテ
ィング，テクニカル ダイジェスト ｐ．４２９）。
に対し、ソース（及びドレイン）をＳｉＧｅ混晶２１で
形成し、ＳＯＩ層１２に蓄積した正孔を、ポテンシャル
の低いソースに引き抜くことによって基板電位を固定す
る試みが報告されている（図２、吉見他、１９９４ イ
ンターナショナル エレクトロン デバイセズ ミーテ
ィング，テクニカル ダイジェスト ｐ．４２９）。
【０００４】上記の原理を説明するためのエネルギバン
ド特性図を図３に示す。３１，３２，３３はそれぞれ、
伝導帯，フェルミレベル，価電子帯を示す。（ａ）は、
理想的なｎ＋ＳｉＧｅ／ｐＳｉヘテロ構造であり、ヘテ
ロ界面位置とｐｎ接合位置が一致している。ｐＳｉ側で
発生した正孔は、上記界面に存在するノッチ３４（小さ
なポテンシャルバリア）をトンネルしてｎ＋ＳｉＧｅ側
に拡散して、順方向電流となる。（ｂ）は、ヘテロ界面
がｐ型層の中にある場合であり、正孔は、容易に、ｐＳ
ｉＧｅ層に到達するものの、ｎ＋ＳｉＧｅ層に到達する
には、ＳｉＧｅｐｎ＋接合の大きなポテンシャルバリア
を越えねばならない。（ｃ）は、ヘテロ界面がｎ＋層の
中にある場合であり、正孔は、まず、Ｓｉｐｎ＋接合の
大きなポテンシャルバリアを越えねばならない。従っ
て、ヘテロ接合の効果を有効に活かすためには、ヘテロ
界面位置とｐｎ接合位置のずれの距離ｘを短く（５０ｎ
ｍ以下）した構造が望ましい。
ド特性図を図３に示す。３１，３２，３３はそれぞれ、
伝導帯，フェルミレベル，価電子帯を示す。（ａ）は、
理想的なｎ＋ＳｉＧｅ／ｐＳｉヘテロ構造であり、ヘテ
ロ界面位置とｐｎ接合位置が一致している。ｐＳｉ側で
発生した正孔は、上記界面に存在するノッチ３４（小さ
なポテンシャルバリア）をトンネルしてｎ＋ＳｉＧｅ側
に拡散して、順方向電流となる。（ｂ）は、ヘテロ界面
がｐ型層の中にある場合であり、正孔は、容易に、ｐＳ
ｉＧｅ層に到達するものの、ｎ＋ＳｉＧｅ層に到達する
には、ＳｉＧｅｐｎ＋接合の大きなポテンシャルバリア
を越えねばならない。（ｃ）は、ヘテロ界面がｎ＋層の
中にある場合であり、正孔は、まず、Ｓｉｐｎ＋接合の
大きなポテンシャルバリアを越えねばならない。従っ
て、ヘテロ接合の効果を有効に活かすためには、ヘテロ
界面位置とｐｎ接合位置のずれの距離ｘを短く（５０ｎ
ｍ以下）した構造が望ましい。
【０００５】
【発明が解決しようとする課題】ところが、従来例のＳ
ｉＧｅ混晶はＧｅイオン打ち込み法で形成されているた
め、理想的なヘテロ界面の形成が難しく、図３（ｃ）の
タイプのバンド構造となっていると考えられる。Ｇｅの
１０16１／cm3 程度の高濃度打ち込みによって残留する
結晶欠陥が接合リーク電流を増加させるため、ヘテロ界
面位置とｐｎ接合位置を十分離して形成する必要があ
る。こうなると、前述したように、ヘテロ効果は小さく
なる。特に、図３（ｃ）のｎ＋Ｓｉ層には、再結合中心
が多いため、ｐＳｉ側から拡散してきた正孔は、この層
の中で電子と再結合してしまい、ｎ＋ＳｉＧｅ層には到
達しないと考えられる（ｎ＋Ｓｉ層中の正孔の拡散距離
がこの層の厚みより小さくなる）。以上の理由により、
この目的のためにＧｅイオン打ち込みでＳｉＧｅ混晶か
らなるソースを形成するのは困難である。
ｉＧｅ混晶はＧｅイオン打ち込み法で形成されているた
め、理想的なヘテロ界面の形成が難しく、図３（ｃ）の
タイプのバンド構造となっていると考えられる。Ｇｅの
１０16１／cm3 程度の高濃度打ち込みによって残留する
結晶欠陥が接合リーク電流を増加させるため、ヘテロ界
面位置とｐｎ接合位置を十分離して形成する必要があ
る。こうなると、前述したように、ヘテロ効果は小さく
なる。特に、図３（ｃ）のｎ＋Ｓｉ層には、再結合中心
が多いため、ｐＳｉ側から拡散してきた正孔は、この層
の中で電子と再結合してしまい、ｎ＋ＳｉＧｅ層には到
達しないと考えられる（ｎ＋Ｓｉ層中の正孔の拡散距離
がこの層の厚みより小さくなる）。以上の理由により、
この目的のためにＧｅイオン打ち込みでＳｉＧｅ混晶か
らなるソースを形成するのは困難である。
【０００６】理想的なＳｉＧｅ／Ｓｉヘテロ界面の形成
はＳｉ上へのＳｉＧｅヘテロエピタキシャル成長により
実現できる。SiMOSFETのソース／ドレインにＳｉＧｅエ
ピタキシャル成長層を用いる試みは、既に報告がある
（Goto他、１９９４ 固体素子材料コンファレンス、予
稿 ｐ．９９９）。これを単純にＳＯＩ−MOSFETに適用
したものを図４に示した。この構造では、ｎ＋ＳｉＧｅ
層１６がＳＯＩ層１２と厚さ２０ｎｍ以下の浅いｎ＋Ｓ
ｉ層１９（これは、ｎ＋ＳｉＧｅ層１６からのｎ型不純
物の熱拡散により形成される）を介して、接する構造と
なっていると考えられる。この構造では、確かに有効に
ＳＯＩ層１２の正孔を引き抜くことができるが、ソース
／ドレイン空乏層がＳＯＩ層１２内に拡がるため、ＳＯ
Ｉの最大のメリットである寄生容量低減効果が小さくな
ってしまうという問題が生じる。
はＳｉ上へのＳｉＧｅヘテロエピタキシャル成長により
実現できる。SiMOSFETのソース／ドレインにＳｉＧｅエ
ピタキシャル成長層を用いる試みは、既に報告がある
（Goto他、１９９４ 固体素子材料コンファレンス、予
稿 ｐ．９９９）。これを単純にＳＯＩ−MOSFETに適用
したものを図４に示した。この構造では、ｎ＋ＳｉＧｅ
層１６がＳＯＩ層１２と厚さ２０ｎｍ以下の浅いｎ＋Ｓ
ｉ層１９（これは、ｎ＋ＳｉＧｅ層１６からのｎ型不純
物の熱拡散により形成される）を介して、接する構造と
なっていると考えられる。この構造では、確かに有効に
ＳＯＩ層１２の正孔を引き抜くことができるが、ソース
／ドレイン空乏層がＳＯＩ層１２内に拡がるため、ＳＯ
Ｉの最大のメリットである寄生容量低減効果が小さくな
ってしまうという問題が生じる。
【０００７】本発明の目的は、理想的なｎ＋ＳｉＧｅ／
ｐＳｉヘテロ界面を形成して、基板電位浮遊の問題を解
決し、かつ、寄生容量も十分低減できる構造のＳＯＩ−
MOSFET構造、及び、その製造方法を提供することにあ
る。
ｐＳｉヘテロ界面を形成して、基板電位浮遊の問題を解
決し、かつ、寄生容量も十分低減できる構造のＳＯＩ−
MOSFET構造、及び、その製造方法を提供することにあ
る。
【０００８】
【課題を解決するための手段】上記の課題を解決するＳ
ＯＩ−MOSFETの構造を図１に示した。
ＯＩ−MOSFETの構造を図１に示した。
【０００９】（ａ)，(ｂ)，(ｃ）は、MOSFETの一部を基
板からの正孔引き抜きに適した構造にできるように、MO
SFETの平面構造（レイアウト）を工夫したものである。
平面図（ａ）のＡ−Ａ′断面を（ｂ）に、Ｂ−Ｂ′断面
を（ｃ）に示す。Ｓｉ基板１０に埋め込み酸化膜１１を
介してＳＯＩ層１２があり、１３，１４，１５は、それ
ぞれ、ゲート電極,ゲート酸化膜,サイドウオールスペー
サである。Ａ−Ａ′断面では、深いｎ＋Ｓｉ層１７が形
成されており、ｎ＋ＳｉＧｅ層１６はＳＯＩ層１２と離
れているため、正孔の引き抜きは有効に行われない。一
方、Ｂ−Ｂ′断面では、ｎ＋ＳｉＧｅ層１６がＳＯＩ層
１２と浅いｎ＋Ｓｉ層１９を介してほぼ直接接する構造
（図４と同等）となっているため、正孔の引き抜きが有
効に行われる。大部分のｎ＋層はＡ−Ａ′断面の様に埋
め込み酸化膜層まで達しており、空乏層の拡がりが埋め
込み酸化膜で止められて、寄生容量が低減される。
板からの正孔引き抜きに適した構造にできるように、MO
SFETの平面構造（レイアウト）を工夫したものである。
平面図（ａ）のＡ−Ａ′断面を（ｂ）に、Ｂ−Ｂ′断面
を（ｃ）に示す。Ｓｉ基板１０に埋め込み酸化膜１１を
介してＳＯＩ層１２があり、１３，１４，１５は、それ
ぞれ、ゲート電極,ゲート酸化膜,サイドウオールスペー
サである。Ａ−Ａ′断面では、深いｎ＋Ｓｉ層１７が形
成されており、ｎ＋ＳｉＧｅ層１６はＳＯＩ層１２と離
れているため、正孔の引き抜きは有効に行われない。一
方、Ｂ−Ｂ′断面では、ｎ＋ＳｉＧｅ層１６がＳＯＩ層
１２と浅いｎ＋Ｓｉ層１９を介してほぼ直接接する構造
（図４と同等）となっているため、正孔の引き抜きが有
効に行われる。大部分のｎ＋層はＡ−Ａ′断面の様に埋
め込み酸化膜層まで達しており、空乏層の拡がりが埋め
込み酸化膜で止められて、寄生容量が低減される。
【００１０】また、(ｄ）は、MOSFETの浅いｐｎ接合部
(extension)をｎ型のＳｉＧｅヘテロエピタキシャル膜
で形成したものである。実際には、この部分は、ｎ＋Ｓ
ｉＧｅ層１６、及び、これからのｎ型不純物の拡散によ
り形成される浅いｎ＋Ｓｉ層１９からなる。ｎ＋Ｓｉ層
１９の深さは２０ｎｍ以下であるので、このextension
部分からＳＯＩ層１２の正孔が有効に引き抜かれる。一
方、ソース／ドレインの面積の大部分を占める深いｎ＋
Ｓｉ層１７は、不純物を十分深くイオン打ち込みするこ
とによって、埋め込み酸化膜１１まで達している。これ
により、空乏層は拡がることなく、寄生容量が低減され
る。
(extension)をｎ型のＳｉＧｅヘテロエピタキシャル膜
で形成したものである。実際には、この部分は、ｎ＋Ｓ
ｉＧｅ層１６、及び、これからのｎ型不純物の拡散によ
り形成される浅いｎ＋Ｓｉ層１９からなる。ｎ＋Ｓｉ層
１９の深さは２０ｎｍ以下であるので、このextension
部分からＳＯＩ層１２の正孔が有効に引き抜かれる。一
方、ソース／ドレインの面積の大部分を占める深いｎ＋
Ｓｉ層１７は、不純物を十分深くイオン打ち込みするこ
とによって、埋め込み酸化膜１１まで達している。これ
により、空乏層は拡がることなく、寄生容量が低減され
る。
【００１１】なお、上記の構造のＳＯＩ−MOSFETはＣＶ
Ｄ（化学気相成長）法やＭＢＥ（分子線エピタキシー）
法で、ＳｉＧｅ混晶をＳｉ基板上にヘテロエピタキシャ
ル成長することにより形成できる。ＳｉＧｅ層への不純
物のドーピングは、成長時に不純物を導入することで行
うことができる。ただし、従来のイオン打ち込み法，固
相拡散法を用いてもよい。
Ｄ（化学気相成長）法やＭＢＥ（分子線エピタキシー）
法で、ＳｉＧｅ混晶をＳｉ基板上にヘテロエピタキシャ
ル成長することにより形成できる。ＳｉＧｅ層への不純
物のドーピングは、成長時に不純物を導入することで行
うことができる。ただし、従来のイオン打ち込み法，固
相拡散法を用いてもよい。
【００１２】
【作用】上記の２通りの構造のＳＯＩ−MOSFETでは、ソ
ース／ドレインのごく一部（面積にして１／１０以下）
の領域で、ｎ＋ＳｉＧｅ層がｐ型のＳＯＩ層とほぼ直接
接する構造（図４と同等）となっており、この部分から
ＳＯＩ層に蓄積した正孔の引き抜きが有効に行われる。
ソース／ドレインの大部分の領域では、深いｎ＋Ｓｉ層
が埋め込み酸化膜層まで達しており、空乏層は拡がるこ
となく、寄生容量が低減され、ＳＯＩ−MOSFETの高速性
はなんら損なわれない。
ース／ドレインのごく一部（面積にして１／１０以下）
の領域で、ｎ＋ＳｉＧｅ層がｐ型のＳＯＩ層とほぼ直接
接する構造（図４と同等）となっており、この部分から
ＳＯＩ層に蓄積した正孔の引き抜きが有効に行われる。
ソース／ドレインの大部分の領域では、深いｎ＋Ｓｉ層
が埋め込み酸化膜層まで達しており、空乏層は拡がるこ
となく、寄生容量が低減され、ＳＯＩ−MOSFETの高速性
はなんら損なわれない。
【００１３】
（実施例１）まず始めに、図１（ａ）の構造のｎチャネ
ルＳＯＩ−MOSFETの形成について、図５を用いて説明す
る。なお、同図には、図１（ａ）の断面Ａ−Ａ′につい
てのみ記述する。
ルＳＯＩ−MOSFETの形成について、図５を用いて説明す
る。なお、同図には、図１（ａ）の断面Ａ−Ａ′につい
てのみ記述する。
【００１４】まず、ＳＯＩ層１２，埋め込み酸化膜１１
を有するＳｉ基板１０に対し、ボロンをイオン打ち込み
し、ＳＯＩ層１２をボロン濃度５×１０17／cm3 のｐ型
とした。次に、ゲート酸化膜１４，ゲー電極１３を形成
した（ａ）。続いて、厚さ５ｎｍのＳｉ3Ｎ4膜を堆積
し、異方性ドライエッチングにより加工し、サイドウオ
ールスペーサ１５とした（ｂ）。次に、Ａｓイオンを打
ち込み、深いｎ＋Ｓｉ層１７を形成した。この際に、素
子形成領域の周辺部にはイオン打ち込みされないように
ホトレジストでマスクした（ｃ）。これにより、図１
（ａ）断面Ｂ−Ｂ′では深いｎ＋Ｓｉ層１７は形成され
ない。最後に、ｎ＋ＳｉＧｅ層１６を超高真空ＣＶＤ法
によりＳｉ表面の露出している素子形成領域のゲート電
極のない部分に選択的にヘテロエピタキシャル成長した
（ｄ）。なお、ＳｉＧｅ膜の厚さは１００ｎｍであり、
Ｇｅ組成は２０％、ｎ型ドーピングを行うため、ＰＨ3
ガスをＳｉ2Ｈ6，ＧｅＨ4 ガスに混合して用いた。図１
（ａ）断面Ｂ−Ｂ′では、ｎ＋ＳｉＧｅ層１６からＰが
拡散し、浅いｎ＋Ｓｉ層１９が形成されるが（図１
（ｃ））、この層の厚さは２０ｎｍ以下と薄いため、ｐ
型ＳＯＩ層１２に蓄積された正孔は、この部分からｎ＋
ＳｉＧｅ層１６に効率よく引き抜かれる。従って、MOSF
ETの静特性にはキンク等の異常は見られず、ＳＯＩ層の
基板電位が、固定されていることを確認した。
を有するＳｉ基板１０に対し、ボロンをイオン打ち込み
し、ＳＯＩ層１２をボロン濃度５×１０17／cm3 のｐ型
とした。次に、ゲート酸化膜１４，ゲー電極１３を形成
した（ａ）。続いて、厚さ５ｎｍのＳｉ3Ｎ4膜を堆積
し、異方性ドライエッチングにより加工し、サイドウオ
ールスペーサ１５とした（ｂ）。次に、Ａｓイオンを打
ち込み、深いｎ＋Ｓｉ層１７を形成した。この際に、素
子形成領域の周辺部にはイオン打ち込みされないように
ホトレジストでマスクした（ｃ）。これにより、図１
（ａ）断面Ｂ−Ｂ′では深いｎ＋Ｓｉ層１７は形成され
ない。最後に、ｎ＋ＳｉＧｅ層１６を超高真空ＣＶＤ法
によりＳｉ表面の露出している素子形成領域のゲート電
極のない部分に選択的にヘテロエピタキシャル成長した
（ｄ）。なお、ＳｉＧｅ膜の厚さは１００ｎｍであり、
Ｇｅ組成は２０％、ｎ型ドーピングを行うため、ＰＨ3
ガスをＳｉ2Ｈ6，ＧｅＨ4 ガスに混合して用いた。図１
（ａ）断面Ｂ−Ｂ′では、ｎ＋ＳｉＧｅ層１６からＰが
拡散し、浅いｎ＋Ｓｉ層１９が形成されるが（図１
（ｃ））、この層の厚さは２０ｎｍ以下と薄いため、ｐ
型ＳＯＩ層１２に蓄積された正孔は、この部分からｎ＋
ＳｉＧｅ層１６に効率よく引き抜かれる。従って、MOSF
ETの静特性にはキンク等の異常は見られず、ＳＯＩ層の
基板電位が、固定されていることを確認した。
【００１５】（実施例２）次に、図１（ｄ）の構造のｎ
チャネルＳＯＩ−MOSFETの形成について、図６を用いて
説明する。
チャネルＳＯＩ−MOSFETの形成について、図６を用いて
説明する。
【００１６】まず、実施例１と同様にして、ＳＯＩ基板
にゲート電極構造を形成した(ａ)。次に、ｎ＋ＳｉＧｅ
層１６を超高真空ＣＶＤ法によりＳｉ表面の露出してい
る素子形成領域のゲート電極のない部分に選択的にヘテ
ロエピタキシャル成長した（ｂ）。なお、ＳｉＧｅ膜の
厚さは１０ｎｍであり、Ｇｅ組成は２０％、ｎ型ドーピ
ングを行うため、ＳｉＧｅ成長前（あるいは、成長途
中）に、Ｓｂ原子を約０.３ 原子層分だけ、Ｓｉ（ある
いはＳｉＧｅ）表面に吸着させた。続いて、厚さ２００
ｎｍのＳｉＯ2 膜を堆積し、異方性ドライエッチングに
より加工し、第２サイドウオールスペーサ１８とした
（ｃ）。最後に、Ａｓをイオン打ち込みし、深いｎ＋Ｓ
ｉ層１７を形成した（ｄ）。
にゲート電極構造を形成した(ａ)。次に、ｎ＋ＳｉＧｅ
層１６を超高真空ＣＶＤ法によりＳｉ表面の露出してい
る素子形成領域のゲート電極のない部分に選択的にヘテ
ロエピタキシャル成長した（ｂ）。なお、ＳｉＧｅ膜の
厚さは１０ｎｍであり、Ｇｅ組成は２０％、ｎ型ドーピ
ングを行うため、ＳｉＧｅ成長前（あるいは、成長途
中）に、Ｓｂ原子を約０.３ 原子層分だけ、Ｓｉ（ある
いはＳｉＧｅ）表面に吸着させた。続いて、厚さ２００
ｎｍのＳｉＯ2 膜を堆積し、異方性ドライエッチングに
より加工し、第２サイドウオールスペーサ１８とした
（ｃ）。最後に、Ａｓをイオン打ち込みし、深いｎ＋Ｓ
ｉ層１７を形成した（ｄ）。
【００１７】なお、ｎ＋ＳｉＧｅ層１６からＳｂが拡散
し、浅いｎ＋Ｓｉ層１９が形成されるが、この層の厚さ
は１０ｎｍ以下と薄いため、ｐ型ＳＯＩ層１２に蓄積さ
れた正孔は、この部分からｎ＋ＳｉＧｅ層１６に効率よ
く引き抜かれる。従って、MOSFETの静特性にはキンク等
の異常は見られず、ＳＯＩ層の基板電位が、固定されて
いることを確認した。
し、浅いｎ＋Ｓｉ層１９が形成されるが、この層の厚さ
は１０ｎｍ以下と薄いため、ｐ型ＳＯＩ層１２に蓄積さ
れた正孔は、この部分からｎ＋ＳｉＧｅ層１６に効率よ
く引き抜かれる。従って、MOSFETの静特性にはキンク等
の異常は見られず、ＳＯＩ層の基板電位が、固定されて
いることを確認した。
【００１８】さらに、ｎ＋ＳｉＧｅヘテロエピタキシャ
ル層をソース／ドレインのextension に用いると、短チ
ャネル効果を抑制でき、かつ、ＳｉＧｅ層中の電子移動
度が大きいので、低抵抗化にも有効である。ＳｉＧｅ膜
は１０ｎｍと極めて薄いため、Ｇｅ組成５０％程度でも
エピタキシャル成長可能であり、この場合、低抵抗化に
より有効となる。その結果、ソース／ドレイン寄生抵抗
の増大を招かずに、ゲート長０.１μｍ のＳＯＩ−MOSF
ETの高速動作を実現できた。
ル層をソース／ドレインのextension に用いると、短チ
ャネル効果を抑制でき、かつ、ＳｉＧｅ層中の電子移動
度が大きいので、低抵抗化にも有効である。ＳｉＧｅ膜
は１０ｎｍと極めて薄いため、Ｇｅ組成５０％程度でも
エピタキシャル成長可能であり、この場合、低抵抗化に
より有効となる。その結果、ソース／ドレイン寄生抵抗
の増大を招かずに、ゲート長０.１μｍ のＳＯＩ−MOSF
ETの高速動作を実現できた。
【００１９】なお、ＳｉＧｅ層の成長には分子線エピタ
キシー法を用いてもよい。この場合、選択成長ではない
が、ゲート側壁に堆積した膜は斜め蒸着膜なのでエッチ
ング速度が大きく、ウエットエッチングにより容易に除
去することが可能である。
キシー法を用いてもよい。この場合、選択成長ではない
が、ゲート側壁に堆積した膜は斜め蒸着膜なのでエッチ
ング速度が大きく、ウエットエッチングにより容易に除
去することが可能である。
【００２０】（実施例３）次に、ＳＯＩーＣＭＯＳへの
応用例について図７を用いて説明する。
応用例について図７を用いて説明する。
【００２１】まず、ＳＯＩ基板を素子分離酸化膜７７に
よって、nMOSFET用ＳＯＩ層７１，pMOSFET 用ＳＯＩ層
７２に分離し、それぞれ、Ｂ，Ｐイオン打ち込みによ
り、ｐ型、及び、ｎ型にドーピングした。次に、ゲート
酸化膜１４形成後、ｎ＋多結晶ポリＳｉゲート電極７
３，ｐ＋多結晶ポリＳｉゲート電極７４を形成し、ＣＶ
Ｄ酸化膜７８を通して、nMOSFET形成領域にＡｓを、pMO
SFET形成領域にＢをホトレジストマスクを用いて低エネ
ルギイオン打ち込みし、浅いｎ＋層７５，浅いｐ＋層７
６を形成した（ａ）。この際、図７（ｄ）に示したよう
に、Ｂイオン打ち込み領域はpMOSFET形成領域全面であ
るが、Ａｓイオン打ち込み領域は、nMOSFET形成領域よ
りわずかに小さい領域とした。
よって、nMOSFET用ＳＯＩ層７１，pMOSFET 用ＳＯＩ層
７２に分離し、それぞれ、Ｂ，Ｐイオン打ち込みによ
り、ｐ型、及び、ｎ型にドーピングした。次に、ゲート
酸化膜１４形成後、ｎ＋多結晶ポリＳｉゲート電極７
３，ｐ＋多結晶ポリＳｉゲート電極７４を形成し、ＣＶ
Ｄ酸化膜７８を通して、nMOSFET形成領域にＡｓを、pMO
SFET形成領域にＢをホトレジストマスクを用いて低エネ
ルギイオン打ち込みし、浅いｎ＋層７５，浅いｐ＋層７
６を形成した（ａ）。この際、図７（ｄ）に示したよう
に、Ｂイオン打ち込み領域はpMOSFET形成領域全面であ
るが、Ａｓイオン打ち込み領域は、nMOSFET形成領域よ
りわずかに小さい領域とした。
【００２２】続いて、サイドウオールスペーサ７１２を
形成後、ＣＶＤ酸化膜７９を通して、nMOSFET形成領域
にＡｓを、pMOSFET形成領域にＢを埋め込み酸化膜１１
に届くように深くイオン打ち込みし、深いｎ＋層７１
０，深いｐ＋層７１１を形成した（ｂ）。イオン打ち込
みには浅いｎ＋，ｐ＋層形成時と同じものを用いた。最
後に、nMOSFET 形成領域のみＣＶＤ酸化膜７９を除去し
て、ｎ＋ＳｉＧｅ層１６を超高真空ＣＶＤ法によりＳｉ
表面の露出している素子形成領域のゲート電極のない部
分に選択的にヘテロエピタキシャル成長した（ｃ）。
形成後、ＣＶＤ酸化膜７９を通して、nMOSFET形成領域
にＡｓを、pMOSFET形成領域にＢを埋め込み酸化膜１１
に届くように深くイオン打ち込みし、深いｎ＋層７１
０，深いｐ＋層７１１を形成した（ｂ）。イオン打ち込
みには浅いｎ＋，ｐ＋層形成時と同じものを用いた。最
後に、nMOSFET 形成領域のみＣＶＤ酸化膜７９を除去し
て、ｎ＋ＳｉＧｅ層１６を超高真空ＣＶＤ法によりＳｉ
表面の露出している素子形成領域のゲート電極のない部
分に選択的にヘテロエピタキシャル成長した（ｃ）。
【００２３】なお、ＳｉＧｅ膜の厚さは１００ｎｍであ
り、Ｇｅ組成は２０％、ｎ型ドーピングを行うため、Ｐ
Ｈ3ガスをＳｉ2Ｈ6，ＧｅＨ4ガスに混合して用いた。図
７（ｄ）の断面Ｂ−Ｂ′では、ｎ＋ＳｉＧｅ層１６から
Ｐが拡散し、浅いｎ＋Ｓｉ層１９が形成されるが（図１
（ｃ）と同様）、この層の厚さは２０ｎｍ以下と薄いた
め、ｐ型ＳＯＩ層１２に蓄積された正孔は、この部分か
らｎ＋ＳｉＧｅ層１６に効率よく引き抜かれる。従っ
て、基板電位は固定される。本発明を用いて形成したゲ
ート長０.１５μｍ のＣＭＯＳインバータはゲート遅延
時間１０psecを示した。
り、Ｇｅ組成は２０％、ｎ型ドーピングを行うため、Ｐ
Ｈ3ガスをＳｉ2Ｈ6，ＧｅＨ4ガスに混合して用いた。図
７（ｄ）の断面Ｂ−Ｂ′では、ｎ＋ＳｉＧｅ層１６から
Ｐが拡散し、浅いｎ＋Ｓｉ層１９が形成されるが（図１
（ｃ）と同様）、この層の厚さは２０ｎｍ以下と薄いた
め、ｐ型ＳＯＩ層１２に蓄積された正孔は、この部分か
らｎ＋ＳｉＧｅ層１６に効率よく引き抜かれる。従っ
て、基板電位は固定される。本発明を用いて形成したゲ
ート長０.１５μｍ のＣＭＯＳインバータはゲート遅延
時間１０psecを示した。
【００２４】なお、その後のシリサイド化やメタル成長
のコンタクト抵抗低減のためにpMOSFET のソース／ドレ
イン上にもＳｉＧｅ膜を積み上げ成長しておいてもよ
い。その場合、nMOSFET 領域をＣＶＤ酸化膜で覆って、
Ｂ2Ｈ6ガスを用いたｐ＋ＳｉＧｅ層を成長するか、ある
いは、ノンドープＳｉＧｅ層を全域に成長してから、イ
オン打ち込みで、ｎ＋，ｐ＋ドーピングを行ってもよ
い。また、実施例２で述べたＳｉＧｅ層をextension に
用いた構造を用いてもＣＭＯＳ形成は同様に行うことが
できる。
のコンタクト抵抗低減のためにpMOSFET のソース／ドレ
イン上にもＳｉＧｅ膜を積み上げ成長しておいてもよ
い。その場合、nMOSFET 領域をＣＶＤ酸化膜で覆って、
Ｂ2Ｈ6ガスを用いたｐ＋ＳｉＧｅ層を成長するか、ある
いは、ノンドープＳｉＧｅ層を全域に成長してから、イ
オン打ち込みで、ｎ＋，ｐ＋ドーピングを行ってもよ
い。また、実施例２で述べたＳｉＧｅ層をextension に
用いた構造を用いてもＣＭＯＳ形成は同様に行うことが
できる。
【００２５】
【発明の効果】本発明によれば、理想的なｎ＋ＳｉＧｅ
／ｐＳｉヘテロ界面を形成して、基板電位浮遊の問題を
解決し、かつ、寄生容量も十分低減できる構造のＳＯＩ
−MOSFET構造が実現でき、相補型MOSFETの低電圧高速動
作が可能となる。
／ｐＳｉヘテロ界面を形成して、基板電位浮遊の問題を
解決し、かつ、寄生容量も十分低減できる構造のＳＯＩ
−MOSFET構造が実現でき、相補型MOSFETの低電圧高速動
作が可能となる。
【図１】本発明のＳＯＩ−MOSFETの構造を表わす断面
図。
図。
【図２】公知のＳＯＩ−MOSFETの構造を表わす断面図。
【図３】本発明の原理を説明するエネルギバンド特性
図。
図。
【図４】公知のＳＯＩ−MOSFETの構造を表わす断面図。
【図５】本発明の一実施例であるＳＯＩ−MOSFET形成プ
ロセスを示す断面図。
ロセスを示す断面図。
【図６】本発明の第二実施例であるＳＯＩ−MOSFET形成
プロセスを示す断面図。
プロセスを示す断面図。
【図７】本発明の第三実施例であるＳＯＩ−MOSFET形成
プロセスを示す断面図。
プロセスを示す断面図。
１０…Ｓｉ基板、１１…埋め込み酸化膜、１２…ＳＯＩ
層、１３…ゲート電極、１４…ゲート酸化膜、１５…サ
イドウオールスペーサ、１６…ｎ＋ＳｉＧｅ層、１７…
深いｎ＋Ｓｉ層、１８…第２サイドウオールスペーサ、
１９…浅いｎ＋Ｓｉ層。
層、１３…ゲート電極、１４…ゲート酸化膜、１５…サ
イドウオールスペーサ、１６…ｎ＋ＳｉＧｅ層、１７…
深いｎ＋Ｓｉ層、１８…第２サイドウオールスペーサ、
１９…浅いｎ＋Ｓｉ層。
Claims (6)
- 【請求項１】絶縁体上に単結晶Ｓｉを積層したＳＯＩ層
に形成されたMOSFETであって、ソースの一部がｎ型のＳ
ｉＧｅ混晶で形成されており、前記ＳｉＧｅ混晶の大部
分はｎ型Ｓｉ層と接しており、一部のみが、ｐ型ＳＯＩ
層と５０ｎｍ以下の距離に近接していることを特徴とす
る半導体装置。 - 【請求項２】請求項１において、前記ＳｉＧｅ混晶を気
相エピタキシャル成長によって形成する半導体装置の製
造方法。 - 【請求項３】請求項１において、前記ｎ型ＳｉＧｅ混晶
の周辺部が前記ｐ型ＳＯＩ層と５０ｎｍ以下の距離に近
接している半導体装置。 - 【請求項４】請求項３において、前記ＳＯＩ層をｐ型に
不純物ドーピングする工程，ゲート電極を形成する工
程，ゲートをマスクとして、素子形成領域に、周辺部を
除いて、ｎ型不純物を絶縁体に届くまで深くイオン打ち
込みする工程，ｎ型ＳｉＧｅ混晶を素子形成領域の前記
ゲート電極を除く全域に、気相エピタキシャル成長させ
る工程を含む半導体装置の製造方法。 - 【請求項５】請求項１において、前記ＳｉＧｅ混晶のゲ
ート電極に近接した部分が前記ｐ型ＳＯＩ層と５０ｎｍ
以下の距離に近接している半導体装置。 - 【請求項６】請求項５において、前記ＳＯＩ層をｐ型に
不純物ドーピングする工程，ゲート電極を形成する工
程，ｎ型ＳｉＧｅ混晶を素子形成領域のゲート電極を除
く全域に、気相エピタキシャル成長させる工程，ゲート
側壁を形成する工程，ゲート電極及び側壁をマスクとし
て、素子形成領域に、ｎ型不純物を絶縁体に届くまで深
くイオン打ち込みする工程を含む半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20065895A JPH0951101A (ja) | 1995-08-07 | 1995-08-07 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20065895A JPH0951101A (ja) | 1995-08-07 | 1995-08-07 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0951101A true JPH0951101A (ja) | 1997-02-18 |
Family
ID=16428075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20065895A Pending JPH0951101A (ja) | 1995-08-07 | 1995-08-07 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0951101A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001057930A1 (fr) * | 2000-02-02 | 2001-08-09 | Hitachi, Ltd. | Dispositif a semi-conducteur et son procede de fabrication |
| US7763518B2 (en) | 2004-02-25 | 2010-07-27 | International Business Machines Corporation | Ultra-thin SOI vertical bipolar transistors with an inversion collector on thin-buried oxide (BOX) for low substrate-bias operation and methods thereof |
-
1995
- 1995-08-07 JP JP20065895A patent/JPH0951101A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001057930A1 (fr) * | 2000-02-02 | 2001-08-09 | Hitachi, Ltd. | Dispositif a semi-conducteur et son procede de fabrication |
| US7763518B2 (en) | 2004-02-25 | 2010-07-27 | International Business Machines Corporation | Ultra-thin SOI vertical bipolar transistors with an inversion collector on thin-buried oxide (BOX) for low substrate-bias operation and methods thereof |
| US7911024B2 (en) | 2004-02-25 | 2011-03-22 | International Business Machines Corporation | Ultra-thin SOI vertical bipolar transistors with an inversion collector on thin-buried oxide (BOX) for low substrate-bias operation and methods thereof |
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