JP4034387B2 - 集積cmos回路装置及びその製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 76
- 229910052710 silicon Inorganic materials 0.000 claims description 76
- 239000010703 silicon Substances 0.000 claims description 76
- 239000004065 semiconductor Substances 0.000 claims description 37
- 125000006850 spacer group Chemical group 0.000 claims description 24
- 229910052732 germanium Inorganic materials 0.000 claims description 23
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 23
- 238000000034 method Methods 0.000 claims description 20
- 239000000758 substrate Substances 0.000 claims description 20
- 238000000407 epitaxy Methods 0.000 claims description 18
- 238000005530 etching Methods 0.000 claims description 17
- 239000002019 doping agent Substances 0.000 claims description 13
- 238000011065 in-situ storage Methods 0.000 claims description 10
- 238000002513 implantation Methods 0.000 claims description 8
- 238000009792 diffusion process Methods 0.000 claims description 2
- 229910052581 Si3N4 Inorganic materials 0.000 claims 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims 1
- 229910052814 silicon oxide Inorganic materials 0.000 claims 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 8
- 238000000137 annealing Methods 0.000 description 7
- 238000000151 deposition Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 239000007789 gas Substances 0.000 description 6
- 239000000203 mixture Substances 0.000 description 6
- 230000008021 deposition Effects 0.000 description 5
- 238000004140 cleaning Methods 0.000 description 4
- 239000013078 crystal Substances 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 229910021341 titanium silicide Inorganic materials 0.000 description 4
- 239000002800 charge carrier Substances 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- OEYIOHPDSNJKLS-UHFFFAOYSA-N choline Chemical compound C[N+](C)(C)CCO OEYIOHPDSNJKLS-UHFFFAOYSA-N 0.000 description 2
- 229960001231 choline Drugs 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000007654 immersion Methods 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000609 electron-beam lithography Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 238000001953 recrystallisation Methods 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 238000003631 wet chemical etching Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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- H—ELECTRICITY
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/8256—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using technologies not covered by one of groups H01L21/8206, H01L21/8213, H01L21/822, H01L21/8252 and H01L21/8254
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- H01—ELECTRIC ELEMENTS
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の属する技術分野】
本発明は集積CMOS回路装置及びその製造方法に関する。
【0002】
【従来の技術】
MOS技術の構造微細化を類似の微細化原理に基づいて行うと、マイクロメータ範囲ではMOSトランジスタ及びCMOS回路の特性は殆どが維持される。しかし例えば100nm以下のチャネル長を持つMOSトランジスタでは短チャネル効果及びパンチ効果が現れる。
【0003】
これらの効果は基板の高いドーピングによって部分的に補償できるが、しかしながら基板のこの種の高いドーピングによってとりわけチャネル内の電荷キャリヤ移動度が劣化する。
【0004】
さらに、100nm以下のチャネル長を持つMOSトランジスタでは、下側閾値峻度dln(Idrain )/dVgate は、低い駆動電圧の際にもトランジスタの導通状態の電流と非導通状態の電流とが明らかに異なるようにするために、最大にならなければならない。また極端な短チャネル効果を回避するために、100Ωμmのオーダの小さな直列抵抗率を有する平坦状のソース/ドレイン領域が使用される。
【0005】
文献(例えば「IEEE IEDM Tech.Dig.」1995年発行、第517頁に掲載されたリム(K・Rim)等の論文参照)では、電荷キャリヤ移動度を大きくするために、トランジスタの少なくともチャネル領域に歪みシリコンを有するn及びpチャネルトランジスタを基板内に実現することが提案されている。ここで「歪みシリコン」とは、その格子定数が乱されていないシリコン結晶に対して2つの空間方向へ拡大されたシリコンを意味する。
【0006】
この種の歪みシリコンは、シリコンが大きな格子定数を持つ基板上に格子整合にて成長させられることによって形成される。基板材料としてはSi1-x Gex が適している。歪みシリコンを形成する際の問題はSi1-x Gex 基台における高い欠陥密度である。
【0007】
Si1-x Gex 層をSOI基板の薄くされたシリコン層上に成長させることが提案されている(「Appl.Phys.Lett.」1994年発行、第64巻、第1の856頁に掲載されたパウエル(A.R.Powell)等の論文参照)。この場合Si1-x Gex 層内のゲルマニウム量が15パーセント以下である限り、Si1-x Gex 層内の応力はその下に位置する薄くされたシリコン層内へ緩和される。
【0008】
小さな直列抵抗を持つ非常に平坦なソース/ドレイン領域を形成するために、ソース/ドレイン領域を基板の表面への窪みのエッチング、アモルファスシリコンのその場でドープされた選択的成長及びアモルファスシリコンの引き続いて行われる再結晶化によって形成することが提案されている(「IEEE VLSITech.Dig.」1996年発行、第91頁に掲載されたミタニ(Y.Mitani)等の論文参照)。
【0009】
【発明が解決しようとする課題】
本発明の課題は、短チャネル効果及びパンチ効果を回避しかつ高い電荷キャリヤ移動度を保証する集積CMOS回路装置及びその製造方法を提供することにある。
【0010】
【課題を解決するための手段】
この課題は本発明によれば、集積CMOS回路装置に関しては、担持体板上に配置された絶縁層上に、少なくとも1つのSi1-x Gex 層とこのSi1-x Gex 層とほぼ同じ格子定数を有する歪みシリコン層とをそれぞれ含む半導体アイランドが配置され、少なくとも1つの半導体アイランドにpチャネルMOSトランジスタが、少なくとも1つの半導体アイランドにnチャネルMOSトランジスタが設けられることによって解決される。
【0011】
本発明による集積CMOS回路装置に関する実施態様は請求項1乃至6に記載されている。
【0012】
さらに上記の課題は本発明によれば、集積CMOS回路装置の製造方法に関しては、担持体板上にシリコン層及びその下に配置された絶縁層を含むSOI基板のシリコン層がアイランド状に構造化され、その場合絶縁層の表面は一部分が露出し、半導体アイランドを形成するためにその構造化されたシリコン層上にSi1-x Gex 層及び歪みシリコン層が形成され、そのSi1-x Gex 層の厚みは構造化されたシリコン層の格子定数がSi1-xGex 層の格子定数に整合するようにその構造化されたシリコン層の厚みに合わせられ、半導体アイランドにnチャネルトランジスタ及び/又はpチャネルトランジスタが形成されることによって解決される。なお、本明細書において構造化とは、上記シリコン層等にホトリソグラフィプロセスを施すことを意味する。
【0013】
本発明による集積CMOS回路装置の製造方法に関する実施態様は請求項8以降に記載されている。
【0014】
本発明によるCMOS回路装置において、トランジスタは絶縁層上に配置された半導体アイランドに配置される。各半導体アイランドはSi1-x Gex 層とその上に配置された歪みシリコン層とを含んでいる。Si1-x Gex 層は絶縁層からシリコン層によって分離される。歪みシリコン層はSi1-x Gex 層とほぼ同じ格子定数を有する。各半導体アイランドにおいてSi1-x Gex 層の機械的応力は、場合によってはその下に配置されたシリコン層を介して、又は場合によっては例えば熱的に成長させられた絶縁材料によって半導体アイランドの側面へ緩和させることができる。従ってSi1-x Gex 層は40パーセント以上のゲルマニウム量の場合でも実際上欠陥を持たない。例えば15パーセント以上のゲルマニウム量を持つSi1-x Gex 層を使用すると、その上の歪みシリコン層には著しく高い電子移動度及び正孔移動度が得られるという利点が生じる。
【0015】
例えば40パーセントのゲルマニウム量では、シリコン層の厚みは例えば10nm、Si1-x Gex 層の厚みは20nm、歪みシリコン層の厚みは10nmである。シリコン層を0nm超でかつ約20nm以下の厚み範囲内で、Si1-x Gex 層を10nm〜50nmの厚み及び20パーセント〜50パーセントのゲルマニウム量で、歪みシリコン層を5nm〜20nmの厚みで形成することは本発明の枠内にある。
【0016】
MOSトランジスタでは、導通状態においてはnチャネルトランジスタに関してもまたpチャネルトランジスタに関しても歪みシリコン層の表面に導電チャネルが形成される。
【0017】
Si1-x Gex 層と歪みシリコン層との境界面に埋込みチャネルが形成されるのを回避するために、Si1-x Gex 層と歪みシリコン層との間にy≦xであるSi1-y Gey を含みゲルマニウム量が減少するバッファ層を設けることは本発明の枠内にある。このバッファ層は歪みシリコン層への境界面に最少のゲルマニウム量を有する。
【0018】
nチャネルトランジスタの閾値電圧がpチャネルトランジスタの閾値電圧に等しいような対称形CMOS回路装置を実現するには、MOSトランジスタがp+ ドープされた多結晶ゲルマニウムを含むゲート電極を備えると有利である。このゲート電極は純粋な多結晶ゲルマニウム又は多結晶Six Ge1-x の混合体によって構成することができる。p+ ドープされた多結晶ゲルマニウムは歪みシリコン層の禁止帯幅のほぼ中央に位置する仕事関数エネルギーを有する。従って、優れた特性曲線を持つnならびにp表面チャネルMOSトランジスタを実現することができる。
【0019】
半導体アイランドにpチャネルトランジスタ及びnチャネルトランジスタをインバータとして含む相補性MOSトランジスタを実現すると特に有利である。
【0020】
半導体アイランドの形成は、担持体板上にシリコン層及びその下に配置された絶縁層を含むSOI基板から出発して行われると好ましい。シリコン層はアイランド状に構造化され、その場合絶縁層の表面は部分的に露出する。Si1-x Gex 層は構造化されたシリコン層上に選択的エピタキシーによって形成するか、又は構造化されたシリコン層内へゲルマニウムを注入又は拡散により導入することによって形成することができる。規定の層厚みに関しては選択的エピタキシーが有利である。
【0021】
歪みシリコン層が引き続いて選択的エピタキシーによって成長させられる。エピタキシャル成長の際に歪みシリコン層では格子定数をSi1-x Gex 層から受け継ぐ。
【0022】
平坦状のソース/ドレイン領域に関しては、このソース/ドレイン領域をそれぞれ第1の部分領域及び第2の部分領域から形成すると有利である。その場合第2の部分領域は第1の部分領域より小さい深さ及びドーピング材料濃度を有する。有効チャネル長は第2の部分領域の横方向間隔によって決定される。文献では第1の部分領域に関してはHDDプロフィルという用語が、第2の部分領域に関してはLDDプロフィルという用語が慣用されている。
【0023】
最初に第1の部分領域を形成し、その際ゲート電極の側面におけるスペーサがその第1の部分領域とゲート電極エッジとの間隔を規定するようにすると有利である。このスペーサの除去後引き続いてソース/ドレイン領域の第2の部分領域が形成される。この第2の部分領域は第1の部分領域の後に形成されるので、第2の部分領域は第1の部分領域を形成するための温度負荷及びプロセスの影響を受けず、従って急峻なドーピングプロフィルでもって形成することができる。
【0024】
pチャネルトランジスタのためのソース/ドレイン領域の第2の部分領域が少なくとも歪みシリコン層内へのエッチング及び引き続いてその場でのドープされた選択的エピタキシーによって形成されると有利である。その場でのドープされたエピタキシーの際にドーパントはエピタキシャル成長させられた結晶領域内へ導入される。ドーパントの以後の活性化はその場でのドープされたエピタキシーの際には必要とされない。従って段状のドーパントプロフィルが形成される。
【0025】
【実施例】
次に本発明を図面に示す実施例に基づいて詳細に説明する。なお図面での表示は実寸通りではない。
【0026】
例えばシリコン又はサファイヤから成る担持体板1上に例えば400nmの層厚を持つ例えばSiO2 から成る絶縁層2が配置されている。この絶縁層2上には、例えば0〜10nmの層厚を持つ構造化されたシリコン層3と、例えば15nmの層厚及び例えば35パーセントのゲルマニウム量を持つSi1-x Gex 層4と、例えば5nmの層厚を持つ歪みシリコン層5とが配置されている。構造化されたシリコン層3と、Si1-x Gex 層4と、歪みシリコン層5とは共に半導体アイランド6を形成している(図1参照)。
【0027】
この半導体アイランド6を形成するために、シリコン製担持体板1とSiO2 製絶縁層2とその上に配置された単結晶シリコン層とを含むSOI基板が使用されると好ましい。先ず単結晶シリコン層が例えば酸化又は例えばHFを用いたエッチングによって所望の厚みに減らされる。引き続いてホトリソグラフィプロセスによって、構造化されたシリコン層3が形成される。Si1-x Gex 層4は500℃〜900℃の温度及び1〜760トルの圧力でプロセスガスとしてH2 、SiH2 Cl2 、GeH4 を使用して選択的エピタキシーによって成長させられる。Si1-x Gex 層内に発生した機械的応力は露出した側面を介して構造化されたシリコン層3内へ緩和される。選択的エピタキシーの際に形成されたSi1-x Gex 層4は機械的応力がほぼない。歪みシリコン層5は同様に選択的エピタキシーによって成長させられる。その際プロセスガスとしてH2 、SiH2 Cl2 が使用される。プロセス温度は600℃〜800℃、圧力は1〜760トルである。
【0028】
半導体アイランド6は絶縁層2の表面に平行に例えば2μm×5μmの寸法を有している。
【0029】
Si1-x Gex 層を形成するための選択的エピタキシーの際のプロセスガスの組成を変えることによって、歪みシリコン層5への境界面に、ゲルマニウム量が連続的に減少するSi1-y Gey 製バッファ層が生成される。図面をわかり易くするためにこのバッファ層は図1には示されていない。バッファ層は例えば10nmの厚みを有している。ゲルマニウム量yは例えば35パーセント〜0パーセントである。
【0030】
半導体アイランド6にnチャネルトランジスタ及びpチャネルトランジスタを形成するために、最初にTEOS−SiO2 から成る漂遊酸化物層(図示されていない)が20nmの厚みで析出される。マスクされた注入によって、nチャネルトランジスタのためのpドープされたウエル7と、pチャネルトランジスタのためのnドープされたウエル8とが形成される(図2参照)。pドープされたウエル7の注入は例えば7keVで2×1012cm-2の量のホウ素を用いて行われる。nドープされたウエル8を形成するための注入は例えば15keVで3×1012cm-2の量の燐を用いて行われる。
【0031】
その後ホトリソグラフィ−プロセスにより最終の垂直アイランドエッジが規定され、例えばCHF3 /CF4 (漂遊酸化物)もしくはHBr(Si/SiGeスタック)を用いて異方的にエッチングされる(エッチングストップは絶縁層2である)。半導体アイランドの側壁を必要に応じてパッシベーション化した後、そこに例えばSi3 N4 から成る側壁スペーサ9が形成され、漂遊酸化物層が除去される(図2参照)。
【0032】
nチャネルトランジスタ及びpチャネルトランジスタのためのゲート誘電体10、ゲート電極11及び被覆層12を形成するために、引き続いて例えば3nmの厚みのSiO2 層がプラズマ析出又は600℃での熱酸化によって、例えば多結晶ゲルマニウム又はxが0.15である多結晶Si1-x Ge1-x から成る多結晶ゲート電極層、及びSiO2 から成る被覆層が例えば200nmの厚みで析出され、引き続いてホトリソグラフィ−プロセス及び例えばHBrを用いた異方性エッチングによって構造化される。ゲート電極11は電子線リソグラフィ又はスペーサ技術によって構造化することもできる。ゲート長さは例えば100nmである。
【0033】
例えばTEOS−SiO2 又はSi3 N4 から成る第1の補助層13が例えば10nmの層厚でほぼ同形のエッジ被覆によって全面的に析出される。その上に例えば60nmの層厚を持つ例えばポリシリコンから成る第2の補助層14が析出される。この第2の補助層14は第1の補助層13に対して選択的にエッチング可能である。
【0034】
第1の補助層13に対して選択的に第2の補助層14を例えばHBrを用いて異方性エッチングすることによって、ゲート電極11の側面範囲にスペーサ140が形成される(図3参照)。例えばホトレジストから成りnドープされたウエル8を覆う第1のマスク15が形成される。nチャネルトランジスタのためのソース/ドレイン領域の第1の部分領域16を形成するために、2×1015cm-2の量のヒ素を用いた注入が30keVのエネルギーで実行される。引き続いて第1のマスク15が除去され、アニーリングが注入損傷部の回復のために、nチャネルトランジスタの第1の部分領域16内でのドーパントの打込み及び活性化のために実行される。アニーリングは例えば800℃で60秒間実行される。
【0035】
pドープされたウエル7を覆う第2のマスク17が形成される。10keVで2×1015cm-2の量のホウ素を注入することによって、pチャネルトランジスタのためのソース/ドレイン領域の第1の部分領域18が形成される(図4参照)。nチャネルトランジスタのための第1の部分領域16及びpチャネルトランジスタのための第1の部分領域18を形成するための注入の際に若干高いエネルギーを使用することによって、生じた機械的応力はより良好に排出される。というのは、注入のエネルギー及び量が高いと絶縁層2が軟化し、機械的応力を減少させるための半導体アイランドの滑動が容易になるからである。
【0036】
第2のマスク17が除去される。スペーサ140は例えばコリンを用いたウェットケミカルエッチングによって第1の補助層13に対して選択的に除去される(図5参照)。
【0037】
nドープされたウエル8を覆う例えばホトレジストから成る第3のマスク19が形成される。10keVで2×1014cm-2の量のヒ素を注入することによって、nチャネルトランジスタのためのソース/ドレイン領域の第2の部分領域20が形成される(図5参照)。このソース/ドレイン領域の第2の部分領域20の深さ及びドーパント濃度は第1の部分領域16より少ない。第2の部分領域20の横方向寸法はしかしながら第1の部分領域16の横方向寸法より大きい。というのは、スペーサ140が前もって除去されているからである。
【0038】
第3のマスク19の除去後、pチャネルトランジスタのための第1の部分領域18及びnチャネルトランジスタのための第2の部分領域20を形成する際の注入損傷部を回復し、ドーパントをこの領域内へ打込みかつ活性化するために、共通のアニーリングが実行される。このアニーリングは例えば750℃で30秒間行われる。このアニーリング条件の場合、特にnチャネルトランジスタのための第2の部分領域20におけるドーパントプロフィルが崩れるのが回避される。
【0039】
pドープされたウエル7を覆う例えばホトレジストから成る第4のマスク21が形成される。例えば異方性CHF3 及びCF4 エッチングプロセスを用いた異方性エッチングによって、pチャネルトランジスタの範囲で第1の補助層13がエッチングされ、その場合第1の補助層13からゲート電極11の側面にスペーサ130が形成される(図6参照)。
【0040】
スペーサ130に対して選択的にシリコンを侵食するエッチングによって、pチャネルトランジスタの範囲ではゲート電極11の側方に窪み22が形成される。エッチングが好ましくは等方的に行われると、それにより窪み22はスペーサ130の下にも延びる。窪み22は例えば15nmの深さを有し、Si1-x Gex 層4内へ達している。窪み22のエッチング時に、Si1-x Gex 層4から成るゲルマニウム信号をストップ信号として使用すると有利である。エッチングは例えばコリンを用いてウエットケミカル的に行われる。
【0041】
第4のマスク21を除去し、窪み22の範囲に露出する結晶表面を例えばHF浸漬によって湿式洗浄した後、窪み22はその場でドープされた選択的エピタキシャル析出によってpチャネルトランジスタのためのソース/ドレイン領域の第2の部分領域23で充填される。その際その場で750℃でGeH4 又はSiH4 を僅かに添加することによってエピタキシャル析出させる前に、Si表面の自然酸化物をエッチング除去する表面の低温洗浄が実行されると有利である。
【0042】
その場でドープされた選択的エピタキシャルシリコン析出は750℃及び10トルで例えばH2 、SiH2 Cl2 、HCl及びB2 H6 から成る混合ガスを使用して行われる。プロセス温度は、構造化されたシリコン層3、Si1-x Gex 層4及び歪みシリコン層の構造及び組成が変わらないように選定される。プロセス混合ガスにB2 H6 を添加することによって、第2の部分領域23のためのほぼ段状のドーピングプロフィルが形成される。ドーパントは第2の部分領域23においてはその場でドープされたエピタキシーによって結晶格子内へ入れられ、それゆえドーパントを活性化するためのアニーリングは必要とされない。従って選択的エピタキシーの際に形成された段状ドーピングプロフィルはpチャネルトランジスタのための第2の部分領域23の広がりを規定する。このpチャネルトランジスタのための第2の部分領域23は例えば15nmの深さを有する(図7参照)。
【0043】
その後nチャネルトランジスタの範囲でもスペーサエッチングが、例えば第1の補助層13をエッチングしゲート電極11の側面にスペーサ130を生成する異方性CHF3 及びCF4 エッチングプロセスで実行される。nチャネルトランジスタの範囲でのスペーサエッチングの際にpチャネルトランジスタの範囲は図示されていない別のマスクで覆うことができる。
【0044】
引き続いて選択的エピタキシーによって露出するシリコン表面はSi1-z Gez 層24を設けられる。このSi1-z Gez 層24はドープされずに成長させられる。このために最初に例えばHF浸漬を用いた湿式洗浄及び例えば750℃での低温洗浄が実行される。引き続くSi1-z Gez のエピタキシャル析出はH2 、SiH2 Cl、HCl及びGeH4 を含む混合ガスを用いて例えば650℃及び10トルで行われる。その場合結晶組成は、Si1-z Gez 層24の格子定数がSi1-x Gex 層4の格子定数とほぼ一致し、それにより新たなストレスが生じないように選定される。
【0045】
ゲート電極11から被覆層12を除去した後、ケイ化物接続部が形成される。このために例えばチタン層が析出され、ケイ化チタン接続部25を形成するためのアニーリングが実行される。ケイ化チタン接続部25を形成する際にはSi1- z Gez 層24が完全になくなり、それゆえ何処にも不所望なpn接合は形成されない。ケイ化チタン接続部25は第1の部分領域16、18及び第2の部分領域20、23の表面にも、ならびにゲート電極11の表面及び隣接するnチャネルトランジスタとpチャネルトランジスタとの間の露出する半導体表面にも形成される。これによってpチャネルトランジスタのソース/ドレイン領域はnチャネルトランジスタのソース/ドレイン領域に結合される。このようにして自己整合的にインバータが作られる。
【0046】
約150nm以下の短いチャネル長の場合、ゲート電極11の接続抵抗を改善するために、T字形の断面を有するゲート電極11を形成することは本発明の枠内にある。
【0047】
Si3 N4 から成る側壁スペーサ9はこの例においては半導体アイランド6の側壁に沿って寄生MOSトランジスタが形成されるのを阻止する。この側壁スペーサ9はSiO2 から形成することもできる。この場合ゲート誘電体10を構造化する際の半導体アイランド6の縁部のフリーエッチングを回避するために、順次に析出されて構造化された少なくとも2つの層から成り両層間に別のSiO2 スペーサを形成されたゲート電極11を形成することは本発明の枠内にある。
【0048】
この実施例では、半導体アイランドにはインバータとして接続されたpチャネルトランジスタとnチャネルトランジスタとが形成されている。勿論本発明は1つのトランジスタタイプ(例えばn又はpチャネルトランジスタ)のみ、又は個別のトランジスタが設けられる半導体アイランドにも適用可能である。
【0049】
半導体アイランド6は絶縁層2の表面に配置され、担持体板1に対するソース/ドレイン領域の第1の部分領域16、18及び第2の部分領域20、23の容量は絶縁層2の厚みに反比例するので、この容量は絶縁層2の厚みによって調整することができる。この絶縁層2が例えば400nmの厚みを有すると、この容量は半絶縁性GaAs内のMOSトランジスタの容量に匹敵する。それゆえIII−V族半導体回路を持つSi−MOSトランジスタを備えた本発明によるCMOS回路装置においては、同程度の容量及びほぼ同じ低電界移動度が得られると共に、高電界の際にはGaAsより良い飽和ドリフト速度が得られる。しかしながら100nm以下のチャネル長の場合、飽和特性はスイッチング時間に低電界移動度より大きく影響しなければならないであろう。
【図面の簡単な説明】
【図1】半導体アイランドを備えた基板を示す概略断面図。
【図2】半導体アイランドに相補性MOSトランジスタを設けるためのウエルを形成し、ゲート誘電体、ゲート電極及び側壁スペーサを形成し、第1の補助層及び第2の補助層を析出させた後の基板を示す概略断面図。
【図3】第2の補助層からスペーサを形成し、nチャネルトランジスタのソース/ドレイン領域のための第1の部分領域を形成した後の基板を示す概略断面図。
【図4】pチャネルトランジスタのソース/ドレイン領域のための第1の部分領域を形成した後の基板を示す概略断面図。
【図5】スペーサを除去し、nチャネルトランジスタのソース/ドレイン領域のための第2の部分領域を形成した後の基板を示す概略断面図。
【図6】pチャネルトランジスタの範囲における半導体アイランド内へエッチングした後の基板を示す概略断面図。
【図7】その場でドープされた選択的エピタキシーによってpチャネルトランジスタのためのソース/ドレイン領域の第2の部分領域を形成した後の基板を示す概略断面図。
【図8】シリコンを選択的に成長させた後の基板を示す概略断面図。
【図9】ソース/ドレイン領域とゲート電極との表面にケイ化物層を形成した後の基板を示す概略断面図。
【符号の説明】
1 担持体板
2 絶縁層
3 シリコン層
4 Si1-x Gex 層
5 歪みシリコン層
6 半導体アイランド
7 pドープされたウエル
8 nドープされたウエル
9 側壁スペーサ
10 ゲート誘電体
11 ゲート電極
12 被覆層
13 第1の補助層
14 第2の補助層
15 第1のマスク
16 nチャネルトランジスタのための第1の部分領域
17 第2のマスク
18 pチャネルトランジスタのための第1の部分領域
19 第3のマスク
20 nチャネルトランジスタのための第2の部分領域
21 第4のマスク
22 窪み
23 pチャネルトランジスタのための第2の部分領域
24 Si1-z Gez 層
25 ケイ化チタン接続部
130 スペーサ
140 スペーサ
Claims (13)
- 担持体板(1)上に配置された絶縁層(2)上に、シリコン層(3)と、少なくとも1つのSi1-xGex 層(4)と、このSi1-xGex 層(4)とほぼ同じ格子定数を有しかつ該Si1-xGex 層(4)上に配置された歪みシリコン層(5)とをそれぞれ含む半導体アイランド(6)が配置され、
少なくとも1つの半導体アイランド(6)内の前記絶縁層(2)迄延びるnドープされたウェル(8)内にpチャネルMOSトランジスタが、そして前記少なくとも1つの半導体アイランド(6)内の前記絶縁層(2)迄延びるpドープされたウェル(7)内にnチャネルMOSトランジスタがそれぞれ設けられたことを特徴とする集積CMOS回路装置。 - Si1-x Gex 層(4)と絶縁層(2)との間に構造化されたシリコン層(3)が配置されたことを特徴とする請求項1記載のCMOS回路装置。
- 構造化されたシリコン層(3)は0nm超でかつ20nm以下の厚みを有し、
Si1-xGex 層(4)は10nm〜50nmの厚み及び20パーセント〜50パーセントのゲルマニウム量を有し、
歪みシリコン層(5)は5nm〜20nmの厚みを有することを特徴とする請求項2記載のCMOS回路装置。 - Si1-xGex 層(4)と歪みシリコン層(5)との間に、Si1-yGey からなりゲルマニウム量が減少する、10nmの厚みを持つバッファ層が配置されたことを特徴とする請求項1乃至3の1つに記載のCMOS回路装置。
- MOSトランジスタのゲート電極(11)が、多結晶ゲルマニウムを含むことを特徴とする請求項1乃至4の1つに記載のCMOS回路装置。
- 少なくとも1つの半導体アイランド(6)に少なくとも1つのpチャネルトランジスタ及びnチャネルトランジスタが配置されたことを特徴とする請求項1乃至5の1つに記載のCMOS回路装置。
- 担持体板(1)上に、シリコン層(3)及びその下に配置された絶縁層(2)を含むSOI基板のシリコン層(3)を、絶縁層(2)の表面が部分的に露出するようにアイランド状に形成し、
半導体アイランド(6)を形成すべく、構造化されたシリコン層(3)上にSi1-xGex 層(4)そしてその上に歪みシリコン層(5)を形成し、
前記Si1-xGex 層(4)の厚みを、構造化されたシリコン層(3)の格子定数がSi1-xGex 層(4)の格子定数に整合するようにその構造化されたシリコン層(3)の厚みに合わせ、
半導体アイランド(6)内のpウェル(7)にnチャネルトランジスタそしてnウェル(8)にpチャネルトランジスタをそれぞれ形成し、
少なくとも1つのpチャネルトランジスタ及びnチャネルトランジスタを形成するために、半導体アイランド(6)の表面上にゲート誘電体(10)、ゲート電極(11)及び被覆層(12)をそれぞれ含むゲート積層体を形成し、
シリコン酸化物またはシリコン窒化物からなり、前記半導体アイランド(6)とその表面上に形成されたゲート積層体の上面及び側面を覆う補助層(13)を析出させ、
ゲート積層体の側面の範囲に、補助層(13)に対して選択的にエッチング可能なスペーサ(140)を形成し、
nウェル(8)を覆うマスクを設けた状態でドーパントを注入することによりpドープウェル(9)内にnチャネルトランジスタのためのソース/ドレイン領域の第1の部分領域(16)を、そしてpウェル(7)を覆うマスクを設けた状態でドーパントを注入することによりnウェル(8)内にpチャネルトランジスタのためのソース/ドレイン領域の第1の部分領域(18)をそれぞれ形成し、
スペーサ(140)を除去し、
nチャネルトランジスタ及びpチャネルトランジスタのためのソース/ドレイン領域の第2の部分領域(20、23)を順次形成し、
該第2の部分領域(20、23)の深さ及びドーパント濃度を、第1の部分領域(16、18)の深さ及びドーバント濃度よりそれぞれ小さくすることを特徴とする集積CMOS回路装置の製造方法。 - 構造化されたシリコン層(3)を5nm〜20nmの厚みで形成し、
Si1-xGex 層(4)を、10nm〜50nmの厚み及び20パーセント〜50パーセントのゲルマニウム量xでもって形成し、
歪みシリコン層(5)を5nm〜50nmの厚みで形成することを特徴とする請求項7記載の方法。 - 半導体アイランド(6)を形成するために、構造化されたシリコン層(3)上へ選択的エピタキシーによってSi1-xGex 層(4)及び歪みシリコン層(5)を成長させることを特徴とする請求項7又は8記載の方法。
- 半導体アイランド(6)を形成するために、構造化されたシリコン層(3)内へSi1-xGex 層(4)を形成すべくゲルマニウムを注入又は拡散によって導入し、Si1-xGex 層(4)上へ歪みシリコン層(5)を選択的エピタキシーによって成長させることを特徴とする請求項7又は8記載の方法。
- Si1-xGex 層(4)と歪みシリコン層(5)との間に選択的エピタキシーによってy≦xであるSi1-y Gey からなりゲルマニウム量が減少するバッファ層を成長させることを特徴とする請求項7又は8記載の方法。
- pチャネルトランジスタのためのソース/ドレイン領域の少なくとも第2の部分領域(23)を、少なくとも歪みシリコン層(5)のエッチングと、その場でドープされるシリコンの選択的エピタキシーとによって形成することを特徴とする請求項項7又は8記載の方法。
- MOSトランジスタのゲート電極(11)が多結晶ゲルマニウムを含むことを特徴とする請求項項7又は8記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19639874.6 | 1996-09-27 | ||
DE19639874 | 1996-09-27 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10107294A JPH10107294A (ja) | 1998-04-24 |
JP4034387B2 true JP4034387B2 (ja) | 2008-01-16 |
Family
ID=7807153
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP27639497A Expired - Fee Related JP4034387B2 (ja) | 1996-09-27 | 1997-09-24 | 集積cmos回路装置及びその製造方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US5998807A (ja) |
EP (1) | EP0838858B1 (ja) |
JP (1) | JP4034387B2 (ja) |
KR (1) | KR100440508B1 (ja) |
DE (1) | DE59707274D1 (ja) |
TW (1) | TW344140B (ja) |
Families Citing this family (93)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10270685A (ja) * | 1997-03-27 | 1998-10-09 | Sony Corp | 電界効果トランジスタとその製造方法、半導体装置とその製造方法、その半導体装置を含む論理回路および半導体基板 |
ATE283549T1 (de) | 1997-06-24 | 2004-12-15 | Massachusetts Inst Technology | Kontrolle der verspannungsdichte durch verwendung von gradientenschichten und durch planarisierung |
US7227176B2 (en) | 1998-04-10 | 2007-06-05 | Massachusetts Institute Of Technology | Etch stop layer system |
DE19845066C2 (de) * | 1998-09-30 | 2000-08-03 | Siemens Ag | Integrierte Schaltungsanordnung und Verfahren zu deren Herstellung |
JP4521542B2 (ja) * | 1999-03-30 | 2010-08-11 | ルネサスエレクトロニクス株式会社 | 半導体装置および半導体基板 |
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- 1997-08-08 DE DE59707274T patent/DE59707274D1/de not_active Expired - Lifetime
- 1997-08-08 EP EP97113774A patent/EP0838858B1/de not_active Expired - Lifetime
- 1997-09-09 US US08/925,672 patent/US5998807A/en not_active Expired - Lifetime
- 1997-09-24 JP JP27639497A patent/JP4034387B2/ja not_active Expired - Fee Related
- 1997-09-26 KR KR1019970048906A patent/KR100440508B1/ko not_active IP Right Cessation
- 1997-09-26 TW TW086114049A patent/TW344140B/zh not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
JPH10107294A (ja) | 1998-04-24 |
KR100440508B1 (ko) | 2004-09-18 |
US5998807A (en) | 1999-12-07 |
EP0838858A2 (de) | 1998-04-29 |
EP0838858B1 (de) | 2002-05-15 |
TW344140B (en) | 1998-11-01 |
KR19980024988A (ko) | 1998-07-06 |
DE59707274D1 (de) | 2002-06-20 |
EP0838858A3 (de) | 1998-09-30 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040609 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050630 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050929 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060518 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20060818 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20060823 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061117 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070510 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070806 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070927 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071025 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101102 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111102 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111102 Year of fee payment: 4 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111102 Year of fee payment: 4 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121102 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121102 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131102 Year of fee payment: 6 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
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LAPS | Cancellation because of no payment of annual fees |