JPH0799307A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【目的】SIPOS膜からなるフィールドプレートの応
力を低減するために酸化膜ではさむ場合、SIPOS膜
が多孔質であったり、酸素原子とSi原子の結合がゆるか
ったりするために起こる不具合を除去する。 【構成】SIPOS膜の形成後、表面層を熱酸化して上
層の酸化膜を形成すれば、その際SIPOSが緻密とな
り膜質が均一となる。しかし、この熱酸化工程が基板内
の不純物拡散層の深さやゲート酸化膜に影響を及ぼすの
を防ぐため、フィールド酸化膜形成直後に、SIPOS
膜および両酸化膜の形成を行い、不純物拡散やゲート酸
化膜形成はそのあとで行う。
力を低減するために酸化膜ではさむ場合、SIPOS膜
が多孔質であったり、酸素原子とSi原子の結合がゆるか
ったりするために起こる不具合を除去する。 【構成】SIPOS膜の形成後、表面層を熱酸化して上
層の酸化膜を形成すれば、その際SIPOSが緻密とな
り膜質が均一となる。しかし、この熱酸化工程が基板内
の不純物拡散層の深さやゲート酸化膜に影響を及ぼすの
を防ぐため、フィールド酸化膜形成直後に、SIPOS
膜および両酸化膜の形成を行い、不純物拡散やゲート酸
化膜形成はそのあとで行う。
Description
【0001】
【産業上の利用分野】本発明は、高耐圧化のために半導
体基板上にフィールドプレートを備えた半導体装置およ
びその製造方法に関する。
体基板上にフィールドプレートを備えた半導体装置およ
びその製造方法に関する。
【0002】
【従来の技術】半導体装置、特にMOS型構造を有する
半導体装置の高耐圧化を実現する手段として、従来よ
り、SIPOS (Semi-Insulating Polycrystalline Si
licon)と称する薄膜を抵抗性フィールドプレート膜とし
て利用されてきている。SIPOS薄膜は一般に、SiH
4 とN2 OとからCVD法により基板温度約650 ℃で形
成された酸素含有の多結晶シリコン膜で、SIPOS中
の酸素原子濃度は約25%である。図2、図3はそのよう
なフィールドプレートを有する半導体装置の例を示し、
N- シリコン基板1の表面層にPベース領域2、さらに
その表面層にN+ エミッタ領域3を選択的に形成し、下
面側にP+ コレクタ層4を形成したバイポーラトランジ
スタであって、P領域2およびN+ 領域3にそれぞれ接
触してベース電極およびエミッタ電極となるAl電極5お
よび6と、下面のN+ 層に接触してコレクタ電極となる
Cr−Ni−Agの3層膜電極71を有する。フィールドプレー
トのSIPOS薄膜11は、エミッタ電極6、ベース電極
5と基板外縁部のN+ 外縁領域8と接触しコレクタ電極
5と等電位の外縁電極9の間に設けられ、図2において
は、N- シリコン基板1のドリフト領域の表面上に表面
保護を兼ねて直接0.5μm厚のSIPOS薄膜11を形成
し、その上にCVD法で1μm厚のSiO2 膜12を形成し
たものである。図3においては、表面保護のための1μ
m厚の熱酸化膜13を介してSIPOS薄膜11を形成しそ
の上をCVDSiO2 膜12で覆ったものである。
半導体装置の高耐圧化を実現する手段として、従来よ
り、SIPOS (Semi-Insulating Polycrystalline Si
licon)と称する薄膜を抵抗性フィールドプレート膜とし
て利用されてきている。SIPOS薄膜は一般に、SiH
4 とN2 OとからCVD法により基板温度約650 ℃で形
成された酸素含有の多結晶シリコン膜で、SIPOS中
の酸素原子濃度は約25%である。図2、図3はそのよう
なフィールドプレートを有する半導体装置の例を示し、
N- シリコン基板1の表面層にPベース領域2、さらに
その表面層にN+ エミッタ領域3を選択的に形成し、下
面側にP+ コレクタ層4を形成したバイポーラトランジ
スタであって、P領域2およびN+ 領域3にそれぞれ接
触してベース電極およびエミッタ電極となるAl電極5お
よび6と、下面のN+ 層に接触してコレクタ電極となる
Cr−Ni−Agの3層膜電極71を有する。フィールドプレー
トのSIPOS薄膜11は、エミッタ電極6、ベース電極
5と基板外縁部のN+ 外縁領域8と接触しコレクタ電極
5と等電位の外縁電極9の間に設けられ、図2において
は、N- シリコン基板1のドリフト領域の表面上に表面
保護を兼ねて直接0.5μm厚のSIPOS薄膜11を形成
し、その上にCVD法で1μm厚のSiO2 膜12を形成し
たものである。図3においては、表面保護のための1μ
m厚の熱酸化膜13を介してSIPOS薄膜11を形成しそ
の上をCVDSiO2 膜12で覆ったものである。
【0003】
【発明が解決しようとする課題】IEEE Electron Device
Let.Vol.ED-6 、No.4、p.189(1985) にMIMURAらにより
報告されているように、図2の構造は、図3の構造に比
べて、接合近傍の漏れ電流が大きい、hFEが小さいなど
の欠点があり、専ら図3の構造を採用しているのが現状
である。しかし、図3の構造を採用しても、漏れ電流の
ばらつきが大きいこと、温度特性があること、応力に起
因して亀裂が発生することなど実際の適用に際して不具
合がある。この原因は、例えばJ.Electrochemical So
c.Vol.128、No.3、p.576(1981) にMaxwell らによりS
IPOS薄膜そのものの物性研究により明らかにされて
いるように、基板温度約650 ℃で形成されたSIPOS
薄膜はそのままでは多孔質であり、薄膜中の酸素原子の
分布が不均一であったり、酸素原子とSi原子の結合がゆ
るいものであったり、応力が引っ張り応力であったりす
ることによる。このような問題点はMOS型半導体装置
のドリフト領域の表面に抵抗性のフィールドプレートと
してSIPOS薄膜を設ける場合にも同様にある。
Let.Vol.ED-6 、No.4、p.189(1985) にMIMURAらにより
報告されているように、図2の構造は、図3の構造に比
べて、接合近傍の漏れ電流が大きい、hFEが小さいなど
の欠点があり、専ら図3の構造を採用しているのが現状
である。しかし、図3の構造を採用しても、漏れ電流の
ばらつきが大きいこと、温度特性があること、応力に起
因して亀裂が発生することなど実際の適用に際して不具
合がある。この原因は、例えばJ.Electrochemical So
c.Vol.128、No.3、p.576(1981) にMaxwell らによりS
IPOS薄膜そのものの物性研究により明らかにされて
いるように、基板温度約650 ℃で形成されたSIPOS
薄膜はそのままでは多孔質であり、薄膜中の酸素原子の
分布が不均一であったり、酸素原子とSi原子の結合がゆ
るいものであったり、応力が引っ張り応力であったりす
ることによる。このような問題点はMOS型半導体装置
のドリフト領域の表面に抵抗性のフィールドプレートと
してSIPOS薄膜を設ける場合にも同様にある。
【0004】本発明の目的は、このようなSIPOS薄
膜そのものの物性に基づく不具合を除いてフィールドプ
レートを形成した半導体装置およびその製造方法を提供
することにある。
膜そのものの物性に基づく不具合を除いてフィールドプ
レートを形成した半導体装置およびその製造方法を提供
することにある。
【0005】
【課題を解決するための手段】上記の目的を達成するた
めに本発明は、半導体基板の表面上に酸化シリコン膜に
はさまれたSIPOS膜からなる抵抗性フィールドプレ
ートを有する半導体装置において、SIPOS膜をはさ
む両酸化シリコン膜が熱酸化膜であるものとする。さら
にSIPOS膜に反基板側で接する酸化シリコン膜が低
温で形成された絶縁膜で覆われることが良い。低温で形
成された絶縁膜がCVD法により生成された酸化シリコ
ン膜あるいは窒化シリコン膜であることが有効である。
このような半導体装置の製造方法としては、半導体基板
上に熱酸化によりフィールド酸化シリコン膜を形成する
工程に引きつづいてSIPOS膜を生成する工程および
その多結晶シリコン膜の表面層を熱酸化する工程を有す
るものとする。さらに、それらの各工程のあとに、絶縁
膜を400 ℃以下で形成して表面を被覆する工程を有する
ことが良い方法である。
めに本発明は、半導体基板の表面上に酸化シリコン膜に
はさまれたSIPOS膜からなる抵抗性フィールドプレ
ートを有する半導体装置において、SIPOS膜をはさ
む両酸化シリコン膜が熱酸化膜であるものとする。さら
にSIPOS膜に反基板側で接する酸化シリコン膜が低
温で形成された絶縁膜で覆われることが良い。低温で形
成された絶縁膜がCVD法により生成された酸化シリコ
ン膜あるいは窒化シリコン膜であることが有効である。
このような半導体装置の製造方法としては、半導体基板
上に熱酸化によりフィールド酸化シリコン膜を形成する
工程に引きつづいてSIPOS膜を生成する工程および
その多結晶シリコン膜の表面層を熱酸化する工程を有す
るものとする。さらに、それらの各工程のあとに、絶縁
膜を400 ℃以下で形成して表面を被覆する工程を有する
ことが良い方法である。
【0006】
【作用】SIPOS膜を熱酸化膜で挟む構造とすること
により、SIPOS膜の応力が相殺できる。そして、S
IPOS膜形成後上層を熱酸化する際におのずとSIP
OS膜の緻密化が図られ、膜構造の均質化と安定化が期
待できる。しかし、SIPOS膜を熱酸化する場合、高
温の熱処理が加わるため、不純物拡散層の深さやMOS
構造のゲート酸化膜あるいはゲート酸化膜とシリコンの
界面に及ぼす悪影響が懸念される。従って、熱酸化/S
IPOS膜形成/熱酸化の工程は一連の素子製造プロセ
スの中で、不純物拡散工程及びゲート酸化工程に先立っ
てフィールド酸化膜形成直後に行われる必要がある。フ
ィールドプレート上には、最終保護膜あるいは層間絶縁
膜が新たに必要となり、熱酸化膜/SIPOS膜/熱酸
化膜の上を最終的には最終保護膜あるいは層間絶縁膜な
ど、400 ℃以下の低温で形成された絶縁膜で被覆する構
造とすることが望ましい。
により、SIPOS膜の応力が相殺できる。そして、S
IPOS膜形成後上層を熱酸化する際におのずとSIP
OS膜の緻密化が図られ、膜構造の均質化と安定化が期
待できる。しかし、SIPOS膜を熱酸化する場合、高
温の熱処理が加わるため、不純物拡散層の深さやMOS
構造のゲート酸化膜あるいはゲート酸化膜とシリコンの
界面に及ぼす悪影響が懸念される。従って、熱酸化/S
IPOS膜形成/熱酸化の工程は一連の素子製造プロセ
スの中で、不純物拡散工程及びゲート酸化工程に先立っ
てフィールド酸化膜形成直後に行われる必要がある。フ
ィールドプレート上には、最終保護膜あるいは層間絶縁
膜が新たに必要となり、熱酸化膜/SIPOS膜/熱酸
化膜の上を最終的には最終保護膜あるいは層間絶縁膜な
ど、400 ℃以下の低温で形成された絶縁膜で被覆する構
造とすることが望ましい。
【0007】
【実施例】以下、図2、3と共通の部分に同一の符号を
付した図1(a) 〜(g) を引用して本発明の一実施例のパ
ワーMOSFETの製造工程について説明する。先ず、
N層1とN+ 層4からなるシリコン基板の表面を熱酸化
して膜厚1μmの熱酸化膜13を形成したのち、次の条件
でSIPOS膜11を成膜した。
付した図1(a) 〜(g) を引用して本発明の一実施例のパ
ワーMOSFETの製造工程について説明する。先ず、
N層1とN+ 層4からなるシリコン基板の表面を熱酸化
して膜厚1μmの熱酸化膜13を形成したのち、次の条件
でSIPOS膜11を成膜した。
【0008】 ガス流量比 N2 O/SiH4 : 0.22 キャリアガス N2 流量 : 400SCCM 成膜時の真空度 : 0.16Torr 基板温度 : 637 ℃ 膜中の酸素濃度 : 25原子% 成膜速度 : 3.5nm/min 膜厚 : 1μm そのあとSIPOS膜11の表面を0.5μmほど酸化し、
熱酸化膜14を形成した〔図1(a) 〕。次に、ドリフト領
域以外の表面の酸化膜14、SIPOS膜11、酸化膜13を
通常のフォトリソグラフィにより除去した〔図1(b)
〕。次に、膜厚0.1μmのゲート酸化膜15の形成、多
結晶シリコン層20の堆積を行う〔図1(c) 〕。フォトリ
ソグラフィ多結晶シリコン層20をパターニングしてゲー
ト電極21を形成したのち、ゲート電極17をマスクにして
ほう素イオンの注入、アニールによりPウエル2を形成
した〔図1(d) 〕。次いで、同様にゲート電極をマスク
にしてりんイオンを注入する自己整合方式により、N+
ソース領域3を形成した〔図1(e) 〕。さらに、低温C
VD法によりSiO2 膜12を1μmの厚さに成膜して層間
絶縁膜とした〔図1(f) 〕。この層間絶縁膜12にソース
部およびゲート部の接触孔を明ける。このとき、ソース
部周辺の一部でCVDSiO2 膜12および熱酸化膜14を除
去し、SIPOS膜11の一部を表面に露出させたのち、
電極、配線となるべきAl層を蒸着、加工した。このAl電
極10は、N+ ソース領域3およびPウエル2に接続され
ると共にSIPOS膜11にも接続されるので、基板外周
部へ延びるSIPOS膜11は抵抗性フィールドプレート
として働く。最後に、ドレイン電極となるTi−Ni−Ag3
層電極7を形成することにより、縦型のパワーMOSF
ETが得られた〔図1(g) 〕。なお、低温CVD法によ
るSiO2 膜の代わりにCVD法による窒化シリコン膜を
用いてもよい。
熱酸化膜14を形成した〔図1(a) 〕。次に、ドリフト領
域以外の表面の酸化膜14、SIPOS膜11、酸化膜13を
通常のフォトリソグラフィにより除去した〔図1(b)
〕。次に、膜厚0.1μmのゲート酸化膜15の形成、多
結晶シリコン層20の堆積を行う〔図1(c) 〕。フォトリ
ソグラフィ多結晶シリコン層20をパターニングしてゲー
ト電極21を形成したのち、ゲート電極17をマスクにして
ほう素イオンの注入、アニールによりPウエル2を形成
した〔図1(d) 〕。次いで、同様にゲート電極をマスク
にしてりんイオンを注入する自己整合方式により、N+
ソース領域3を形成した〔図1(e) 〕。さらに、低温C
VD法によりSiO2 膜12を1μmの厚さに成膜して層間
絶縁膜とした〔図1(f) 〕。この層間絶縁膜12にソース
部およびゲート部の接触孔を明ける。このとき、ソース
部周辺の一部でCVDSiO2 膜12および熱酸化膜14を除
去し、SIPOS膜11の一部を表面に露出させたのち、
電極、配線となるべきAl層を蒸着、加工した。このAl電
極10は、N+ ソース領域3およびPウエル2に接続され
ると共にSIPOS膜11にも接続されるので、基板外周
部へ延びるSIPOS膜11は抵抗性フィールドプレート
として働く。最後に、ドレイン電極となるTi−Ni−Ag3
層電極7を形成することにより、縦型のパワーMOSF
ETが得られた〔図1(g) 〕。なお、低温CVD法によ
るSiO2 膜の代わりにCVD法による窒化シリコン膜を
用いてもよい。
【0009】図4は、図1とほぼ同様な工程でPウエル
2をベース、N+ 領域3をエミッタとした図2、3と同
様の構造のNPNトランジスタを製作し、図2、図3の
NPNトランジスタとベース・コレクタ間の逆バイアス
漏れ電流の比較を行った結果を示す。●印は図2に示し
たトランジスタ、■印は図3に示したトランジスタ、○
印は本発明の実施例によるトランジスタで、フィールド
プレートのSIPOS膜厚はすべて0.5μmで同一であ
る。図より明らかなようにベース・コレクタ間の逆バイ
アス漏れ電流は、本発明により減少した。また、それぞ
れのトランジスタの室温における逆バイアス漏れ電流の
ばらつきは、●印±10%、■印±8%、○印±3%で、
本発明の実施例のトランジスタの方がばらつきも小さか
った。
2をベース、N+ 領域3をエミッタとした図2、3と同
様の構造のNPNトランジスタを製作し、図2、図3の
NPNトランジスタとベース・コレクタ間の逆バイアス
漏れ電流の比較を行った結果を示す。●印は図2に示し
たトランジスタ、■印は図3に示したトランジスタ、○
印は本発明の実施例によるトランジスタで、フィールド
プレートのSIPOS膜厚はすべて0.5μmで同一であ
る。図より明らかなようにベース・コレクタ間の逆バイ
アス漏れ電流は、本発明により減少した。また、それぞ
れのトランジスタの室温における逆バイアス漏れ電流の
ばらつきは、●印±10%、■印±8%、○印±3%で、
本発明の実施例のトランジスタの方がばらつきも小さか
った。
【0010】
【発明の効果】本発明によれば、信頼性向上のために応
力の点で有利な酸化膜ではさんだSIPOS膜からなる
抵抗性フィールドプレートを用いた半導体装置の、SI
POS膜上の酸化膜をSIPOSの熱酸化により形成す
るだけで、従来に比べ逆漏れ電流の大幅な低減とばらつ
きの低下が得られ、高耐圧化のキーテクノロジーとして
のSIPOS膜適用が可能になった。
力の点で有利な酸化膜ではさんだSIPOS膜からなる
抵抗性フィールドプレートを用いた半導体装置の、SI
POS膜上の酸化膜をSIPOSの熱酸化により形成す
るだけで、従来に比べ逆漏れ電流の大幅な低減とばらつ
きの低下が得られ、高耐圧化のキーテクノロジーとして
のSIPOS膜適用が可能になった。
【図1】本発明の一実施例の縦型MOSFET製造工程
を(a) ないし(g) の順に示す断面図
を(a) ないし(g) の順に示す断面図
【図2】従来のSIPOS膜フィールドプレートを有す
るトランジスタの一例の断面図
るトランジスタの一例の断面図
【図3】従来のSIPOS膜フィールドプレートを有す
るトランジスタの別の例の断面図
るトランジスタの別の例の断面図
【図4】本発明の実施例と従来例のバイポーラトランジ
スタのベース・コレクタ逆バイアスと逆漏れ電流との関
係線図
スタのベース・コレクタ逆バイアスと逆漏れ電流との関
係線図
1 N層 2 Pウエル 3 N+ ソース領域 4 N+ 層 7 Ti−Ni−Ag電極 10 Al電極 11 SIPOS膜 12 LTOCVDSiO2 膜 13、14 熱酸化膜 15 ゲート酸化膜 21 ゲート電極
Claims (6)
- 【請求項1】半導体基板の表面上に酸化シリコン膜には
さまれた酸素含有多結晶シリコン膜からなる抵抗性フィ
ールドプレートを有するものにおいて、酸素含有多結晶
シリコン膜をはさむ両酸化シリコン膜が熱酸化膜である
ことを特徴とする半導体装置。 - 【請求項2】酸素含有多結晶シリコン膜に反基板側で接
する酸化シリコン膜が低温で形成された絶縁膜で覆われ
た請求項1記載の半導体装置。 - 【請求項3】低温で形成された絶縁膜がCVD法により
生成された酸化シリコン膜である請求項2記載の半導体
装置。 - 【請求項4】低温で形成された絶縁膜がCVD法により
生成された窒化シリコン膜である請求項2記載の半導体
装置。 - 【請求項5】半導体基板上に熱酸化によりフィールド酸
化シリコン膜を形成する工程に引きつづいて酸素含有多
結晶シリコン膜を生成する工程およびその多結晶シリコ
ン膜の表面層を熱酸化する工程を有する請求項1記載の
半導体装置の製造方法。 - 【請求項6】各工程のあとに、絶縁膜を400 ℃以下で形
成して表面を被覆する工程を有する請求項5記載の半導
体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5242268A JPH0799307A (ja) | 1993-09-29 | 1993-09-29 | 半導体装置およびその製造方法 |
EP94115056A EP0651435A1 (en) | 1993-09-29 | 1994-09-23 | Semiconductor device comprising a SIPOS field plate and its manufacturing method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5242268A JPH0799307A (ja) | 1993-09-29 | 1993-09-29 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0799307A true JPH0799307A (ja) | 1995-04-11 |
Family
ID=17086740
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5242268A Pending JPH0799307A (ja) | 1993-09-29 | 1993-09-29 | 半導体装置およびその製造方法 |
Country Status (2)
Country | Link |
---|---|
EP (1) | EP0651435A1 (ja) |
JP (1) | JPH0799307A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001176883A (ja) * | 1999-10-28 | 2001-06-29 | Fairchild Korea Semiconductor Kk | 高電圧半導体素子及びその製造方法 |
US8377832B2 (en) * | 2008-09-05 | 2013-02-19 | Mitsubishi Electric Corporation | Method for manufacturing semiconductor device |
CN109891561A (zh) * | 2016-10-24 | 2019-06-14 | 三菱电机株式会社 | 化合物半导体器件及其制造方法 |
JP2021125559A (ja) * | 2020-02-05 | 2021-08-30 | 株式会社東芝 | 半導体装置 |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE59707274D1 (de) * | 1996-09-27 | 2002-06-20 | Infineon Technologies Ag | Integrierte CMOS-Schaltungsanordnung und Verfahren zu deren Herstellung |
KR100297703B1 (ko) * | 1998-02-24 | 2001-08-07 | 김덕중 | 반절연폴리실리콘(sipos)을이용한전력반도체장치및그제조방법 |
CN107112353B (zh) * | 2014-12-23 | 2020-12-22 | Abb电网瑞士股份公司 | 反向传导半导体装置 |
CN109119475A (zh) * | 2018-08-23 | 2019-01-01 | 盛世瑶兰(深圳)科技有限公司 | 场效应晶体管及其制造方法 |
CN109087951A (zh) * | 2018-08-23 | 2018-12-25 | 深圳市南硕明泰科技有限公司 | 功率器件及其制备方法 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2510922A1 (de) * | 1975-03-13 | 1976-09-30 | Licentia Gmbh | Halbleiteranordnung |
US4344985A (en) * | 1981-03-27 | 1982-08-17 | Rca Corporation | Method of passivating a semiconductor device with a multi-layer passivant system by thermally growing a layer of oxide on an oxygen doped polycrystalline silicon layer |
DE3215652A1 (de) * | 1982-04-27 | 1983-10-27 | Siemens AG, 1000 Berlin und 8000 München | Integrierbarer bipolarer transistor |
US5241210A (en) * | 1987-02-26 | 1993-08-31 | Kabushiki Kaisha Toshiba | High breakdown voltage semiconductor device |
FR2650122B1 (fr) * | 1989-07-21 | 1991-11-08 | Motorola Semiconducteurs | Dispositif semi-conducteur a haute tension et son procede de fabrication |
-
1993
- 1993-09-29 JP JP5242268A patent/JPH0799307A/ja active Pending
-
1994
- 1994-09-23 EP EP94115056A patent/EP0651435A1/en not_active Withdrawn
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001176883A (ja) * | 1999-10-28 | 2001-06-29 | Fairchild Korea Semiconductor Kk | 高電圧半導体素子及びその製造方法 |
US8377832B2 (en) * | 2008-09-05 | 2013-02-19 | Mitsubishi Electric Corporation | Method for manufacturing semiconductor device |
CN109891561A (zh) * | 2016-10-24 | 2019-06-14 | 三菱电机株式会社 | 化合物半导体器件及其制造方法 |
CN109891561B (zh) * | 2016-10-24 | 2021-09-21 | 三菱电机株式会社 | 化合物半导体器件的制造方法 |
JP2021125559A (ja) * | 2020-02-05 | 2021-08-30 | 株式会社東芝 | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
EP0651435A1 (en) | 1995-05-03 |
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