JPH0529622A - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法Info
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- JPH0529622A JPH0529622A JP18601791A JP18601791A JPH0529622A JP H0529622 A JPH0529622 A JP H0529622A JP 18601791 A JP18601791 A JP 18601791A JP 18601791 A JP18601791 A JP 18601791A JP H0529622 A JPH0529622 A JP H0529622A
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- Japan
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- film
- insulating film
- gate electrode
- gate insulating
- silicon oxide
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Abstract
(57)【要約】
【構成】多結晶シリコン膜からなるゲートで電極３の表
面を熱酸化して酸化シリコン膜４を形成し、その上にＣ
ＶＤ法で酸化シリコン膜５を堆積し２層構造のゲート絶
縁膜を形成する。 【効果】ゲート絶縁膜を介して流れるリーク電流を低減
させる。
面を熱酸化して酸化シリコン膜４を形成し、その上にＣ
ＶＤ法で酸化シリコン膜５を堆積し２層構造のゲート絶
縁膜を形成する。 【効果】ゲート絶縁膜を介して流れるリーク電流を低減
させる。
Description
【０００１】
【産業上の利用分野】本発明は薄膜トランジスタ（Ｔｈ
ｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）に関し、スタ
ティック型ＲＡＭの負荷素子として用いる多結晶シリコ
ン薄膜トランジスタに関する。
ｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）に関し、スタ
ティック型ＲＡＭの負荷素子として用いる多結晶シリコ
ン薄膜トランジスタに関する。
【０００２】
【従来の技術】従来の薄膜トランジスタ（以下ＴＦＴと
記す）は図３に示すように、シリコン基板１の表面にＣ
ＶＤ法により厚さ５０〜１００ｎｍの酸化シリコン膜２
を形成し、酸化シリコン膜２の上に選択的に厚さ１００
〜１５０ｎｍのゲート電極３を形成する。次に、例えば
電子情報通信学会技術研究報告，第９０巻，第４８号，
１９９０年，７〜１３頁に記載されているようにＣＶＤ
法によりゲート電極３を含む表面に酸化シリコン膜５を
２０〜４０ｎｍの厚さに形成する。次に、酸化シリコン
膜５の上にＣＶＤ法により多結晶シリコン膜６を２０〜
４０ｎｍの厚さに形成し、多結晶シリコン膜６に選択的
にホウ素をイオン注入した後選択的にエッチングしてＴ
ＦＴのソース領域７とドレイン領域８を形成する。
記す）は図３に示すように、シリコン基板１の表面にＣ
ＶＤ法により厚さ５０〜１００ｎｍの酸化シリコン膜２
を形成し、酸化シリコン膜２の上に選択的に厚さ１００
〜１５０ｎｍのゲート電極３を形成する。次に、例えば
電子情報通信学会技術研究報告，第９０巻，第４８号，
１９９０年，７〜１３頁に記載されているようにＣＶＤ
法によりゲート電極３を含む表面に酸化シリコン膜５を
２０〜４０ｎｍの厚さに形成する。次に、酸化シリコン
膜５の上にＣＶＤ法により多結晶シリコン膜６を２０〜
４０ｎｍの厚さに形成し、多結晶シリコン膜６に選択的
にホウ素をイオン注入した後選択的にエッチングしてＴ
ＦＴのソース領域７とドレイン領域８を形成する。
【０００３】しかる後に、図には示していないが層間絶
縁膜，配線用金属膜等を形成すればＴＦＴが完成する。
縁膜，配線用金属膜等を形成すればＴＦＴが完成する。
【０００４】
【発明が解決しようとする課題】この従来のＴＦＴで
は、ゲート絶縁膜にＣＶＤ法で２０〜４０ｎｍの厚さに
形成した酸化シリコン膜を用いているがＣＶＤ法により
形成した酸化シリコン膜中には直径１０〜２０ｎｍ程度
の塵埃が含まれる可能性が高く、ゲート絶縁膜として使
用した場合、ゲート電極とチャネル用多結晶シリコン膜
間でリーク電流が流れ易くなり、電気的耐圧が低下する
という問題点があった。
は、ゲート絶縁膜にＣＶＤ法で２０〜４０ｎｍの厚さに
形成した酸化シリコン膜を用いているがＣＶＤ法により
形成した酸化シリコン膜中には直径１０〜２０ｎｍ程度
の塵埃が含まれる可能性が高く、ゲート絶縁膜として使
用した場合、ゲート電極とチャネル用多結晶シリコン膜
間でリーク電流が流れ易くなり、電気的耐圧が低下する
という問題点があった。
【０００５】また、ゲート絶縁膜として熱酸化法によっ
て形成した酸化シリコン膜を用いた場合には、絶縁膜の
膜質は良好であるが、ＴＦＴのゲート電極のエッジ部分
で酸化シリコン膜の膜厚が薄くなるため、ゲート絶縁膜
の電気的耐圧が低下する。
て形成した酸化シリコン膜を用いた場合には、絶縁膜の
膜質は良好であるが、ＴＦＴのゲート電極のエッジ部分
で酸化シリコン膜の膜厚が薄くなるため、ゲート絶縁膜
の電気的耐圧が低下する。
【０００６】
【課題を解決するための手段】本発明のＴＦＴは、半導
体基板上に設けた絶縁膜の上に設けたゲート電極と、前
記ゲート電極の表面を熱酸化して設けた第１のゲート絶
縁膜と、前記第１のゲート絶縁膜を含む表面に設けた第
２のゲート絶縁膜と、前記ゲート電極の少くとも上面を
含む領域の前記第２のゲート絶縁膜上に設けた半導体膜
と、前記半導体膜内に選択的に不純物を導入して設けた
ソース及びドレイン領域とを備えている。
体基板上に設けた絶縁膜の上に設けたゲート電極と、前
記ゲート電極の表面を熱酸化して設けた第１のゲート絶
縁膜と、前記第１のゲート絶縁膜を含む表面に設けた第
２のゲート絶縁膜と、前記ゲート電極の少くとも上面を
含む領域の前記第２のゲート絶縁膜上に設けた半導体膜
と、前記半導体膜内に選択的に不純物を導入して設けた
ソース及びドレイン領域とを備えている。
【０００７】本発明のＴＦＴの第１の製造方法は、半導
体基板上に設けた絶縁膜の上に不純物を含む多結晶シリ
コン膜を堆積してパターニングしゲート電極を形成する
工程と、前記ゲート電極の露出した表面を熱酸化して第
１のゲート絶縁膜を形成する工程と、前記第１のゲート
電極を含む表面に絶縁膜を堆積して第２のゲート絶縁膜
を形成する工程と、前記第２のゲート絶縁膜の上に多結
晶シリコン膜を堆積してパターニングし且つ前記多結晶
シリコン膜内に不純物を選択的に導入してソース及びド
レイン領域を形成する工程とを含んで構成される。
体基板上に設けた絶縁膜の上に不純物を含む多結晶シリ
コン膜を堆積してパターニングしゲート電極を形成する
工程と、前記ゲート電極の露出した表面を熱酸化して第
１のゲート絶縁膜を形成する工程と、前記第１のゲート
電極を含む表面に絶縁膜を堆積して第２のゲート絶縁膜
を形成する工程と、前記第２のゲート絶縁膜の上に多結
晶シリコン膜を堆積してパターニングし且つ前記多結晶
シリコン膜内に不純物を選択的に導入してソース及びド
レイン領域を形成する工程とを含んで構成される。
【０００８】本発明のＴＦＴの第２の製造方法は、半導
体基板上に設けた絶縁膜の上に不純物を含む多結晶シリ
コン膜を選択的に設けてゲート電極を形成する工程と、
前記ゲート電極を含む表面に酸化シリコン膜を堆積する
工程と、酸素雰囲気中で前記ゲート電極を加熱して前記
酸化シリコン膜と前記ゲート電極との界面に熱酸化膜を
形成し前記熱酸化膜からなる第１のゲート絶縁膜と前記
酸化シリコン膜からなる第２のゲート絶縁膜の２層構造
を形成する工程と、前記第２のゲート絶縁膜の上に多結
晶シリコン膜を堆積してパターニングし且つ前記多結晶
シリコン膜内に不純物を選択的に導入してソース及びド
レイン領域を形成する工程とを含んで構成される。
体基板上に設けた絶縁膜の上に不純物を含む多結晶シリ
コン膜を選択的に設けてゲート電極を形成する工程と、
前記ゲート電極を含む表面に酸化シリコン膜を堆積する
工程と、酸素雰囲気中で前記ゲート電極を加熱して前記
酸化シリコン膜と前記ゲート電極との界面に熱酸化膜を
形成し前記熱酸化膜からなる第１のゲート絶縁膜と前記
酸化シリコン膜からなる第２のゲート絶縁膜の２層構造
を形成する工程と、前記第２のゲート絶縁膜の上に多結
晶シリコン膜を堆積してパターニングし且つ前記多結晶
シリコン膜内に不純物を選択的に導入してソース及びド
レイン領域を形成する工程とを含んで構成される。
【０００９】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１０】図１（ａ），（ｂ）は本発明の第１実施例
を説明するための工程順に示した半導体チップの断面図
である。
を説明するための工程順に示した半導体チップの断面図
である。
【００１１】まず、図１（ａ）に示すように、シリコン
基板１の上にＣＶＤ法により厚さ５０〜１００ｎｍの酸
化シリコン膜２を形成した後にホウ素を導入して電気抵
抗を下げた多結晶シリコン膜を１００〜１５０ｎｍの厚
さに堆積してパターニングし、ＴＦＴのゲート電極３を
形成する。次に、熱酸化法によりゲート電極３の表面を
熱酸化して厚さ１０〜２０ｎｍの酸化シリコン膜４を形
成する。
基板１の上にＣＶＤ法により厚さ５０〜１００ｎｍの酸
化シリコン膜２を形成した後にホウ素を導入して電気抵
抗を下げた多結晶シリコン膜を１００〜１５０ｎｍの厚
さに堆積してパターニングし、ＴＦＴのゲート電極３を
形成する。次に、熱酸化法によりゲート電極３の表面を
熱酸化して厚さ１０〜２０ｎｍの酸化シリコン膜４を形
成する。
【００１２】次に、図１（ｂ）に示すように、酸化シリ
コン膜４を含む表面にＣＶＤ法により１０〜２０ｎｍの
厚さの酸化シリコン膜５を堆積して設ける。次に、酸化
シリコン膜５の上に多結晶シリコン膜６を２０〜４０ｎ
ｍの厚さに堆積し、ゲート電極３の上の酸化シリコン膜
５の上にパターニングして設けたフォトレジスト膜（図
示せず）をマスクとして多結晶シリコン膜６にホウ素を
イオン注入してＴＦＴのソース領域７及びドレイン領域
８を形成する。
コン膜４を含む表面にＣＶＤ法により１０〜２０ｎｍの
厚さの酸化シリコン膜５を堆積して設ける。次に、酸化
シリコン膜５の上に多結晶シリコン膜６を２０〜４０ｎ
ｍの厚さに堆積し、ゲート電極３の上の酸化シリコン膜
５の上にパターニングして設けたフォトレジスト膜（図
示せず）をマスクとして多結晶シリコン膜６にホウ素を
イオン注入してＴＦＴのソース領域７及びドレイン領域
８を形成する。
【００１３】以後、層間絶縁膜，配線用金属膜等を形成
してＴＦＴを構成する。
してＴＦＴを構成する。
【００１４】図２（ａ），（ｂ）は本発明の第２の実施
例を説明するための工程順に示した半導体チップの断面
図である。
例を説明するための工程順に示した半導体チップの断面
図である。
【００１５】図２（ａ）に示すように、第１の実施例と
同様の工程でシリコン基板１の上に酸化シリコン膜２を
設け酸化シリコン膜２の上にゲート電極３を設ける。次
に、ゲート電極３を含む表面にＣＶＤ法により１０〜２
０ｎｍの厚さの酸化シリコン膜５を堆積する。
同様の工程でシリコン基板１の上に酸化シリコン膜２を
設け酸化シリコン膜２の上にゲート電極３を設ける。次
に、ゲート電極３を含む表面にＣＶＤ法により１０〜２
０ｎｍの厚さの酸化シリコン膜５を堆積する。
【００１６】次に、図２（ｂ）に示すように、酸素雰囲
気中でハロゲンランプを用いてゲート電極３を加熱し、
ゲート電極３の表面を熱酸化してゲート電極３と酸化シ
リコン膜５の界面に酸化シリコン膜４を１０〜２０ｎｍ
の厚さに設ける。
気中でハロゲンランプを用いてゲート電極３を加熱し、
ゲート電極３の表面を熱酸化してゲート電極３と酸化シ
リコン膜５の界面に酸化シリコン膜４を１０〜２０ｎｍ
の厚さに設ける。
【００１７】この場合、先に形成した酸化シリコン膜５
が加熱されることにより、緻密化し、膜質が改善され
る。
が加熱されることにより、緻密化し、膜質が改善され
る。
【００１８】以後第１の実施例と同様に酸化シリコン膜
５の上に多結晶シリコン膜を堆積して選択的に不純物を
導入し、且つパターニングしてソース・ドレイン領域を
形成し、ＴＦＴを構成する。
５の上に多結晶シリコン膜を堆積して選択的に不純物を
導入し、且つパターニングしてソース・ドレイン領域を
形成し、ＴＦＴを構成する。
【００１９】
【発明の効果】以上説明したように本発明は、ＴＦＴの
ゲート絶縁膜を熱酸化法によって形成した第１のゲート
絶縁膜とＣＶＤ法によって形成した第２のゲート絶縁膜
との２層構造にすることにより、ＴＦＴのゲート電極の
エッジ部分でのゲート絶縁膜の膜厚減少を起こすことな
く、ゲート絶縁膜を介して流れるリーク電流を低減させ
るという効果を有する。
ゲート絶縁膜を熱酸化法によって形成した第１のゲート
絶縁膜とＣＶＤ法によって形成した第２のゲート絶縁膜
との２層構造にすることにより、ＴＦＴのゲート電極の
エッジ部分でのゲート絶縁膜の膜厚減少を起こすことな
く、ゲート絶縁膜を介して流れるリーク電流を低減させ
るという効果を有する。
【図１】本発明の第１の実施例を説明するための工程順
に示した半導体チップの断面図。
に示した半導体チップの断面図。
【図２】本発明の第２の実施例を説明するための工程順
に示した半導体チップの断面図。
に示した半導体チップの断面図。
【図３】従来の薄膜トランジスタの一例を示す半導体チ
ップの断面図である。
ップの断面図である。
１ シリコン基板
２，４，５ 酸化シリコン膜
３ ゲート電極
６ 多結晶シリコン膜
７ ソース領域
８ ドレイン領域
Claims (3)
- 【請求項１】 半導体基板上に設けた絶縁膜の上に設け
たゲート電極と、前記ゲート電極の表面を熱酸化して設
けた第１のゲート絶縁膜と、前記第１のゲート絶縁膜を
含む表面に設けた第２のゲート絶縁膜と、前記ゲート電
極の少くとも上面を含む領域の前記第２のゲート絶縁膜
上に設けた半導体膜と、前記半導体膜内に選択的に不純
物を導入して設けたソース及びドレイン領域とを備えた
ことを特徴とする薄膜トランジスタ。 - 【請求項２】 半導体基板上に設けた絶縁膜の上に不純
物を含む多結晶シリコン膜を堆積してパターニングしゲ
ート電極を形成する工程と、前記ゲート電極の露出した
表面を熱酸化して第１のゲート絶縁膜を形成する工程
と、前記第１のゲート電極を含む表面に絶縁膜を堆積し
て第２のゲート絶縁膜を形成する工程と、前記第２のゲ
ート絶縁膜の上に多結晶シリコン膜を堆積してパターニ
ングし且つ前記多結晶シリコン膜内に不純物を選択的に
導入してソース及びドレイン領域を形成する工程とを含
むことを特徴とする薄膜トランジスタの製造方法。 - 【請求項３】 半導体基板上に設けた絶縁膜の上に不純
物を含む多結晶シリコン膜を選択的に設けてゲート電極
を形成する工程と、前記ゲート電極を含む表面に酸化シ
リコン膜を堆積する工程と、酸素雰囲気中で前記ゲート
電極を加熱して前記酸化シリコン膜と前記ゲート電極と
の界面に熱酸化膜を形成し前記熱酸化膜からなる第１の
ゲート絶縁膜と前記酸化シリコン膜からなる第２のゲー
ト絶縁膜の２層構造を形成する工程と、前記第２のゲー
ト絶縁膜の上に多結晶シリコン膜を堆積してパターニン
グし且つ前記多結晶シリコン膜内に不純物を選択的に導
入してソース及びドレイン領域を形成する工程とを含む
ことを特徴とする薄膜トランジスタの製造方法
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18601791A JPH0529622A (ja) | 1991-07-25 | 1991-07-25 | 薄膜トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18601791A JPH0529622A (ja) | 1991-07-25 | 1991-07-25 | 薄膜トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0529622A true JPH0529622A (ja) | 1993-02-05 |
Family
ID=16180934
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18601791A Pending JPH0529622A (ja) | 1991-07-25 | 1991-07-25 | 薄膜トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0529622A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6124154A (en) * | 1996-10-22 | 2000-09-26 | Seiko Epson Corporation | Fabrication process for thin film transistors in a display or electronic device |
| US6444507B1 (en) | 1996-10-22 | 2002-09-03 | Seiko Epson Corporation | Fabrication process for thin film transistors in a display or electronic device |
| US6673126B2 (en) | 1998-05-14 | 2004-01-06 | Seiko Epson Corporation | Multiple chamber fabrication equipment for thin film transistors in a display or electronic device |
| KR101236427B1 (ko) * | 2006-05-10 | 2013-02-22 | 삼성디스플레이 주식회사 | 박막 트랜지스터용 게이트 절연막의 제조방법 및 이를이용한 박막 트랜지스터의 제조방법 |
| US9070716B2 (en) | 2004-06-29 | 2015-06-30 | Samsung Display Co., Ltd. | Thin film transistor and method of fabricating the same |
| JP2016095442A (ja) * | 2014-11-17 | 2016-05-26 | セイコーエプソン株式会社 | マイクロレンズアレイ基板の製造方法、マイクロレンズアレイ基板、電気光学装置、及び電子機器 |
-
1991
- 1991-07-25 JP JP18601791A patent/JPH0529622A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6124154A (en) * | 1996-10-22 | 2000-09-26 | Seiko Epson Corporation | Fabrication process for thin film transistors in a display or electronic device |
| US6444507B1 (en) | 1996-10-22 | 2002-09-03 | Seiko Epson Corporation | Fabrication process for thin film transistors in a display or electronic device |
| US6673126B2 (en) | 1998-05-14 | 2004-01-06 | Seiko Epson Corporation | Multiple chamber fabrication equipment for thin film transistors in a display or electronic device |
| US9070716B2 (en) | 2004-06-29 | 2015-06-30 | Samsung Display Co., Ltd. | Thin film transistor and method of fabricating the same |
| US9947771B2 (en) | 2004-06-29 | 2018-04-17 | Samsung Display Co., Ltd. | Thin film transistor and method of fabricating the same |
| KR101236427B1 (ko) * | 2006-05-10 | 2013-02-22 | 삼성디스플레이 주식회사 | 박막 트랜지스터용 게이트 절연막의 제조방법 및 이를이용한 박막 트랜지스터의 제조방법 |
| JP2016095442A (ja) * | 2014-11-17 | 2016-05-26 | セイコーエプソン株式会社 | マイクロレンズアレイ基板の製造方法、マイクロレンズアレイ基板、電気光学装置、及び電子機器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000404 |