JP3099450B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP3099450B2 JP3099450B2 JP03248696A JP24869691A JP3099450B2 JP 3099450 B2 JP3099450 B2 JP 3099450B2 JP 03248696 A JP03248696 A JP 03248696A JP 24869691 A JP24869691 A JP 24869691A JP 3099450 B2 JP3099450 B2 JP 3099450B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置およびその製
造方法にかかり、特に、縦方向にチャンネルを有する絶
縁ゲート型電界効果トランジスタ（以下、ＭＯＳ型トラ
ンジスタと称する）およびその製造方法に関する。
造方法にかかり、特に、縦方向にチャンネルを有する絶
縁ゲート型電界効果トランジスタ（以下、ＭＯＳ型トラ
ンジスタと称する）およびその製造方法に関する。
【０００２】
【従来の技術】従来のＭＯＳ型トランジスタは半導体基
板上にソース・ドレイン電極となる２つの拡散層領域
と、ソース・ドレイン間に薄い絶縁膜を介して導体又は
半導体よりなるゲート電極を有している。
板上にソース・ドレイン電極となる２つの拡散層領域
と、ソース・ドレイン間に薄い絶縁膜を介して導体又は
半導体よりなるゲート電極を有している。
【０００３】ｐ型基板にｎ型ソース・ドレイン拡散層を
設けた場合、ゲート電極に正電位を加えると、ソース・
ドレイン間の基板表面にｎ型反転層が形成されこれがソ
ース・ドレイン間のチャンネルとなり、ソース側に対し
て正電位をドレイン側に加えるとドレインからソースに
電流が流れる。ゲート電位を低くするとドレイン電流が
流れなくなり、スイッチング動作を行うことができる。
設けた場合、ゲート電極に正電位を加えると、ソース・
ドレイン間の基板表面にｎ型反転層が形成されこれがソ
ース・ドレイン間のチャンネルとなり、ソース側に対し
て正電位をドレイン側に加えるとドレインからソースに
電流が流れる。ゲート電位を低くするとドレイン電流が
流れなくなり、スイッチング動作を行うことができる。
【０００４】
【発明が解決しようとする課題】この従来のＭＯＳ型ト
ランジスタは、ソース・ドレイン及びチャンネル領域を
すべて半導体基板表面に有するため、集積回路を形成し
た時のトランジスタの集積度が表面積で制限されてしま
うという問題点があった。
ランジスタは、ソース・ドレイン及びチャンネル領域を
すべて半導体基板表面に有するため、集積回路を形成し
た時のトランジスタの集積度が表面積で制限されてしま
うという問題点があった。
【０００５】
【課題を解決するための手段】本発明のＭＯＳ型トラン
ジスタの特徴は、半導体基板の主面に設けられた不純物
領域と、前記主面上に第１の絶縁膜を介して設けられそ
の側端面が前記不純物領域上に位置する導電体層と、前
記導電体層の前記側端面上に設けられた第２の絶縁膜
と、前記第２の絶縁膜上に一方の側面を接して設けられ
かつ前記不純物領域に接続した半導体層と、前記半導体
層の前記一方の面とは反対側の他方の面から上面に被着
して設けられた絶縁層と、前記絶縁層に形成されたコン
タクトホールを通して前記半導体層の前記上面の部分に
接続された電極とを有し、前記導電体層をゲート電極、
前記第２の絶縁膜をゲート絶縁膜、前記半導体層の前記
第２の絶縁膜と接する前記一方の面の部分をチャンネル
領域、前記不純物領域をソースおよびドレインのうちの
一方の領域、前記半導体層の前記電極と接する領域近傍
をソースおよびドレインのうちの他方の領域としたこと
にある。本発明のＭＯＳ型トランジスタの製造方法の特
徴は、半導体基板の主面に選択的に不純物領域を形成す
る工程と、前記主面上に絶縁膜を介してその側端面が前
記不純物領域上に位置するゲート電極を形成する工程
と、前記ゲート電極の側面にゲート絶縁膜を形成する工
程と、全体にポリシリコン膜を堆積し、異方性のドライ
エッチングを行うことにより、前記ゲート電極の側面上
の前記ゲート絶縁膜及び前記不純物領域に接する箇所の
みに、前記ゲート絶縁膜に一方の面を接したポリシリコ
ン層を残余させる工程と、前記ポリシリコン層の前記一
方の面とは反対側の他方の面から上面に被着して絶縁層
を形成する工程と、前記絶縁層にコンタクトホールを形
成する工程と、コンタクトホールを通して前記ポリシリ
コン層の前記上面の部分に電極を接続する工程とを有
し、前記ポリシリコン層の前記ゲート絶縁膜と接する前
記一方の面の部分をチャンネル領域、前記不純物領域を
ソースおよびドレインのうちの一方の領域、前記ポリシ
リコン層の前記電極と接する領域近傍をソースおよびド
レインのうちの他方の領域としたことにある。
ジスタの特徴は、半導体基板の主面に設けられた不純物
領域と、前記主面上に第１の絶縁膜を介して設けられそ
の側端面が前記不純物領域上に位置する導電体層と、前
記導電体層の前記側端面上に設けられた第２の絶縁膜
と、前記第２の絶縁膜上に一方の側面を接して設けられ
かつ前記不純物領域に接続した半導体層と、前記半導体
層の前記一方の面とは反対側の他方の面から上面に被着
して設けられた絶縁層と、前記絶縁層に形成されたコン
タクトホールを通して前記半導体層の前記上面の部分に
接続された電極とを有し、前記導電体層をゲート電極、
前記第２の絶縁膜をゲート絶縁膜、前記半導体層の前記
第２の絶縁膜と接する前記一方の面の部分をチャンネル
領域、前記不純物領域をソースおよびドレインのうちの
一方の領域、前記半導体層の前記電極と接する領域近傍
をソースおよびドレインのうちの他方の領域としたこと
にある。本発明のＭＯＳ型トランジスタの製造方法の特
徴は、半導体基板の主面に選択的に不純物領域を形成す
る工程と、前記主面上に絶縁膜を介してその側端面が前
記不純物領域上に位置するゲート電極を形成する工程
と、前記ゲート電極の側面にゲート絶縁膜を形成する工
程と、全体にポリシリコン膜を堆積し、異方性のドライ
エッチングを行うことにより、前記ゲート電極の側面上
の前記ゲート絶縁膜及び前記不純物領域に接する箇所の
みに、前記ゲート絶縁膜に一方の面を接したポリシリコ
ン層を残余させる工程と、前記ポリシリコン層の前記一
方の面とは反対側の他方の面から上面に被着して絶縁層
を形成する工程と、前記絶縁層にコンタクトホールを形
成する工程と、コンタクトホールを通して前記ポリシリ
コン層の前記上面の部分に電極を接続する工程とを有
し、前記ポリシリコン層の前記ゲート絶縁膜と接する前
記一方の面の部分をチャンネル領域、前記不純物領域を
ソースおよびドレインのうちの一方の領域、前記ポリシ
リコン層の前記電極と接する領域近傍をソースおよびド
レインのうちの他方の領域としたことにある。
【０００６】拡散不純物領域上にパターンの端を有する
導体又は半導体の導電体層の電位によって、この側壁部
の半導体層に反転層が形成されたりされなかったりし
て、基板上の拡散不純物と側壁部の半導体層の上部に形
成された低抵抗半導体又は金属との間でスイッチング動
作を行わせることができる。
導体又は半導体の導電体層の電位によって、この側壁部
の半導体層に反転層が形成されたりされなかったりし
て、基板上の拡散不純物と側壁部の半導体層の上部に形
成された低抵抗半導体又は金属との間でスイッチング動
作を行わせることができる。
【０００７】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の実施例の半導体ウェハ（半導体装
置）の断面図である。
る。図１は本発明の実施例の半導体ウェハ（半導体装
置）の断面図である。
【０００８】ｐ型シリコン単結晶基板１の上に厚さ２０
ｎｍの熱酸化によるシリコン酸化膜２を形成し（（ａ）
図）、フォトリソグラフィ技術を用いてトランジスタを
形成しようとする所望の領域に砒素をイオン注入した後
熱処理を行いＮ型不純物領域３を形成する（（ｂ）
図）。
ｎｍの熱酸化によるシリコン酸化膜２を形成し（（ａ）
図）、フォトリソグラフィ技術を用いてトランジスタを
形成しようとする所望の領域に砒素をイオン注入した後
熱処理を行いＮ型不純物領域３を形成する（（ｂ）
図）。
【０００９】次に、酸化膜２の上に厚さ０．２μｍのリ
ンを含むポリシリコン膜を形成し、フォトリソグラフィ
技術を用いて拡散層領域３の上にパターンの端がくるよ
うにポリシリコン層４を形成する。ポリシリコン層４を
エッチングで形成する時に同時に下の酸化膜２もエッチ
ングする（（ｃ）図）。
ンを含むポリシリコン膜を形成し、フォトリソグラフィ
技術を用いて拡散層領域３の上にパターンの端がくるよ
うにポリシリコン層４を形成する。ポリシリコン層４を
エッチングで形成する時に同時に下の酸化膜２もエッチ
ングする（（ｃ）図）。
【００１０】次に、熱酸化することにより基板１及びポ
リシリコン層４の表面に厚さ１０ｎｍのシリコン酸化膜
５を形成し（（ｄ）図）、これを異方性のドライエッチ
ングを行うことによりポリシリコン層４の側面についた
酸化膜以外の酸化膜５を除去する（（ｅ）図）。
リシリコン層４の表面に厚さ１０ｎｍのシリコン酸化膜
５を形成し（（ｄ）図）、これを異方性のドライエッチ
ングを行うことによりポリシリコン層４の側面についた
酸化膜以外の酸化膜５を除去する（（ｅ）図）。
【００１１】次に、この上に厚さ０．５μｍのポリシリ
コン膜を形成し（（ｆ）図）、異方性のドライエッチン
グを行うことによりポリシリコン層４の側面部にポリシ
リコン層６を形成する（（ｇ）図）。
コン膜を形成し（（ｆ）図）、異方性のドライエッチン
グを行うことによりポリシリコン層４の側面部にポリシ
リコン層６を形成する（（ｇ）図）。
【００１２】次に、この上に厚さ１０ｎｍの酸化膜を形
成し（図示せず）、さらにこの上からリンをイオン注入
し、ポリシリコン６の上部の抵抗を下げる。次に、この
上に厚さ０．４μｍのシリコン酸化膜７を気相成長法に
て形成し（（ｂ））、ポリシリコン層６上にリソグラフ
ィ技術を用いてコンタクトホール８を形成する（（ｉ）
図）。
成し（図示せず）、さらにこの上からリンをイオン注入
し、ポリシリコン６の上部の抵抗を下げる。次に、この
上に厚さ０．４μｍのシリコン酸化膜７を気相成長法に
て形成し（（ｂ））、ポリシリコン層６上にリソグラフ
ィ技術を用いてコンタクトホール８を形成する（（ｉ）
図）。
【００１３】次に、このコンタクトホール８の部分にリ
ソグラフィ技術を用いてアルミニウム電極９を形成する
（（ｊ）図）。
ソグラフィ技術を用いてアルミニウム電極９を形成する
（（ｊ）図）。
【００１４】ＭＯＳ型トランジスタは、基板１の表面に
形成された拡散層３と、酸化膜２の上に形成されたポリ
シリコン層４と、アルミニウム電極９と、これと接続し
たポリシリコン層６の上部により形成される。
形成された拡散層３と、酸化膜２の上に形成されたポリ
シリコン層４と、アルミニウム電極９と、これと接続し
たポリシリコン層６の上部により形成される。
【００１５】ポリシリコン層４がゲート、拡散層３とポ
リシリコン層６の上部がソース及びドレインであり、ポ
リシリコン層４の電位を上下させることにより、拡散層
３とアルミニウム電極９の間に流れる電流をＯＮ，ＯＦ
Ｆさせることができる。従来、ソース・ドレインの拡散
層領域は両方とも基板表面にあったが、本発明によれば
どちらか一方を他方の上部に配置することができるた
め、集積回路を形成した場合従来より集積度の高い素子
を得ることができる。さらに、チャンネルの寸法はポリ
シリコンの膜厚で決まるため、従来のリソグラフィ法に
比べて微細なチャンネル寸法が制御性よく得られる。本
実施例ではゲート電極のポリシリコンが０．２μｍの厚
さなのでチャンネル寸法は０．２μｍとなる。この時、
特殊な微細加工は必要としない。
リシリコン層６の上部がソース及びドレインであり、ポ
リシリコン層４の電位を上下させることにより、拡散層
３とアルミニウム電極９の間に流れる電流をＯＮ，ＯＦ
Ｆさせることができる。従来、ソース・ドレインの拡散
層領域は両方とも基板表面にあったが、本発明によれば
どちらか一方を他方の上部に配置することができるた
め、集積回路を形成した場合従来より集積度の高い素子
を得ることができる。さらに、チャンネルの寸法はポリ
シリコンの膜厚で決まるため、従来のリソグラフィ法に
比べて微細なチャンネル寸法が制御性よく得られる。本
実施例ではゲート電極のポリシリコンが０．２μｍの厚
さなのでチャンネル寸法は０．２μｍとなる。この時、
特殊な微細加工は必要としない。
【００１６】次に、本発明に関連する技術について図２
を参照して説明する。
を参照して説明する。
【００１７】図２は、本発明に関連する技術の半導体ウ
ェハー（半導体装置）の断面図である。
ェハー（半導体装置）の断面図である。
【００１８】ｐ型シリコン単結晶板１上に厚さ２０ｎｍ
の熱酸化シリコン酸化膜２を形成し（（ａ）図）、Ｎ型
拡散層領域３を形成するところまでは第１の実施例と同
じである（（ｂ）図）。
の熱酸化シリコン酸化膜２を形成し（（ａ）図）、Ｎ型
拡散層領域３を形成するところまでは第１の実施例と同
じである（（ｂ）図）。
【００１９】次に、酸化膜２の上に厚さ０．２μｍのリ
ンを含むポリシリコン膜とさらにこの上に厚さ５０ｎｍ
の酸化膜１０を形成し、フォトリソグラフィ技術を用い
て拡散層３上に０．５μｍの幅のスリットができるよう
にポリシリコン層４を形成する。このときポリシリコン
の上下の酸化膜はポリシリコンをエッチングする時にい
っしょに除去する（（ｃ）図）。
ンを含むポリシリコン膜とさらにこの上に厚さ５０ｎｍ
の酸化膜１０を形成し、フォトリソグラフィ技術を用い
て拡散層３上に０．５μｍの幅のスリットができるよう
にポリシリコン層４を形成する。このときポリシリコン
の上下の酸化膜はポリシリコンをエッチングする時にい
っしょに除去する（（ｃ）図）。
【００２０】次に、熱酸化することにより基板１および
ポリシリコン層４の表面に厚さ１０ｎｍの酸化膜５を形
成し（（ｄ）図）、これを異方性のドライエッチングを
行うことによりポリシリコン層４の側面についた酸化膜
を残し、拡散層３上の酸化膜を除去する（（ｅ）図）。
ポリシリコン層４の表面に厚さ１０ｎｍの酸化膜５を形
成し（（ｄ）図）、これを異方性のドライエッチングを
行うことによりポリシリコン層４の側面についた酸化膜
を残し、拡散層３上の酸化膜を除去する（（ｅ）図）。
【００２１】次にこの上に０．５μｍのポリシリコン膜
を形成し（（ｆ）図）、これをエッチングすることによ
り、ポリシリコン層４の間のスリットにのみポリシリコ
ン層６を残す（（ｇ）図）。
を形成し（（ｆ）図）、これをエッチングすることによ
り、ポリシリコン層４の間のスリットにのみポリシリコ
ン層６を残す（（ｇ）図）。
【００２２】次に、この上に、リンを含むポリシリコン
膜を形成し、フォトリソグラフィ技術を用いて、ポリシ
リコン層４の上部に上部ポリシリコン電極パターン９を
形成する（（ｈ）図）。次に熱処理を行うことにより上
部ポリシリコン電極パターン９からリンをポリシリコン
層６の上部に拡散させる。これにより第１の実施例と同
様の縦方向にチャンネルを有するＭＯＳ型トランジスタ
を得ることができる。この第２の実施例は第１の実施例
に比べて工程が少く、製造も容易でかつ、表面を平坦に
することができ、また、チャンネルとなるポリシリコン
層の左右両側面にトランジスタを形成することができる
ため、ＯＲロジックを簡単に形成することができる。
膜を形成し、フォトリソグラフィ技術を用いて、ポリシ
リコン層４の上部に上部ポリシリコン電極パターン９を
形成する（（ｈ）図）。次に熱処理を行うことにより上
部ポリシリコン電極パターン９からリンをポリシリコン
層６の上部に拡散させる。これにより第１の実施例と同
様の縦方向にチャンネルを有するＭＯＳ型トランジスタ
を得ることができる。この第２の実施例は第１の実施例
に比べて工程が少く、製造も容易でかつ、表面を平坦に
することができ、また、チャンネルとなるポリシリコン
層の左右両側面にトランジスタを形成することができる
ため、ＯＲロジックを簡単に形成することができる。
【００２３】
【発明の効果】以上説明したように本発明は、ＭＯＳ型
トランジスタのチャンネル領域を縦方向に形成したため
にソース・ドレインの一方を他方の上部に形成すること
ができ、集積回路を形成した時の集積度を高くすること
ができるという効果を有する。同時にチャンネル幅を膜
厚で決定することができるためショートチャンネルトラ
ンジスタを精度よく形成することができる。
トランジスタのチャンネル領域を縦方向に形成したため
にソース・ドレインの一方を他方の上部に形成すること
ができ、集積回路を形成した時の集積度を高くすること
ができるという効果を有する。同時にチャンネル幅を膜
厚で決定することができるためショートチャンネルトラ
ンジスタを精度よく形成することができる。
【図１】本発明の実施例を示す断面図。
【図２】本発明に関連する技術を示す断面図。
１ Ｐ型半導体基板 ２，５，７，１０ 酸化膜 ３ Ｎ型拡散層 ４ ゲートポリシリコン層 ６ チャンネルポリシリコン層 ９ （図１）アルミニウム層、（図２）ポリシリコン
層
層
Claims (3)
- 【請求項１】 半導体基板の主面に設けられた不純物領
域と、前記主面上に第１の絶縁膜を介して設けられその
側端面が前記不純物領域上に位置する導電体層と、前記
導電体層の前記側端面上に設けられた第２の絶縁膜と、
前記第２の絶縁膜上に一方の側面を接して設けられかつ
前記不純物領域に接続した半導体層と、前記半導体層の
前記一方の面とは反対側の他方の面から上面に被着して
設けられた絶縁層と、前記絶縁層に形成されたコンタク
トホールを通して前記半導体層の前記上面の部分に接続
された電極とを有し、前記導電体層をゲート電極、前記
第２の絶縁膜をゲート絶縁膜、前記半導体層の前記第２
の絶縁膜と接する前記一方の面の部分をチャンネル領
域、前記不純物領域をソースおよびドレインのうちの一
方の領域、前記半導体層の前記電極と接する領域近傍を
ソースおよびドレインのうちの他方の領域としたことを
特徴とする半導体装置。 - 【請求項２】 前記電極は金属である請求項１に記載の
半導体装置。 - 【請求項３】 半導体基板の主面に選択的に不純物領域
を形成する工程と、前記主面上に絶縁膜を介してその側
端面が前記不純物領域上に位置するゲート電極を形成す
る工程と、前記ゲート電極の側面にゲート絶縁膜を形成
する工程と、全体にポリシリコン膜を堆積し、異方性の
ドライエッチングを行うことにより、前記ゲート電極の
側面上の前記ゲート絶縁膜及び前記不純物領域に接する
箇所のみに、前記ゲート絶縁膜に一方の面を接したポリ
シリコン層を残余させる工程と、前記ポリシリコン層の
前記一方の面とは反対側の他方の面から上面に被着して
絶縁層を形成する工程と、前記絶縁層にコンタクトホー
ルを形成する工程と、コンタクトホールを通して前記ポ
リシリコン層の前記上面の部分に電極を接続する工程と
を有し、前記ポリシリコン層の前記ゲート絶縁膜と接す
る前記一方の面の部分をチャンネル領域、前記不純物領
域をソースおよびドレインのうちの一方の領域、前記ポ
リシリコン層の前記電極と接する領域近傍をソースおよ
びドレインのうちの他方の領域としたことを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03248696A JP3099450B2 (ja) | 1991-09-27 | 1991-09-27 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03248696A JP3099450B2 (ja) | 1991-09-27 | 1991-09-27 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0590597A JPH0590597A (ja) | 1993-04-09 |
| JP3099450B2 true JP3099450B2 (ja) | 2000-10-16 |
Family
ID=17181976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03248696A Expired - Fee Related JP3099450B2 (ja) | 1991-09-27 | 1991-09-27 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3099450B2 (ja) |
-
1991
- 1991-09-27 JP JP03248696A patent/JP3099450B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0590597A (ja) | 1993-04-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000718 |
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| LAPS | Cancellation because of no payment of annual fees |