WO2011030661A1 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

Info

Publication number
WO2011030661A1
WO2011030661A1 PCT/JP2010/064213 JP2010064213W WO2011030661A1 WO 2011030661 A1 WO2011030661 A1 WO 2011030661A1 JP 2010064213 W JP2010064213 W JP 2010064213W WO 2011030661 A1 WO2011030661 A1 WO 2011030661A1
Authority
WO
WIPO (PCT)
Prior art keywords
semiconductor device
insulating film
groove
semiconductor layer
film
Prior art date
Application number
PCT/JP2010/064213
Other languages
English (en)
French (fr)
Inventor
美紗子 穂永
増田　健良
原田　真
Original Assignee
住友電気工業株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 住友電気工業株式会社 filed Critical 住友電気工業株式会社
Priority to CA2772676A priority Critical patent/CA2772676A1/en
Priority to EP10815258.8A priority patent/EP2477213A4/en
Priority to US13/394,770 priority patent/US20120171850A1/en
Priority to CN2010800398076A priority patent/CN102484075A/zh
Publication of WO2011030661A1 publication Critical patent/WO2011030661A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Definitions

  • the present invention relates to a semiconductor device and a method for manufacturing the semiconductor device.
  • Patent Document 1 discloses reducing the warpage of a semiconductor substrate having an epitaxial layer by performing the following steps.
  • Patent Document 1 describes that the internal stress generated during the formation of the epitaxial layer is relaxed, the surface of the SiC substrate is easily moved by the groove, and the warpage of the SiC substrate is corrected.
  • the characteristics of the manufactured semiconductor device may deteriorate due to exposure failure, in-plane variation, or the like.
  • an object of the present invention is to provide a semiconductor device manufacturing method in which a semiconductor device is manufactured by reducing warpage generated in the semiconductor device manufacturing process.
  • Another object of the present invention is to provide a semiconductor device with improved characteristics.
  • the present inventor has found that when a semiconductor device is manufactured, the influence of the warp generated in the semiconductor device manufacturing process is greater than the warp of the semiconductor substrate.
  • a method for manufacturing a semiconductor device of the present invention includes a step of forming a semiconductor layer made of SiC on a SiC substrate, a step of forming a film on the semiconductor layer, and a step of forming a groove in the film. ing.
  • the groove is formed in the film formed on the semiconductor layer.
  • membrane can be relieve
  • the film is at least one of a mask layer and an insulating film.
  • warpage generated in the semiconductor layer can be reduced by forming a groove in the mask layer. Further, even when an insulating film is formed in order to realize a high breakdown voltage semiconductor device, warpage generated in the semiconductor layer can be reduced by forming a groove in the insulating film.
  • the grooves are formed in a lattice shape in the step of forming the grooves.
  • the semiconductor device of the present invention is characterized in that in a semiconductor device including a chip having an interlayer insulating film, a groove is formed in the interlayer insulating film so as to cross the chip.
  • the groove is formed in the interlayer insulating film, the warpage is alleviated when the interlayer insulating film is formed. Since it is manufactured by reducing the influence of warping, variations in characteristics of the semiconductor device can be suppressed. Furthermore, since the grooves are formed between the chips, it is possible to prevent the chips from being damaged. Therefore, a semiconductor device with improved characteristics can be realized.
  • the method for manufacturing a semiconductor device of the present invention it is possible to manufacture a semiconductor device while alleviating the warpage generated in the manufacturing process of the semiconductor device. Further, according to the semiconductor device of the present invention, a semiconductor device with improved characteristics can be realized.
  • FIG. 1 is a schematic cross-sectional view of a semiconductor device in an embodiment of the present invention.
  • FIG. 2 is a schematic cross-sectional view taken along line II-II in FIG. 1, schematically showing one chip in the embodiment of the present invention.
  • 3 is a flowchart showing a method for manufacturing a semiconductor device in an embodiment of the present invention. It is a schematic sectional drawing for demonstrating each process of the manufacturing method of the semiconductor device in embodiment of this invention. It is a schematic sectional drawing for demonstrating each process of the manufacturing method of the semiconductor device in embodiment of this invention. It is a schematic sectional drawing for demonstrating each process of the manufacturing method of the semiconductor device in embodiment of this invention.
  • FIG. 7 is a schematic cross-sectional view for describing each step of the method for manufacturing the semiconductor device in the embodiment of the present invention, and is a schematic cross-sectional view taken along line VII-VII in FIG. 6. It is a schematic sectional drawing for demonstrating each process of the manufacturing method of the semiconductor device in embodiment of this invention.
  • FIG. 9 is a schematic cross-sectional view for describing each step of the method for manufacturing the semiconductor device in the embodiment of the present invention, and is a schematic cross-sectional view taken along line IX-IX in FIG. 8. It is a schematic sectional drawing for demonstrating each process of the manufacturing method of the semiconductor device in embodiment of this invention. It is a schematic sectional drawing for demonstrating each process of the manufacturing method of the semiconductor device in embodiment of this invention.
  • FIG. 15 is a schematic cross sectional view for illustrating each step of the method for manufacturing the semiconductor device in the embodiment of the present invention, and is a cross sectional view taken along line XV-XV in FIG. 14. It is a schematic sectional drawing for demonstrating each process of the manufacturing method of the semiconductor device in embodiment of this invention. It is a schematic sectional drawing for demonstrating each process of the manufacturing method of the semiconductor device in embodiment of this invention.
  • semiconductor device 1 in the present embodiment includes a chip 10 having an interlayer insulating film 17.
  • the plurality of chips 10 are divided from each other by the groove 2 formed in the interlayer insulating film 17 and the dicing line 3.
  • each chip 10 is, for example, a vertical MOSFET (Metal Oxide Semiconductor Field Effect Transistor).
  • the MOSFET that is one chip 10 includes a substrate 11, a semiconductor layer 12, a well region 13, a source region 14, an insulating film 15, a gate electrode 16, and an interlayer insulating film 17. , A source electrode 18 and a drain electrode 19 are provided.
  • Substrate 11 is, for example, an n-type SiC substrate. On this substrate 11, for example, a semiconductor layer 12 made of n ⁇ SiC is formed. A mark 21 is formed on the main surface of the semiconductor layer 12. This mark 21 is an alignment mark when a mask layer is formed on the semiconductor layer 12.
  • the well region 13 is located on a part of the main surface of the semiconductor layer 12 so as to form a pn junction with the semiconductor layer 12.
  • Well region 13 is, for example, p-type SiC.
  • the source region 14 is located on a part of the main surface in the well region 13 so as to form a pn junction with the well region 13.
  • Source region 14 is, for example, n + SiC.
  • the semiconductor layer 12 has the same conductivity type (n) as the source region 14 and has a lower impurity concentration than the source region 14.
  • the semiconductor layer 12 has a thickness of 10 ⁇ m, for example.
  • the level of the impurity concentration of the semiconductor layer 12 and the source region 14 is not particularly limited.
  • the impurity concentration of the source region 14 is preferably higher than the impurity concentration of the semiconductor layer 12, and has an impurity concentration of 1 ⁇ 10 18 cm ⁇ 3 to 1 ⁇ 10 20 cm ⁇ 3 , for example.
  • As the n-type impurity for example, nitrogen (N), phosphorus (P), or the like can be used.
  • the well region 13 has a second conductivity type (p) different from that of the semiconductor layer 12.
  • p a second conductivity type
  • the p-type impurity for example, aluminum (Al), boron (B), or the like can be used.
  • Well region 13 has an impurity concentration of, for example, 5 ⁇ 10 15 cm ⁇ 3 to 5 ⁇ 10 18 cm ⁇ 3 .
  • the region sandwiched between the source region 14 and the semiconductor layer 12 in the well region 13 becomes a MOSFET channel.
  • the conductivity type is determined so that the n-channel is formed, but the first and second conductivity types may be determined in reverse to the above-described contents so that the p-channel is formed.
  • the insulating film 15 is for insulating the semiconductor layer 12 and the gate electrode 16 (gate oxide film), and is formed to be in contact with at least the well region 13 sandwiched between the source region 14 and the semiconductor layer 12. ing.
  • the insulating film 15 has a thickness of 30 nm to 100 nm, for example.
  • the gate electrode 16 is formed on the insulating film 15 and is formed so as to face at least the well region 13 sandwiched between the source region 14 and the semiconductor layer 12. Note that the gate electrode 16 may be further formed on other regions as long as the gate electrode 16 is formed so as to face the well region 13 positioned between the source region 14 and the semiconductor layer 12.
  • a source electrode 18 is formed on the source region 14 so as to be electrically connected to the source region 14.
  • the source electrode 18 is electrically insulated from the gate electrode 16 by the interlayer insulating film 17.
  • a groove 2 is formed in the interlayer insulating film 17 so as to cross the chip 10 so as to be electrically separated from other chips 10.
  • the grooves 2 are preferably formed in a lattice shape so as to surround each chip 10 in the semiconductor device 1.
  • a drain electrode 19 is formed on the surface of the substrate 11 opposite to the surface in contact with the semiconductor layer 12 so as to be electrically connected to the substrate 11.
  • polishing or the like may be performed to alleviate the warpage of the substrate 11 itself, but it is preferable not to form a groove in the substrate 11.
  • a semiconductor layer 12 made of SiC is formed on the substrate 11 (step S2). Specifically, as shown in FIG. 4, the semiconductor layer 12 is formed on the substrate 11.
  • the method for forming the semiconductor layer 12 is not particularly limited, but can be formed by, for example, a CVD (Chemical Vapor Deposition) method.
  • the semiconductor layer 12 is made of, for example, SiC of n-type conductivity and has a thickness of, for example, 10 ⁇ m.
  • concentration of the n-type impurity in the semiconductor layer 12 the value of 1 * 10 ⁇ 16 > cm ⁇ -3 > can be used, for example.
  • polishing may be performed to alleviate the warpage of the laminated body itself including the substrate 11 and the semiconductor layer 12, but it is preferable that no groove be formed in the semiconductor layer 12.
  • a mark 21 is formed (step S3).
  • the mark 21 is an alignment mark used for positioning the stepper.
  • the formation method of the mark 21 is not particularly limited, but the semiconductor layer 12 is irradiated using, for example, a laser.
  • a groove 22a is formed in the mask layer 22 (step S5).
  • a groove 22a is formed so that the mark 21 of the semiconductor layer 12 is exposed.
  • the groove 22a is formed so as to divide the stacked body to be a chip and expose the mark 21.
  • the grooves 22a are formed in a lattice shape. That is, when viewed from above, the grooves 22a are formed in a lattice shape.
  • the shape of the groove 22a is not particularly limited, and may be a stripe shape.
  • the groove 22a is preferably formed at the chip boundary, and more preferably, the groove 22a is formed along the dicing line 3 (see FIG. 1) formed in step S19. In this case, damage to the semiconductor device can be suppressed.
  • the mask layer 22 is finely divided into a predetermined area (for example, 400 mm 2 ) or less by the groove 22a, the stress can be relaxed. For this reason, the warp of the stacked body of the substrate 11, the semiconductor layer 12, and the mask layer 22 can be reduced by forming the groove 22a.
  • a pattern is formed on the mask layer 22 (step S6).
  • step S6 a pattern in which a region to be the well region 13 is opened is formed.
  • the pattern can be formed by photolithography, for example. That is, the pattern can be formed on the mask layer 22 by setting the semiconductor layer 12 on which the mask layer 22 is formed in an exposure apparatus called a stepper, transferring the mask pattern, and developing the mask pattern.
  • step S5 the warping of the stacked body of the substrate 11, the semiconductor layer 12, and the mask layer 22 is alleviated in step S5. For this reason, since the influence of curvature can be reduced at the time of alignment in step S6, variation can be reduced.
  • step S4 formation of a mask layer
  • step S5 formation of a groove
  • step S6 formation of patterning
  • step S7 formation of ion implantation
  • step S8 ion implantation
  • step S8 ion implantation
  • a new mask layer 24 is formed again to form the source region 14.
  • the mask layer 24 is also formed with a groove in order to alleviate the warp.
  • patterning is performed to form a mask layer 24 having a pattern.
  • an impurity having an n-type conductivity for example, P is implanted into the semiconductor layer 12.
  • an insulating film 15 is formed (step S9).
  • the thickness of the insulating film 15 to be formed is, for example, not less than 30 nm and not more than 100 nm.
  • an insulating film 15 is formed so as to cover the semiconductor layer 12, the well region 13, and the source region.
  • a condition for forming the insulating film 15 for example, dry oxidation (thermal oxidation) may be performed.
  • a heating temperature of 1200 ° C. and a heating time of 30 minutes can be used.
  • the laminated body including the substrate 11, the semiconductor layer 12, and the insulating film 15 is warped.
  • a groove (not shown) is formed in the insulating film 15 (step S10). Thereby, the warp generated in the insulating film 15 can be reduced.
  • step S9 or S10 annealing using, for example, an inert gas Ar gas may be performed.
  • Ar gas may be used as the atmosphere gas, and the heating temperature may be 1100 ° C. and the heating time may be 60 minutes.
  • step S11 the insulating film 15 is patterned (step S11).
  • step S11 in order to form the source electrode 18 on the source region 14, the insulating film 15 located on the source region is removed.
  • the gate electrode 16 is formed (step S12). Specifically, a layer to be the gate electrode 16 such as high-concentration n-type poly-Si is formed on the insulating film 15 by a CVD method or the like. On this layer, a resist film having a pattern in which a region other than the region to be the gate electrode 16 is opened is formed by photolithography. In this resist film, a groove may be formed in order to alleviate the warpage of the laminate. Using the resist film as a mask, the layer exposed from the pattern is removed by RIE (Reactive Ion Etching) or the like. Thereby, the gate electrode 16 can be formed.
  • RIE Reactive Ion Etching
  • a part of the source electrode 18 is formed (step S13). Specifically, a resist film having a pattern in which part of the source region 14 is opened is formed by photolithography. A conductor film such as Ni is formed on the pattern and the resist. Thereafter, the resist is removed (lifted off), whereby a part of the source electrode 18 in contact with the source region 14 opened from the insulating film 15 can be formed.
  • the drain electrode 19 is formed on the back side of the substrate 11 (step S14).
  • nickel (Ni) can be used for the drain electrode 19.
  • heat treatment for alloying is performed. Thereby, as shown in FIG. 13, the drain electrode 19 can be formed under the substrate 11.
  • a source gas of tetraethoxysilane (TEOS) and oxygen (O 2 ) may be used and deposited at a heating temperature of 350 ° C., for example, 1 ⁇ m.
  • the laminated body including the substrate 11, the semiconductor layer 12, the insulating film 15, and the gate electrode 16 is warped.
  • the trench 2 is formed in the interlayer insulating film 17 (step S16).
  • the warpage of the stacked body including the substrate 11, the semiconductor layer 12, the insulating film 15, the gate electrode 16, a part of the source electrode 18, and the interlayer insulating film 17 can be reduced.
  • the formation method of the groove 2 is not particularly limited, and can be performed in the same manner as the groove 22a in step S5.
  • the trench 2 may be formed so as to penetrate the interlayer insulating film 17 or may be formed so as not to reach the back surface.
  • the grooves 2 are preferably formed in a lattice shape in the interlayer insulating film 17 so as to separate the stacked bodies to be the respective chips 10. Since the structure of the other groove
  • the source electrode 18 is formed (step S18). Specifically, the upper source electrode 18 is formed on the part of the source electrode 18 formed previously.
  • the upper source electrode 18 can be formed using, for example, lift-off or etching. Thereby, the MOSFET as the chip 10 shown in FIG. 2 can be manufactured.
  • a dicing line 3 is formed (step S19).
  • the dicing line 3 divides a plurality of chips.
  • the formation method of the dicing line 3 is not specifically limited, For example, it can form with a mechanical method.
  • the groove 2 may overlap the dicing line 3 and may be narrower than the width of the dicing line 3. Further, as shown in FIG. 19, the groove 2 may overlap the dicing line 3 and may be wider than the width of the dicing line 3. Further, as shown in FIG. 20, the groove 2 may be formed so as to cover the entire dicing line 3.
  • the grooves for alleviating warpage may be in a lattice shape as shown in FIG. 8, may be in a stripe shape as shown in FIG. 21, and a plurality of rectangles are formed as shown in FIG. It may be a shaped shape.
  • one chip 10 is formed in the region surrounded by the trench 2 formed in the interlayer insulating film 17, but a plurality of chips 10 may be formed.
  • the MOSFET has been described as an example of the chip 10, but is not particularly limited.
  • a JFET Joint Field-Effect Transistor
  • a pn diode a pn diode
  • SBD Schottky Barrier Diode: It can also be applied to Schottky barrier diodes
  • IGBTs Insulated Gate Bipolar Transistors
  • step S2 the step of forming semiconductor layer 12 made of SiC on SiC substrate 11 (step S2) and the formation of a film on semiconductor layer 12 are performed. (Steps S4, S9, S15) and a step of forming grooves in the film (steps S5, S10, S16).
  • the grooves are not directly formed in the substrate 11 and the semiconductor layer 12, it is possible to suppress the substrate 11 and the semiconductor layer 12 from being damaged.
  • the semiconductor device 1 according to the present embodiment is characterized in that in the semiconductor device 1 including the chip 10 having the interlayer insulating film 17, the groove 2 is formed in the interlayer insulating film 17 so as to cross the chip 10. Yes.
  • the semiconductor device 1 in the present embodiment since the groove is formed in the interlayer insulating film 17, the warp generated after the interlayer insulating film 17 is formed is alleviated. For this reason, since the semiconductor device 1 is manufactured while reducing the influence of warpage, variations in characteristics of the semiconductor device 1 can be suppressed. Furthermore, since the groove 2 is formed between the chips 10, the chip 10 can be prevented from being damaged. Therefore, the semiconductor device 1 with improved characteristics can be realized.
  • Samples a to c were manufactured by the following steps. Specifically, first, an SiC substrate was prepared. The curvature of the SiC substrate of sample c was measured. Warpage was measured using light interference fringes. The result is shown as before epi in FIG. In FIG. 23, the warp of 0 means that the measurement surface is parallel to the horizontal reference surface.
  • the warpage generated in the manufacturing process of the semiconductor device can be effectively suppressed by providing the step of forming the groove in the film formed on the semiconductor layer. Further, it has been confirmed that the warpage generated in the manufacturing process of the semiconductor device is more influenced by the warpage generated in the manufacturing process after forming the semiconductor layer than the warpage of the semiconductor substrate.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

　半導体装置（１）の製造方法は、ＳｉＣ基板上にＳｉＣからなる半導体層を形成する工程と、半導体層上に膜を形成する工程と、膜に溝（２）を形成する工程とを備えている。半導体装置（１）は、層間絶縁膜を有するチップ（１０）を備えた半導体装置において、チップ（１０）を横断するように、層間絶縁膜に溝（２）が形成されていることを特徴としている。

Description

半導体装置および半導体装置の製造方法
　本発明は、半導体装置および半導体装置の製造方法に関する。
　従来より、炭化ケイ素（ＳｉＣ）を用いた半導体装置が知られている（たとえば、特開平１０－１２５９０５号公報（特許文献１））。特許文献１には、以下の工程を実施することにより、エピタキシャル層を有する半導体基板の反りを低減することが開示されている。
　具体的には、まず、ｎ+型単結晶ＳｉＣの半導体基板の表面に、ｎ-型エピタキシャル層と、ｐ型エピタキシャル層とを順次積層して、ＳｉＣ基板を形成する。次に、ＳｉＣ基板の表面にフォトリソグラフィ技術を用いて、複数の溝を形成する。次に、ヒータ内にＳｉＣ基板を配設し、熱処理する。これにより、上記特許文献１には、エピタキシャル層の形成時に生じた内部応力が緩和され、溝によりＳｉＣ基板の表面が動きやすくなって、ＳｉＣ基板の反りが矯正されることが記載されている。
特開平１０－１２５９０５号公報
　しかしながら、上記特許文献１では、反りを低減するために、半導体装置の製造プロセス前に、溝を形成している。一般的にＳｉＣ半導体装置の製造プロセスにおいて、半導体層に不純物をドーピングする際には、高温でイオン注入をするので、厚いマスク層を形成する必要がある。このため、上記特許文献１の半導体装置の製造方法では、初期の反りは矯正できても、マスク層を形成した際に生じる反りを緩和することは困難である。
　また、ＳｉＣ半導体デバイスは、一般的に高耐圧であるため、厚い絶縁膜を形成する必要がある。このため、上記特許文献１の半導体装置の製造方法では、絶縁膜を形成した際に生じる反りを緩和することは困難である。
　さらに、製造プロセスにおいて生じる反りを緩和できない場合には、露光不良、面内ばらつきなどにより、製造した半導体装置の特性が低下する場合がある。
　それゆえ本発明の一の目的は、半導体装置の製造プロセスにおいて生じる反りを緩和して半導体装置を製造する、半導体装置の製造方法を提供することである。
　また、本発明の他の目的は、特性を向上した半導体装置を提供することである。
　本発明者は、半導体装置を製造する際に、半導体基板の反りよりも、半導体装置の製造プロセスにおいて生じる反りの影響が大きいことを見い出した。
　そこで、本発明の半導体装置の製造方法は、ＳｉＣ基板上に、ＳｉＣからなる半導体層を形成する工程と、半導体層上に、膜を形成する工程と、膜に溝を形成する工程とを備えている。
　本発明の半導体装置の製造方法によれば、半導体層上に形成した膜に溝を形成している。これにより、膜による反りを緩和することができる。したがって、半導体装置の製造プロセスにおいて生じる反りを緩和することができる。
　上記半導体装置の製造方法において好ましくは、膜を形成する工程では、膜は、マスク層および絶縁膜の少なくともいずれか一方である。
　イオン注入する際にマスク層を形成した場合であっても、マスク層に溝を形成することにより、半導体層に生じる反りを緩和することができる。また、高耐圧の半導体装置を実現するために絶縁膜を形成した場合であっても、絶縁膜に溝を形成することにより、半導体層に生じる反りを緩和することができる。
　上記半導体装置の製造方法において好ましくは、溝を形成する工程では、溝を格子状に形成する。
　これにより、ダイシングラインに沿って容易に溝を形成することができる。このため、チップを傷つけることを抑制して、製造プロセスにおいて反りを緩和することができる。
　本発明の半導体装置は、層間絶縁膜を有するチップを備えた半導体装置において、チップを横断するように、層間絶縁膜に溝が形成されていることを特徴としている。
　本発明の半導体装置によれば、層間絶縁膜に溝が形成されているので、層間絶縁膜を形成した際に、反りが緩和されている。反りの影響を低減して製造されているので、半導体装置の特性のばらつきを抑制することができる。さらに、チップ間に溝が形成されているので、チップが傷つけられることを抑制できる。したがって、特性を向上した半導体装置を実現することができる。
　以上より、本発明の半導体装置の製造方法によれば、半導体装置の製造プロセスにおいて生じる反りを緩和して半導体装置を製造することができる。また、本発明の半導体装置によれば、特性を向上した半導体装置を実現することができる。
本発明の実施の形態における半導体装置の概略的断面図である。 本発明の実施の形態における１つのチップを概略的に示し、図１における線分ＩＩ－ＩＩに沿った概略断面図である。 本発明の実施の形態における半導体装置の製造方法を示すフローチャートである。 本発明の実施の形態における半導体装置を製造方法の各工程を説明するための概略断面図である。 本発明の実施の形態における半導体装置を製造方法の各工程を説明するための概略断面図である。 本発明の実施の形態における半導体装置を製造方法の各工程を説明するための概略断面図である。 本発明の実施の形態における半導体装置を製造方法の各工程を説明するための概略断面図であり、図６における線分ＶＩＩ－ＶＩＩに沿った概略断面図である。 本発明の実施の形態における半導体装置を製造方法の各工程を説明するための概略断面図である。 本発明の実施の形態における半導体装置を製造方法の各工程を説明するための概略断面図であり、図８における線分ＩＸ－ＩＸに沿った概略断面図である。 本発明の実施の形態における半導体装置を製造方法の各工程を説明するための概略断面図である。 本発明の実施の形態における半導体装置を製造方法の各工程を説明するための概略断面図である。 本発明の実施の形態における半導体装置を製造方法の各工程を説明するための概略断面図である。 本発明の実施の形態における半導体装置を製造方法の各工程を説明するための概略断面図である。 本発明の実施の形態における半導体装置を製造方法の各工程を説明するための概略断面図である。 本発明の実施の形態における半導体装置を製造方法の各工程を説明するための概略断面図であり、図１４における線分ＸＶ－ＸＶに沿った断面図である。 本発明の実施の形態における半導体装置を製造方法の各工程を説明するための概略断面図である。 本発明の実施の形態における半導体装置を製造方法の各工程を説明するための概略断面図である。 本発明の実施の形態における半導体装置の溝とダイシングラインとの関係を示す概略図である。 本発明の実施の形態における半導体装置の溝とダイシングラインとの関係を示す概略図である。 本発明の実施の形態における半導体装置の溝とダイシングラインとの関係を示す概略図である。 本発明の実施の形態における半導体装置の溝の変形例を示す概略図である。 本発明の実施の形態における半導体装置の溝の変形例を示す概略図である。 本発明の実施例における半導体装置の各製造プロセスにおける反りの状態を示す図である。
　以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
　図１および図２を参照して、本発明の一実施の形態における半導体装置１を説明する。図１および図２を参照して、本実施の形態における半導体装置１は、層間絶縁膜１７を有するチップ１０を備えている。複数のチップ１０は、層間絶縁膜１７に形成された溝２、およびダイシングライン３で互いに分割されている。各々のチップ１０は、図２に示すように、たとえば縦型ＭＯＳＦＥＴ（Metal　Oxide　Semiconductor　Field　Effect　Transistor：電界効果トランジスタ）である。
　図２に示すように、１つのチップ１０であるＭＯＳＦＥＴは、基板１１と、半導体層１２と、ウエル領域１３と、ソース領域１４と、絶縁膜１５と、ゲート電極１６と、層間絶縁膜１７と、ソース電極１８と、ドレイン電極１９とを備えている。
　基板１１は、たとえばｎ型ＳｉＣ基板である。この基板１１上に、たとえばｎ-ＳｉＣからなる半導体層１２が形成されている。半導体層１２の主面には、マーク２１が形成されている。このマーク２１は、半導体層１２上にマスク層を形成する際の合わせマークである。
　ウエル領域１３は、半導体層１２とｐｎ接合をなすように、半導体層１２の主面の一部に位置している。ウエル領域１３は、たとえばｐ型ＳｉＣである。ソース領域１４は、ウエル領域１３とｐｎ接合をなすように、ウエル領域１３内の主面の一部に位置している。ソース領域１４は、たとえばｎ+ＳｉＣである。
　また半導体層１２は、ソース領域１４と同じ導電型（ｎ）であり、ソース領域１４よりも低い不純物濃度を有している。半導体層１２は、たとえば１０μｍの厚みを有している。なお、半導体層１２と、ソース領域１４の不純物濃度との高低は特に限定されない。ソース領域１４の不純物濃度は半導体層１２の不純物濃度よりも高いことが好ましく、たとえば１×１０18ｃｍ-3～１×１０20ｃｍ-3の不純物濃度を有する。ｎ型不純物としては、たとえば窒素（Ｎ）、リン（Ｐ）などを用いることができる。
　またウエル領域１３は、半導体層１２と異なる第２の導電型（ｐ）である。ｐ型不純物としては、たとえばアルミニウム（Ａｌ）、ボロン（Ｂ）などを用いることができる。ウエル領域１３は、たとえば５×１０15ｃｍ-3～５×１０18ｃｍ-3の不純物濃度を有する。
　ウエル領域１３におけるソース領域１４と半導体層１２とに挟まれた領域は、ＭＯＳＦＥＴのチャネルとなる。本実施の形態では、ｎチャネルが形成されるように導電型を定めたが、ｐチャネルが形成されるように第１および第２の導電型を上述した内容と逆に定めてもよい。
　絶縁膜１５は、半導体層１２とゲート電極１６とを絶縁するためのもの（ゲート酸化膜）であり、ソース領域１４と半導体層１２とに挟まれる少なくともウエル領域１３上に接触するように形成されている。絶縁膜１５は、たとえば３０ｎｍ以上１００ｎｍ以下の厚みを有している。
　ゲート電極１６は、絶縁膜１５上に形成され、ソース領域１４と半導体層１２とに挟まれるウエル領域１３と少なくとも対向するように形成されている。なお、ゲート電極１６は、ソース領域１４と半導体層１２との間に位置するウエル領域１３上に対向するように形成されていれば、その他の領域上にさらに形成されていてもよい。
　ソース領域１４に電気的に接続するように、ソース領域１４上にはソース電極１８が形成されている。このソース電極１８は、層間絶縁膜１７によりゲート電極１６と電気的に絶縁されている。
　図１に示すように、層間絶縁膜１７には、他のチップ１０と電気的に分離するために、チップ１０を横断するように、溝２が形成されている。溝２は、半導体装置１において、各々のチップ１０を囲むように格子状に形成されていることが好ましい。
　また、基板１１に電気的に接続するように、基板１１において半導体層１２と接触する面と反対側の面にはドレイン電極１９が形成されている。
　続いて、図１～図２２を参照して、本実施の形態における半導体装置１の製造方法について説明する。
　まず、図３および図４に示すように、基板１１を準備する（ステップＳ１）。このステップＳ１では、たとえば導電型がｎ型のＳｉＣ基板を基板１１として準備する。また、基板１１としては、たとえば比抵抗が０．０２ΩｃｍのＳｉＣ基板を用いてもよい。
　このステップＳ１では、基板１１自体の反りを緩和するために、研磨などを施してもよいが、基板１１に溝を形成しないことが好ましい。
　次に、図３および図４に示すように、基板１１上にＳｉＣからなる半導体層１２を形成する（ステップＳ２）。具体的には、図４に示すように、基板１１上に半導体層１２を形成する。半導体層１２を形成する方法は特に限定されないが、たとえばＣＶＤ（Chemical　Vapor　Deposition：化学蒸着）法により形成することができる。半導体層１２は、たとえば導電型がｎ型のＳｉＣからなり、その厚みはたとえば１０μｍである。また、半導体層１２におけるｎ型の不純物の濃度としては、たとえば１×１０16ｃｍ-3という値を用いることができる。
　このステップＳ２では、基板１１および半導体層１２を備えた積層体自体の反りを緩和するために、研磨などを施してもよいが、半導体層１２には溝を形成しないことが好ましい。
　次に、図３および図５に示すように、マーク２１を形成する（ステップＳ３）。マーク２１は、ステッパの位置合わせに用いられる合わせマークである。マーク２１の形成方法は特に限定されないが、たとえばレーザなどを用いて半導体層１２に照射する。
　次に、図３、図６および図７に示すように、半導体層１２上に、マスク層２２を形成する（ステップＳ４）。マスク層２２は、たとえば酸化膜などである。マスク層２２を形成すると、基板１１、半導体層１２およびマスク層２２を備えた積層体には反りが生じる。さらに、マスク層２２を形成すると、ステップＳ３で形成したマーク２１が見えにくくなる。
　次に、図３、図８および図９に示すように、マスク層２２に、溝２２ａを形成する（ステップＳ５）。このステップＳ５では、半導体層１２のマーク２１が露出するように、溝２２ａを形成する。本実施の形態では、互いのチップとなるべき積層体を分割するように、かつ、マーク２１が露出するように、溝２２ａを形成する。
　このステップＳ５では、図８に示すように、溝２２ａを格子状に形成している。つまり、上方から見たときに、溝２２ａは格子状に形成されている。溝２２ａの形状は特に限定されず、ストライプ状であってもよい。また、溝２２ａは、チップの境界に形成することが好ましく、ステップＳ１９で形成するダイシングライン３（図１参照）に沿って溝２２ａを形成することがより好ましい。この場合、半導体装置を傷付けることを抑制できる。
　このステップＳ５では、溝２２ａにより、マスク層２２を一定面積（たとえば４００ｍｍ2）以下に細かく分割しているので、応力を緩和することができる。このため、溝２２ａを形成することにより、基板１１、半導体層１２およびマスク層２２の積層体の反りを緩和することができる。
　次に、図３および図１０に示すように、マスク層２２に、パターンを形成する（ステップＳ６）。このステップＳ６では、ウエル領域１３となるべき領域が開口したパターンを形成する。パターンは、たとえばフォトリソグラフィにより形成することができる。つまり、マスク層２２が形成された半導体層１２を、ステッパと呼ばれる露光装置にセットし、マスクパターンを転写し、現像処理することで、マスク層２２にパターンを形成することができる。
　本実施の形態では、ステップＳ５で基板１１、半導体層１２およびマスク層２２の積層体の反りを緩和している。このため、ステップＳ６での位置合わせの際に、反りの影響を低減できるので、ばらつきを小さくすることができる。
　次に、図３および図１０に示すように、パターンが形成されたマスク層２２から開口した領域に、イオン注入する（ステップＳ７）。このステップＳ７では、導電型がｐ型の不純物（たとえばＡｌ）を半導体層１２に注入することにより、図１０に示すようにウエル領域１３を形成することができる。イオン注入した後に、マスク層２２を除去する。
　次に、図３に示すように、マスク層の形成（ステップＳ４）、溝の形成（ステップＳ５）、パターニングの形成（ステップＳ６）およびイオン注入（ステップＳ７）を繰り返す（ステップＳ８）。本実施の形態では、図１１に示すように、ソース領域１４を形成するために、再度新たなマスク層２４を形成する。このマスク層２４についても、反りを緩和するために、溝を形成する。溝を形成した後に、パターニングをして、パターンを有するマスク層２４を形成する。
　また、ソース領域１４を形成するために、パターンが形成されたマスク層２４から開口した領域にイオン注入する場合には、たとえば導電型がｎ型の不純物（たとえばＰ）を半導体層１２に注入する。
　なお、ステップＳ７およびＳ８のイオン注入の後に、活性化アニール処理を行なってもよい。この活性化アニール処理としては、たとえばアルゴン（Ａｒ）ガスを雰囲気ガスとして用いて、加熱温度１７００～１８００℃、加熱時間３０分といった条件を用いることができる。活性化アニールにより、イオン注入領域の不純物を活性化するとともに、結晶性の回復を行なうことができる。
　次に、図３および図１２に示すように、絶縁膜１５を形成する（ステップＳ９）。形成する絶縁膜１５の厚みは、たとえば３０ｎｍ以上１００ｎｍ以下である。
　具体的には、図１２に示すように、半導体層１２、ウエル領域１３、およびソース領域１４上を覆うように絶縁膜１５を形成する。この絶縁膜１５を形成するための条件としては、たとえばドライ酸化（熱酸化）を行なってもよい。このドライ酸化の条件としては、たとえば加熱温度を１２００℃、加熱時間を３０分といった条件を用いることができる。
　このステップＳ９で絶縁膜１５を形成すると、基板１１、半導体層１２、および絶縁膜１５を備えた積層体に反りが生じる。
　次に、図３に示すように、絶縁膜１５に溝（図示せず）を形成する（ステップＳ１０）。これにより、絶縁膜１５に生じた反りを緩和することができる。
　また、ステップＳ９またはＳ１０後に、たとえば不活性ガスであるＡｒガスを用いたアニールを行なってもよい。具体的には、Ａｒガスを雰囲気ガスとして用いて、加熱温度を１１００℃、加熱時間を６０分といった条件を用いてもよい。
　その後、さらに、有機洗浄、酸洗浄、ＲＣＡ洗浄などの表面洗浄化を行ってもよい。
　次に、図３および図１３に示すように、絶縁膜１５をパターニングする（ステップＳ１１）。このステップＳ１１では、ソース領域１４上にソース電極１８を形成するために、ソース領域上に位置する絶縁膜１５を除去する。
　次に、図３および図１３に示すように、ゲート電極１６を形成する（ステップＳ１２）。具体的には、絶縁膜１５上に高濃度ｎ型ポリＳｉなどのゲート電極１６となるべき層をＣＶＤ法などにより形成する。この層上に、フォトリソグラフィ法を用いて、ゲート電極１６となるべき領域以外の領域が開口したパターンを有するレジスト膜を形成する。このレジスト膜にも、積層体の反りを緩和するために、溝を形成してもよい。当該レジスト膜をマスクとして用いて、パターンから露出した層をＲＩＥ（Reactive　Ion　Etching：反応性イオンエッチング）などにより除去する。これにより、ゲート電極１６を形成できる。
　次に、図３および図１３に示すように、ソース電極１８の一部を形成する（ステップＳ１３）。具体的には、フォトリソグラフィ法を用いて、ソース領域１４の一部が開口したパターンを有するレジスト膜を形成する。パターンおよびレジスト上に、Ｎｉなどの導体膜を形成する。その後、レジストを除去（リフトオフ）することにより、絶縁膜１５から開口したソース領域１４と接触するソース電極１８の一部を形成することができる。
　また、基板１１の裏面側にドレイン電極１９を形成する（ステップＳ１４）。ドレイン電極１９は、たとえばニッケル（Ｎｉ）を用いることができる。ソース電極１８およびドレイン電極１９を形成した後に、たとえば合金化のための熱処理を行なう。これにより、図１３に示すように、基板１１下にドレイン電極１９を形成することができる。
　次に、図３、図１４および図１５に示すように、層間絶縁膜１７を形成する（ステップＳ１５）。具体的には、ゲート電極１６を覆うように、ＳｉＯ2などよりなる層間絶縁膜１７となるべき絶縁膜を形成する。絶縁膜の形成方法は特に限定されないが、たとえばＣＶＤ法、あるいはプラズマＣＶＤ法により酸化珪素（ＳｉＯ2）、窒化珪素（Ｓｉ3Ｎ4）を堆積しても良い。たとえばプラズマＣＶＤ法によるＳｉＯ2堆積の条件としては、テトラエトキシシラン（ＴＥＯＳ）と酸素（Ｏ2）との原料ガスを用いて、加熱温度３５０℃で、たとえば１μｍ堆積しても良い。
　このステップＳ１１で層間絶縁膜１７を形成すると、基板１１、半導体層１２、絶縁膜１５およびゲート電極１６を備えた積層体に反りが生じる。
　次に、図３および図１６に示すように、層間絶縁膜１７に溝２を形成する（ステップＳ１６）。このステップＳ１６で溝２を形成することにより、基板１１、半導体層１２、絶縁膜１５、ゲート電極１６、一部のソース電極１８、および層間絶縁膜１７を備えた積層体の反りを緩和できる。
　溝２の形成方法は、特に限定されず、ステップＳ５の溝２２ａと同様に行なうことができる。なお、溝２は、層間絶縁膜１７を貫通するように形成してもよく、裏面まで達しないように形成してもよい。また、溝２は、各々のチップ１０となるべき積層体を分離するように、層間絶縁膜１７に格子状に形成することが好ましい。その他の溝２の構成は、溝２２ａと同様であるので、その説明は繰り返さない。
　次に、図３および図１７に示すように、層間絶縁膜１７をパターニングする（ステップＳ１７）。このステップＳ１７では、層間絶縁膜１７上に、フォトリソグラフィ法を用いて、層間絶縁膜１７となるべき領域以外の領域（ソース電極１８を形成する領域）が開口したパターンを有するレジスト膜を形成する。当該レジスト膜をマスクとして用いて、パターンから露出した層間絶縁膜１７をＲＩＥなどにより除去する。これにより、図１７に示すように、開口部を有する層間絶縁膜１７と、基板１１と、半導体層１２と、絶縁膜１５と、ゲート電極１６とを備えた積層体２０を形成できる。
　次に、図２および図３に示すように、ソース電極１８を形成する（ステップＳ１８）。具体的には、先に形成した一部のソース電極１８上に、上部ソース電極１８を形成する。上部ソース電極１８は、たとえばリフトオフ、エッチングなどを用いて形成することができる。これにより、図２に示すチップ１０としてのＭＯＳＦＥＴを製造することができる。
　次に、図１および図３に示すように、ダイシングライン３を形成する（ステップＳ１９）。ダイシングライン３は、複数のチップ間を分割する。ダイシングライン３の形成方法は特に限定されないが、たとえば機械的な方法で形成することができる。
　以上のステップＳ１～Ｓ１９を実施することにより、図１に示す半導体装置１を製造することができる。
　ここで、図１８～図２１を参照して、層間絶縁膜１７に形成する溝２と、ダイシングライン３との関係について説明する。なお、図１８～図２１において、溝２とダイシングライン３との位置を明確にするために、半導体装置１を上方から見たときに現れる他の構成は省略している。
　図１８に示すように、溝２は、ダイシングライン３と重なっていて、かつダイシングライン３の幅よりも狭くてもよい。また、図１９に示すように、溝２は、ダイシングライン３と重なっていて、かつダイシングライン３の幅よりも広くてもよい。また、図２０に示すように、溝２は、ダイシングライン３の全体を覆うように、形成してもよい。
　また、反りを緩和するための溝は、図８に示すように格子状であってもよく、図２１に示すようにストライプ状であってもよく、図２２に示すように複数の矩形が形成された形状であってもよい。
　また、本実施の形態では、層間絶縁膜１７に形成された溝２で囲まれる領域には１つのチップ１０が形成されているが、複数のチップ１０が形成されていてもよい。
　また、本実施の形態では、チップ１０としてＭＯＳＦＥＴを例に挙げて説明したが、特に限定されず、たとえばＪＦＥＴ（Junction　Field-Effect　Transistor：接合電界効果トランジスタ）、ｐｎダイオード、ＳＢＤ（Schottky　Barrier　Diode：ショットキーバリアダイオード）、ＩＧＢＴ（Insulated　Gate　Bipolar　Transistor：絶縁ゲートバイポーラトランジスタ）などにも適用することができる。
　以上説明したように、本実施の形態における半導体装置１の製造方法は、ＳｉＣ基板１１上に、ＳｉＣからなる半導体層１２を形成する工程（ステップＳ２）と、半導体層１２上に、膜を形成する工程（ステップＳ４、Ｓ９、Ｓ１５）と、膜に溝を形成する工程（ステップＳ５、Ｓ１０、Ｓ１６）とを備えている。
　本発明の半導体装置１の製造方法によれば、基板１１、半導体層１２ではなく、半導体層１２上に形成した膜（成膜された膜）に溝を形成している。本発明者は、基板１１の反りよりも半導体装置１を製造するプロセスにおいて形成される膜による反りに着目して本発明の完成に至った。これにより、膜による反りを緩和することができる。このため、半導体装置１の製造プロセス途中に生じた反りを適宜緩和して、次のプロセスに進めることができる。また、溝を形成することで反りを緩和しているので、膜の種類によらず、生じた反りを緩和することができる。したがって、半導体装置１の製造プロセスにおいて生じる反りを緩和することができる。その結果、露光不良や面内ばらつきを抑制できるので、特性を向上した半導体装置１を製造することができる。
　特に、パターニングの前に膜の形成による反りを緩和しているので、反りの影響を低減した状態でパターニングを行なうことができる。このため、パターニングの精度を向上することができる。これにより、製造する半導体装置１の特性のばらつきを抑制することができる。したがって、特性を向上した半導体装置を製造することができる。
　さらに、基板１１および半導体層１２に直接溝を形成していないので、基板１１および半導体層１２にダメージが入ることを抑制できる。
　さらには、半導体装置１はＳｉＣ半導体装置であるので、高温でイオン注入する必要がある。このため、マスク層の厚みを大きくする必要がある。この結果、マスク層を形成することにより反りが生じやすくなる。同様に、ＳｉＣ半導体装置は、高耐圧であることが要求される。このため、絶縁膜を厚くする必要がある。しかし、本実施の形態では、マスク層および絶縁膜を形成した後に、反りを緩和するために溝を形成している。このため、厚みの大きいマスク層および絶縁膜を形成しても、反りの影響を低減して、次のプロセスへ進めることができる。したがって、本実施の形態における半導体装置１の製造方法は、ＳｉＣ半導体装置の製造方法に適している。
　本実施の形態における半導体装置１は、層間絶縁膜１７を有するチップ１０を備えた半導体装置１において、チップ１０を横断するように、層間絶縁膜１７に溝２が形成されていることを特徴としている。
　本実施の形態における半導体装置１によれば、層間絶縁膜１７に溝が形成されているので、層間絶縁膜１７を形成した後に生じる反りが緩和されている。このため、反りの影響を低減して半導体装置１は製造されているので、半導体装置１の特性のばらつきを抑制することができる。さらに、チップ１０間に溝２が形成されているので、チップ１０が傷つけられることを抑制できる。したがって、特性を向上した半導体装置１を実現することができる。
　本実施例では、半導体層上に形成した膜に溝を形成する工程を備えることによる効果について調べた。
　（試料ａ～ｃ）
　試料ａ～ｃを以下の工程により製造した。具体的には、まず、ＳｉＣ基板を準備した。試料ｃのＳｉＣ基板の反りを測定した。反りは、光の干渉縞を用いて測定した。その結果を図２３のエピ前として示す。なお、図２３において、反りが０とは、測定面が水平基準面に対して平行であることを意味する。
　次に、ＳｉＣ基板上に、ＳｉＣからなる半導体層を形成した。半導体層を形成した後の試料ａ～ｃの反りを上記と同様に測定した。その結果を図２３のエピ後として示す。
　次に、半導体層上に、ＳｉＯ2からなる絶縁膜を形成した。絶縁膜を形成した後の試料ａ～ｃの反りを上記と同様に測定した。その結果を図２３の膜積層として示す。
　次に、絶縁膜に、幅１００μｍの格子状の溝を形成した。溝を形成した後の試料ａ～ｃの反りを上記と同様に測定した。その結果を図２３の膜分割として示す。
　（測定結果）
　図２３に示すように、絶縁膜に溝を形成することにより、試料ａ～ｃのすべてにおいて反りを大幅に低減できた。このことから、膜に溝を形成することにより、半導体装置の製造プロセスにおいて生じる反りを低減できることがわかった。
　また、試料ｃを参照して、ＳｉＣ基板上にＳｉＣからなる半導体層を形成したときに生じる反りよりも、絶縁膜を形成したときに生じる反りが非常に大きいことがわかった。このことから、絶縁膜を形成したときに生じる反りを緩和することにより、半導体装置の特性の劣化を抑制できることがわかった。
　以上より、本実施例によれば、半導体層上に形成した膜に溝を形成する工程を備えることにより、半導体装置の製造プロセスにおいて生じる反りを効果的に抑制できることが確認された。また、半導体装置の製造プロセスにおいて生じる反りは、半導体基板の反りよりも、半導体層を形成した後の製造プロセスにおいて生じる反りの影響が大きいことが確認された。
　以上のように本発明の実施の形態および実施例について説明を行なったが、各実施の形態および実施例の特徴を適宜組み合わせることも当初から予定している。また、今回開示された実施の形態および実施例はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　１　半導体装置、２　溝、３　ダイシングライン、１０　チップ、１１　基板、１２　半導体層、１３　ウエル領域、１４　ソース領域、１５　絶縁膜、１６　ゲート電極、１７　層間絶縁膜、１８　ソース電極、１９　ドレイン電極、２０　積層体、２１　マーク、２２，２４　マスク層、２２ａ　溝。

Claims (4)

  1. 　炭化ケイ素基板（１１）上に、炭化ケイ素からなる半導体層（１２）を形成する工程と、
    　前記半導体層（１２）上に、膜を形成する工程と、
    　前記膜に溝を形成する工程とを備えた、半導体装置（１）の製造方法。
  2. 　前記膜を形成する工程では、前記膜は、マスク層（２２、２４）および絶縁膜（１５、１７）の少なくともいずれか一方である、請求の範囲第１項に記載の半導体装置（１）の製造方法。
  3. 　前記溝を形成する工程では、前記溝を格子状に形成する、請求の範囲第１項に記載の半導体装置（１）の製造方法。
  4. 　層間絶縁膜（１７）を有するチップ（１０）を備えた半導体装置（１）において、
    　前記チップ（１０）を横断するように、前記層間絶縁膜（１７）に溝（２）が形成されていることを特徴とする、半導体装置（１）。
PCT/JP2010/064213 2009-09-08 2010-08-24 半導体装置および半導体装置の製造方法 WO2011030661A1 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
CA2772676A CA2772676A1 (en) 2009-09-08 2010-08-24 Semiconductor device and method of manufacturing semiconductor device
EP10815258.8A EP2477213A4 (en) 2009-09-08 2010-08-24 SEMICONDUCTOR DEVICE AND METHOD FOR PRODUCING THE SEMICONDUCTOR DEVICE
US13/394,770 US20120171850A1 (en) 2009-09-08 2010-08-24 Semiconductor device and method of manufacturing semiconductor device
CN2010800398076A CN102484075A (zh) 2009-09-08 2010-08-24 半导体器件及制造半导体器件的方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2009-207206 2009-09-08
JP2009207206A JP2011060901A (ja) 2009-09-08 2009-09-08 半導体装置および半導体装置の製造方法

Publications (1)

Publication Number Publication Date
WO2011030661A1 true WO2011030661A1 (ja) 2011-03-17

Family

ID=43732335

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2010/064213 WO2011030661A1 (ja) 2009-09-08 2010-08-24 半導体装置および半導体装置の製造方法

Country Status (8)

Country Link
US (1) US20120171850A1 (ja)
EP (1) EP2477213A4 (ja)
JP (1) JP2011060901A (ja)
KR (1) KR20120067340A (ja)
CN (1) CN102484075A (ja)
CA (1) CA2772676A1 (ja)
TW (1) TW201130046A (ja)
WO (1) WO2011030661A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102436134A (zh) * 2011-08-29 2012-05-02 上海华力微电子有限公司 一种用于非透光切割道中防止光掩模版应力损坏的方法
CN102436133A (zh) * 2011-08-17 2012-05-02 上海华力微电子有限公司 一种用于防止光掩模版应力传递致主图形移动的方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9420694B2 (en) * 2010-08-31 2016-08-16 Ge Embedded Electronics Oy Method for controlling warpage within electronic products and an electronic product
JP6887244B2 (ja) 2016-12-09 2021-06-16 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US10998418B2 (en) * 2019-05-16 2021-05-04 Cree, Inc. Power semiconductor devices having reflowed inter-metal dielectric layers
DE102019120692A1 (de) * 2019-07-31 2021-02-04 Infineon Technologies Ag Leistungshalbleitervorrichtung und Verfahren
CN114207838A (zh) 2019-08-09 2022-03-18 日立能源瑞士股份公司 应变增强型SiC功率半导体器件和制造方法
CN117976698A (zh) * 2024-03-28 2024-05-03 南京第三代半导体技术创新中心有限公司 高可靠性平面栅型碳化硅mosfet功率器件及其制造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10125905A (ja) 1996-10-17 1998-05-15 Denso Corp 半導体基板および半導体基板のそり矯正方法
JP2004014709A (ja) * 2002-06-05 2004-01-15 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP2007201499A (ja) * 2007-04-06 2007-08-09 Denso Corp 半導体基板およびその製造方法
JP2008053363A (ja) * 2006-08-23 2008-03-06 Matsushita Electric Ind Co Ltd 半導体基板およびその製造方法
JP2009054718A (ja) * 2007-08-24 2009-03-12 Fuji Electric Device Technology Co Ltd 半導体装置の製造方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7282739B2 (en) * 2002-04-26 2007-10-16 Nissan Motor Co., Ltd. Silicon carbide semiconductor device
JP2003332270A (ja) * 2002-05-15 2003-11-21 Renesas Technology Corp 半導体装置およびその製造方法
KR20050001717A (ko) * 2003-06-26 2005-01-07 주식회사 하이닉스반도체 반도체 소자의 트렌치형 소자분리막 형성 방법
US7407837B2 (en) * 2004-01-27 2008-08-05 Fuji Electric Holdings Co., Ltd. Method of manufacturing silicon carbide semiconductor device
JP4237086B2 (ja) * 2004-03-22 2009-03-11 関西電力株式会社 電圧制御型半導体装置
DE102005023891B4 (de) * 2004-05-24 2009-08-27 DENSO CORPORATION, Kariya-shi Verfahren zum Herstellen einer Siliziumkarbid-Halbleitervorrichtung und Siliziumkarbid-Halbleitervorrichtung
JP2005337956A (ja) * 2004-05-28 2005-12-08 Yamaha Corp 物理量センサとその製法
WO2007023950A1 (ja) * 2005-08-26 2007-03-01 Hitachi, Ltd. 半導体装置の製造方法
EP1850396A3 (en) * 2006-04-28 2008-09-17 Nissan Motor Co., Ltd. Semiconductor device and manufacturing method thereof
JP4710724B2 (ja) * 2006-06-07 2011-06-29 株式会社デンソー 半導体装置の製造方法
JP5018044B2 (ja) * 2006-11-28 2012-09-05 パナソニック株式会社 半導体装置製造基材
JP4899829B2 (ja) * 2006-11-30 2012-03-21 パナソニック株式会社 半導体装置製造基材
JP5509520B2 (ja) * 2006-12-21 2014-06-04 富士電機株式会社 炭化珪素半導体装置の製造方法
JP2008244455A (ja) * 2007-02-28 2008-10-09 Denso Corp 炭化珪素半導体装置およびその製造方法
JP4331773B2 (ja) * 2007-03-20 2009-09-16 Ｏｋｉセミコンダクタ株式会社 半導体装置及びその製造方法
US7820534B2 (en) * 2007-08-10 2010-10-26 Mitsubishi Electric Corporation Method of manufacturing silicon carbide semiconductor device
JP5141227B2 (ja) * 2007-12-12 2013-02-13 住友電気工業株式会社 半導体装置の製造方法
JP2009182271A (ja) * 2008-01-31 2009-08-13 Toshiba Corp 炭化珪素半導体装置
JP4640439B2 (ja) * 2008-04-17 2011-03-02 株式会社デンソー 炭化珪素半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10125905A (ja) 1996-10-17 1998-05-15 Denso Corp 半導体基板および半導体基板のそり矯正方法
JP2004014709A (ja) * 2002-06-05 2004-01-15 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP2008053363A (ja) * 2006-08-23 2008-03-06 Matsushita Electric Ind Co Ltd 半導体基板およびその製造方法
JP2007201499A (ja) * 2007-04-06 2007-08-09 Denso Corp 半導体基板およびその製造方法
JP2009054718A (ja) * 2007-08-24 2009-03-12 Fuji Electric Device Technology Co Ltd 半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102436133A (zh) * 2011-08-17 2012-05-02 上海华力微电子有限公司 一种用于防止光掩模版应力传递致主图形移动的方法
CN102436134A (zh) * 2011-08-29 2012-05-02 上海华力微电子有限公司 一种用于非透光切割道中防止光掩模版应力损坏的方法

Also Published As

Publication number Publication date
TW201130046A (en) 2011-09-01
CA2772676A1 (en) 2011-03-17
CN102484075A (zh) 2012-05-30
EP2477213A4 (en) 2014-05-14
US20120171850A1 (en) 2012-07-05
JP2011060901A (ja) 2011-03-24
KR20120067340A (ko) 2012-06-25
EP2477213A1 (en) 2012-07-18

Similar Documents

Publication Publication Date Title
WO2011030661A1 (ja) 半導体装置および半導体装置の製造方法
JP4291875B2 (ja) 炭化珪素半導体装置およびその製造方法
JP6120756B2 (ja) 炭化珪素半導体装置とその製造方法
JP5430677B2 (ja) エピタキシャルウエハ及び半導体素子
US20110012132A1 (en) Semiconductor Device
US8642436B2 (en) Method of manufacturing silicon carbide semiconductor device
KR20040082337A (ko) 탄화규소 반도체장치 및 그 제조방법
JP5995347B2 (ja) ＳｉＣ半導体装置及びその製造方法
JP7103444B2 (ja) 炭化珪素半導体素子
JP2006066439A (ja) 半導体装置およびその製造方法
JPWO2011089687A1 (ja) 炭化ケイ素半導体装置およびその製造方法
JP2006066438A (ja) 半導体装置およびその製造方法
JP7090530B2 (ja) 半導体装置およびその製造方法
WO2015045628A1 (ja) 炭化珪素半導体装置の製造方法
JP6991476B2 (ja) 半導体装置
JP5526493B2 (ja) トレンチゲート型半導体装置およびその製造方法
JP6500912B2 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
WO2014102994A1 (ja) 炭化珪素半導体装置及びその製造方法
JPH10125905A (ja) 半導体基板および半導体基板のそり矯正方法
US8748276B2 (en) Method for manufacturing semiconductor device
WO2021261203A1 (ja) 半導体装置およびその製造方法
JP6024117B2 (ja) 半導体装置の製造方法
JPH10125633A (ja) 炭化珪素半導体装置の製造方法
JP2018110163A (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
WO2019198167A1 (ja) 半導体装置の製造方法及び半導体装置

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 201080039807.6

Country of ref document: CN

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 10815258

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 2772676

Country of ref document: CA

WWE Wipo information: entry into national phase

Ref document number: 13394770

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

ENP Entry into the national phase

Ref document number: 20127006763

Country of ref document: KR

Kind code of ref document: A

WWE Wipo information: entry into national phase

Ref document number: 2010815258

Country of ref document: EP