JP2009054718A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】薄いシリコンウェハに形成された素子をダイシングする際の素子端部の欠けや割れを防ぐことで、コストが低く、歩留まりの高い半導体装置の製造方法を提供すること。
【解決手段】シリコンウェハ１に素子２を形成するときに、スクライブライン３を（１１０）方向、または、（１１０）と等価な方向に配置する。そして、シリコンウェハ１を研磨して１５０μｍ以下の厚さにする。これによって、素子２をダイシングする際に、劈開によってダイシングすることができる。
【選択図】図１

Description

この発明は、電力変換装置などに使用されるパワー半導体装置の製造方法に関する。

従来、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）には、基板表面上にゲート酸化膜を介してゲート電極を有するプレーナゲート構造のＩＧＢＴと、基板に形成されたトレンチ内にゲート電極を埋め込んだトレンチゲート構造のＩＧＢＴがある。また、これらの構造を有するＩＧＢＴにおいて、ノンパンチスルー型とパンチスルー型とが使用されている。

まず、従来のプレーナゲート構造を有するノンパンチスルー型ＩＧＢＴの製造方法について説明する。なお、本明細書において、ｎまたはｐを冠した半導体は、それぞれ電子、正孔が多数キャリアであることを意味する。また、ｎ⁺やｎ^-などのように、ｎやｐに付す「⁺」または「^-」は、それぞれそれらが付されていない半導体の不純物濃度よりも比較的高濃度または比較的低濃度であることを表す。

図６は、従来のプレーナゲート構造を有するノンパンチスルー型ＩＧＢＴの構造を示す断面図である。図６に示すノンパンチスルー型ＩＧＢＴは、たとえば、ｎ型ＦＺ（Ｆｌｏａｔｉｎｇ Ｚｏｎｅ）ウェハなどの低価格のウェハを用いて製造される。図６に示すようにｎ型ＦＺウェハの表面構造は、たとえば、ｎ^-ドリフト層１３の表面層の一部に、ｐ⁺ベース領域１４が設けられている。また、ｐ⁺ベース領域１４の表面層の一部に、ｎ⁺エミッタ領域１５が設けられている。そして、ゲート酸化膜１６を介してｎ^-ドリフト層１３と、ｐ⁺ベース領域１４と、ｎ⁺エミッタ領域１５の一部と、の上にゲート電極１７が設けられている。また、ゲート電極１７と離れて、ｐ⁺ベース領域１４と、ｎ⁺エミッタ領域１５の一部と、に接するようにエミッタ電極１８が設けられている。

このようなｎ型ＦＺウェハの表面構造をウェハのおもて面側に形成した後に、ウェハの裏面を削り、ｎ^-ドリフト層１３を所定の厚さにする。ついで、ｎ型ＦＺウェハの裏側から、たとえば、ボロンイオンを照射する。照射されたボロンイオンの一部を、たとえば、４００度以下の低温度アニールにより活性化する。これにより、ｐ⁺コレクタ層１１を形成する。そして、コレクタ電極１９を、ｐ⁺コレクタ層１１に接するように形成する。

図６に示すノンパンチスルー型ＩＧＢＴにおいては、空乏層がｐ⁺コレクタ層１１に達しないように、ｎ^-ドリフト層１３は、十分に厚くされる。これによって、順方向ブロッキングモード時に、十分な耐圧を得ることができる。しかしながら、ｎ^-ドリフト層１３が厚いと、抵抗が上昇し、ＩＧＢＴのオン状態における電圧ドロップが大きくなる。また、蓄積キャリア量が増大して、ターンオフ時の損失も大きくなるという問題がある。

つぎに、従来のプレーナゲート構造を有するパンチスルー型ＩＧＢＴの製造方法について説明する。図７は、従来のプレーナゲート構造を有するパンチスルー型ＩＧＢＴの構造を示す断面図である。図７に示すパンチスルー型ＩＧＢＴでは、ｎ⁺バッファ層１２が設けられており、ｐ⁺コレクタ層１１の厚さが、図６に示すノンパンチスルー型ＩＧＢＴより厚くなっている。図７においては、ｐ⁺コレクタ層１１となる高不純物濃度のｐ型シリコン基板上に高不純物濃度のｎ型エピタキシャル層を成長させて、ｎ⁺バッファ層１２を形成する。ついで、ｎ⁺バッファ層１２の上に、低不純物濃度のｎ型エピタキシャル層を成長させて、ｎ^-ドリフト層１３を形成する。パンチスルー型ＩＧＢＴは、このようにエピタキシャル成長法によって作製されたウェハを用いて製造される。

パンチスルー型ＩＧＢＴは、順方向ブロッキングモード時においては、ｎ⁺バッファ層１２が空乏層の伸びをとめるため、ｎ^-ドリフト層１３が短くても高い耐圧を得ることができる。したがって、同じ耐圧のノンパンチスルー型ＩＧＢＴと比較すると、オン状態の電圧ドロップが低く、ターンオフ損失も小さい。しかしながら、エピタキシャルウェハは高価格であるため、製造にかかるコストが上昇するという問題がある。

近年、ＩＧＢＴの低コスト化が重要な課題となっている。このため、低コスト化が可能であるノンパンチスルー型ＩＧＢＴが主流となりつつある。しかしながら、ＩＧＢＴの特性を向上させるためには、パンチスルー型の構造を用いることが必要不可欠である。したがって、ＩＧＢＴのコストを増やさずに、パンチスルー型の構造にすることが望まれており、エピタキシャル成長法を用いずにバッファ層を形成する方法が提案されている。

図８は、エピタキシャル成長法を用いずにバッファ層が形成されたパンチスルー型ＩＧＢＴの構造を示す断面図である。図８に示すパンチスルー型ＩＧＢＴは、図７に示すパンチスルー型ＩＧＢＴと異なり、ｎ型ＦＺウェハを用いて製造される。また、図８に示すパンチスルー型ＩＧＢＴでは、ノンパンチスルー型ＩＧＢＴと異なり、ｎ型ＦＺウェハの裏面を削った後、この裏面からボロンイオンを照射する。そして、ウェハのおもて面を冷却しながら裏面にレーザ光を照射してアニールする。これによって、ボロン原子を活性化させることで、ｐ⁺コレクタ層１１を形成する。

ここで、図８に示すようなパンチスルー型ＩＧＢＴの特性を向上させるためには、耐圧に応じてｎ^-ドリフト層１３を薄くする方法が挙げられる。具体的には、たとえば、耐圧が１２００ＶのＩＧＢＴを作成する場合、ｎ^-ドリフト層１３の厚さを、１２０μｍ程度にすることで、十分に所望の性能を得ることができる。また、耐圧が６００ＶのＩＧＢＴを形成する場合、ｎ^-ドリフト層１３の厚さを、６０μｍ程度にすればよい。

つぎに、ウェハのダイシング方法について説明する。図９−１は、ダイサーを用いたダイシング方法について示す説明図である。また、図９−２は、図９−１をＢ方向から見た側面図である。図９−１または図９−２においては、ダイシング後の素子２をピックアップしやすくするために、スクライブライン３には、ダイシングテープ５が貼り付けられている。ダイシングをおこなう場合、このダイシングテープ５の途中まで、ダイサーの刃８で切断する。

図１０は、図９−１または図９−２に示すダイシング方法における問題点について示した説明図である。図１０に示すように、ダイシングテープ５とシリコンウェハ１との間には、小さな気泡９が発生しやすい。ダイサーによるダイシングの際に、この小さな気泡９のある領域では、ダイサーの刃８による力が不均一にかかる。このため、素子２の一部が欠けたり、素子２に割れが生じたりする。

この小さな気泡９を発生させない方法としては、ダイシングテープ５とシリコンウェハ１とを、たとえば、ローラなどで押しつけて貼り合わせる方法が提案されている。しかしながら、この方法では、６０μｍ程度の薄いシリコンウェハ１の場合、シリコンウェハ１の強度が弱いため、ローラで押しつける力によりウェハが割れてしまうといった問題がある。

また、素子のダイシングに劈開を用いる方法が提案されている。具体的には、たとえば、エピタキシャル成長によってバッファ層が設けられた炭化珪素からなるウェハの場合、炭化珪素の劈開面に沿って素子を形成することで、素子を劈開によりダイシングすることができる（たとえば、下記特許文献１参照。）。

また、スクライブラインにＶ状溝を形成する方法が提案されている（たとえば、下記特許文献２参照。）。この方法によれば、劈開面か否かに関わらず素子を劈開によりダイシングすることができる。

特開２００４−６３８６０号公報 特開平５−３６８２５号公報

しかしながら、上述の特許文献１の技術では、エピタキシャル成長以外の方法によりバッファ層が設けられたシリコンからなるウェハに適用することはできないといった問題がある。また、上述の特許文献２の技術では、薄いウェハの場合、Ｖ状溝を形成するときに、素子の一部が欠けたり、素子が割れたりする可能性があるといった問題がある。

この発明は、上述した従来技術による問題点を解消するため、薄いシリコンウェハに形成された素子をダイシングする際の素子端部の欠けや割れを防ぐことで、コストが低く、歩留まりの高い半導体装置の製造方法を提供することを目的とする。

上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体装置の製造方法は、スクライブラインが（１１０）方向、または、（１１０）方向と等価な方向に伸びるように、シリコンウェハに複数の素子を形成する形成工程と、素子形成後の前記シリコンウェハを研磨して１５０μｍ以下の厚さにする研磨工程と、研磨後の前記シリコンウェハを前記スクライブラインに沿って劈開して各素子をチップ化する劈開工程と、を含むことを特徴とする。

この請求項１の発明によれば、厚さが１５０μｍ以下の薄いシリコンウェハに形成された素子を劈開によりダイシングすることで、ダイシングの際の素子の欠けや割れを防ぐことができる。したがって、コストが低く、歩留まりの高い素子を形成することができる。

また、請求項２の発明にかかる半導体装置の製造方法は、請求項１に記載の発明において、前記形成工程は、前記シリコンウェハにトレンチを、該トレンチの長手方向が前記スクライブラインの伸びる方向と同一の方向、または、当該スクライブラインの伸びる方向と等価な方向となるように形成する工程と、前記トレンチ内にＣＶＤ法によりゲート酸化膜を形成する工程と、を含むことを特徴とする。

この請求項２の発明によれば、トレンチゲート構造を有する素子の場合も、請求項１と同様の効果を得ることができる。

本発明にかかる半導体装置の製造方法によれば、薄いシリコンウェハに形成された素子をダイシングする際の素子端部の欠けや割れを防ぐことで、コストが低く、歩留まりの高い半導体装置を製造することができるという効果を奏する。

以下に添付図面を参照して、この発明にかかる半導体装置の製造方法の好適な実施の形態を詳細に説明する。なお、以下の実施の形態の説明およびすべての添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

（実施の形態１）
図１は、実施の形態１にかかる半導体装置を形成する方位を示す説明図である。図１において、シリコンウェハ１は、たとえば、エピタキシャル成長以外の方法でバッファ層が形成された薄いシリコンウェハ１である。ここで、素子２が、たとえば、耐圧が６００Ｖ程度のプレーナゲート構造を有するパンチスルー型ＩＧＢＴの場合、シリコンウェハ１の厚さは、６０μｍ程度である。また、シリコンウェハ１は、たとえば、（１００）面を主面とするシリコンウェハ１とする。オリフラ（Ｏｒｉｅｎｔａｔｉｏｎ Ｆｌａｔ）４は、（１１０）と等価な方向に配置される。

本実施の形態１においては、図１に示すように、シリコンウェハ１に素子２を形成する場合、素子２同士を分離するスクライブライン３を、（１１０）と等価な方向に配置する。（１１０）と等価な方向は、シリコンの劈開が容易におこなえる方位である。

つぎに、劈開によるダイシング方法について説明する。図２−１は、劈開によるダイシング方法について示す説明図である。また、図２−２は、図２−１をＡ方向から見た側面図である。図２−１または図２−２においては、図１において示したウェハの裏面にダイシングテープ５が貼り付けられている。図２−１または図２−２に示すように、スクライブライン３に沿って劈開用刃６をあて、シリコンウェハ１に荷重を加える。これによって、劈開方向に沿ってシリコンウェハ１が割れ、素子２をチップ化することができる。

このように、スクライブライン３を（１１０）と等価な方向に配置するように素子２が形成されたシリコンウェハ１は、末端の一部に力を加えるだけで、シリコンの劈開方向である（１１０）方向の結晶軸に沿って（１１０）面を出しながら割れる。したがって、従来、ダイサーなどでおこなっていた機械的なダイシング方法と異なり、切断面が結晶面であるため、素子２の一部が欠けたり、割れたりするような不具合が生じない。具体的には、図２に示す方法で劈開をおこなった１００個の素子２の端面を光学顕微鏡により観察したところ、素子２の欠けはみられなかった。

つぎに、図３を用いて、劈開が生じるシリコンウェハ１の厚さについて説明する。図３は、シリコンウェハの厚さに対する劈開能力を示す説明図である。図３において、縦軸は劈開能力であり、横軸はシリコンウェハ１の厚さ（μｍ）である。図３に示すように、シリコンウェハ１の厚さが１５０μｍ未満の場合、劈開用刃６をあてるのみで、劈開が生じる。また、シリコンウェハ１の厚さが１５０μｍ程度の場合、劈開の生じないウェハがあり、シリコンウェハ１の厚さが１５０μｍを超える場合、劈開が生じない。

上述したように、実施の形態１によれば、シリコンウェハ１に素子２を形成する場合、スクライブライン３を（１１０）方向、または、（１１０）と等価な方向に配置することで、素子２を劈開によりダイシングすることができる。したがって、ダイサーの刃による機械的な力や劈開用の溝を形成する際の力がウェハにかからない。さらに、素子２の切断面が結晶面であるため、ダイシングの際に素子２が欠けたり、割れたりしない。これによって、コストが低く、歩留まりの高い半導体装置を製造することができる。また、劈開前のシリコンウェハ１の厚さは、１５０μｍ以下であるのがよく、好ましくは、１５０μｍ未満であるのがよい。

（実施の形態２）
つぎに、トレンチゲート構造を有する半導体装置の製造方法について説明する。図４は、トレンチゲート構造を有する半導体装置の構造を示す断面図である。図４においては、半導体装置は、たとえば、パンチスルー型ＩＧＢＴである。図４に示すように実施の形態２にかかる半導体装置は、ｎ^-ドリフト層１３に形成されたトレンチ２０内に、ゲート電極１７がゲート酸化膜１６を介して設けられている。実施の形態２においては、トレンチ２０は、トレンチ２０の長手方向がスクライブラインと平行または垂直方向になるように形成される。

ここで、（１００）面を主面とするシリコンウェハ１において、オリフラ４を（１１０）と等価な方向に配置した場合、トレンチ２０の側面は（１１０）と等価な面となり、トレンチ２０の底面は（１００）と等価な面となる。したがって、トレンチ２０の側壁に熱酸化によってゲート酸化膜１６を形成する場合、（１１０）面と（１００）面とでは、酸化速度が異なるため、ゲート酸化膜１６の厚さが不均一となる。これは、ゲートにおける耐圧不良の原因となる。

ゲート酸化膜１６の厚さを均一にする方法としては、シリコンウェハ１を４５°回転させる方法が提案されている。図５は、実施の形態２にかかるトレンチゲート構造を有する半導体装置を形成する方位と、従来のトレンチゲート構造を有する半導体装置を形成する方位と、を示す説明図である。従来のトレンチゲート構造を有する半導体装置においては、シリコンウェハ１を４５°回転させることで、主面が（１００）面の場合、オリフラ４が（１００）と等価な方向に配置される。これによって、トレンチ２０の側面とトレンチ２０の底面とが等価な方向となり、トレンチ２０の側壁に熱酸化によってゲート酸化膜１６を形成する場合、ゲート酸化膜１６の厚さを均一にすることができる。しかしながら、シリコンウェハ１を４５°回転させると、スクライブラインが（１００）と等価な方向となってしまい、劈開によるダイシングがおこなえないという課題があった。

また、特開２００３−６９０１０によれば、トレンチ２０の両側に第２導電型の拡散層を設け、トレンチ２０の側壁の表面に堆積する第１ゲート酸化膜と、トレンチ２０の側壁の表面を酸化膜に変質させる第２ゲート酸化膜と、を順番に積層することで、トレンチ２０の側壁のゲート酸化膜１６の厚さを均一にすることができる。しかしながら、トレンチ２０の側壁にゲート酸化膜１６を形成するのに手間がかかるという課題があった。

これらの課題を解決するため、実施の形態２においてはトレンチ２０の側壁にゲート酸化膜１６を作成する際、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成するようにした。ＣＶＤ法によって作成されるＣＶＤ酸化膜は、たとえば、ＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）である。ゲート酸化膜１６を熱酸化により形成する場合、ゲート酸化膜１６の厚さが面方位に依存する。一方、ＣＶＤ法などの堆積によりゲート酸化膜１６を形成する場合、ゲート酸化膜１６の厚さは面方位に依存しない。これによって、ＣＶＤ法によってゲート酸化膜１６を形成する場合、シリコンウェハ１を４５°回転させなくても、ゲート酸化膜１６の厚さを均一にすることができる。したがって、スクライブライン３が（１１０）と等価な方向に配置されているので、劈開によるダイシングをおこなうことができる。

上述したように、実施の形態２によれば、シリコンウェハ１に形成される素子２がトレンチゲート構造を有する素子２であっても、トレンチ２０の側壁に形成されるゲート酸化膜１６をＣＶＤ酸化膜にすることで、実施の形態１と同様の効果を得ることができる。

以上のように、本発明にかかる半導体装置の製造方法は、電力変換装置などに使用されるパワー半導体装置に有用であり、特に、１５０μｍ以下の薄いシリコンウェハを用いた半導体装置に適している。

実施の形態１にかかる半導体装置を形成する方位を示す説明図である。 劈開によるダイシング方法について示す説明図である。 図２−１をＡ方向から見た側面図である。 シリコンウェハの厚さに対する劈開能力を示す説明図である。 トレンチゲート構造を有する半導体装置の構造を示す断面図である。 実施の形態２にかかるトレンチゲート構造を有する半導体装置を形成する方位と、従来のトレンチゲート構造を有する半導体装置を形成する方位と、を示す説明図である。 従来のプレーナゲート構造を有するノンパンチスルー型ＩＧＢＴの構造を示す断面図である。 従来のプレーナゲート構造を有するパンチスルー型ＩＧＢＴの構造を示す断面図である。 エピタキシャル成長法を用いずにバッファ層が形成されたパンチスルー型ＩＧＢＴの構造を示す断面図である。 ダイサーを用いたダイシング方法について示す説明図である。 図９−１をＢ方向から見た側面図である。 図９−１または図９−２に示すダイシング方法における問題点について示した説明図である。

符号の説明

１ シリコンウェハ
２ 素子
３ スクライブライン
４ オリフラ

Claims (2)

1. スクライブラインが（１１０）方向、または、（１１０）方向と等価な方向に伸びるように、シリコンウェハに複数の素子を形成する形成工程と、
   素子形成後の前記シリコンウェハを研磨して１５０μｍ以下の厚さにする研磨工程と、
   研磨後の前記シリコンウェハを前記スクライブラインに沿って劈開して各素子をチップ化する劈開工程と、
   を含むことを特徴とする半導体装置の製造方法。
2. 前記形成工程は、
   前記シリコンウェハにトレンチを、該トレンチの長手方向が前記スクライブラインの伸びる方向と同一の方向、または、当該スクライブラインの伸びる方向と等価な方向となるように形成する工程と、
   前記トレンチ内にＣＶＤ法によりゲート酸化膜を形成する工程と、
   を含むことを特徴とする請求項１に記載の半導体装置の製造方法。

Images