JP4834309B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP4834309B2 JP4834309B2 JP2005017066A JP2005017066A JP4834309B2 JP 4834309 B2 JP4834309 B2 JP 4834309B2 JP 2005017066 A JP2005017066 A JP 2005017066A JP 2005017066 A JP2005017066 A JP 2005017066A JP 4834309 B2 JP4834309 B2 JP 4834309B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor layer
- semiconductor
- manufacturing
- layer
- impurities
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Electrodes Of Semiconductors (AREA)
Description
本発明では、複数の半導体領域を組合せた構造を利用することによって、種々の種類の半導体装置を実現することができる。典型的にはIGBT(Insulated Gate Bipolar Transistor)やMOSFET(Metal Oxide Silicon Field Effect Transistor)等のスイッチング用半導体装置、ダイオード、あるいは半導体を利用する抵抗やコンデンサ等を例示することができる。以下の明細書の記載において、半導体領域を説明するためにIGBTの構成要素の名称を用いることがあるが、それは説明の便宜のためであり、IGBT以外の半導体装置を除外する意図ではないことに留意されたい。
半導体層の表面側に複数の半導体領域を組合せた構造を作り込むときに、半導体層に反りやチッピング等が発生するのを回避するために、約500μm〜700μm程度の厚い半導体層を用意する。そして、その厚い半導体層の表面側に複数の半導体領域を組合せた構造を作り込む。次いで、半導体層の表面に金属パターンを形成して組合せ構造を構成する領域に接続する。次に、半導体層を裏面から研磨し、半導体層を薄層化する(例えば、約100μmまで薄層化する)。薄層化した後に、半導体層の裏面に不純物を導入する。次に、熱処理して導入した不純物を活性化する。その後に半導体層の裏面に電極を形成する。特許文献1に、IGBTのコレクタ領域を製造する方法が記載されている。
熱処理に代えて、例えばレーザーアニールを利用して不純物を短時間で活性化する技術も知られている。短時間で活性化することによって、表面側にまで熱が伝達しないように調整することができる。しかしながら、レーザーアニールによって活性化できる範囲は裏面のごく近傍(約0.5μm以下)でしかなく、半導体層の裏面側の深部にまで活性化することができない。このため、半導体装置の種類によっては、必要な特性を付与できないことがある。
これらの現象を図14を用いて説明する。図14の縦軸が不純物濃度であり、横軸が半導体層の裏面からの深さを示す。実線で示す図中82が半導体層の裏面側に実際に導入された不純物の濃度分布である。従来の製造方法では、高温の熱処理が実施できないので、図中86に示すように、導入された不純物の電気的活性化率は低くなってしまう。またレーザーアニールを利用したとしても、図中84に示すように、活性化された不純物が存在する範囲は裏面のごく近傍となってしまう。理想的には、図中88に示すように、半導体層の裏面側の深部にまで、高い濃度で不純物を活性化させることが望まれている。
本発明では、裏面不純物拡散領域を先に形成する。これによって、不純物を活性化するための熱処理を高温で実施できるようにする。本発明では、先に裏面不純物拡散領域を形成した半導体層の表面に複数の半導体領域を作り込む際に、半導体層に反りやチッピング等が発生するのを防止できる技術を提供する。これにより、薄い半導体層の裏面側の不純物を高濃度で活性化するができる。
上記の製造方法では、金属パターンを形成するより先に、半導体層の裏面側に不純物を導入する。その後に、半導体層の裏面に接着層を介して支持基板を固定する。支持基板を固定することによって、半導体層に対して機械的強度が付与される。次の工程で、半導体層の表面から半導体層を削ることによって半導体層の層厚を調整する。半導体層が薄層化されても、支持基板によって半導体層の機械的強度は確保されている。したがって、薄層化された半導体層の表面に半導体領域の組合せ構造を作り込んだとしても、反りやチッピング等は発生しない。次に、半導体層の表面に半導体領域の組合せ構造に接続する金属パターンを形成するが、これよりも先に、半導体層を加熱して半導体層に導入した不純物を活性化する工程を実施しておく。この加熱処理の工程は金属パターンを形成するより先に実施されるので、金属パターンの融点の制限を受けずに、高温で加熱処理を実施することができる。そして最後に半導体層と支持基板を分離する。これらの工程を経て、薄層化された半導体層の表面側に複数の半導体領域の組合せ構造が作り込まれているとともに、裏面側に活性化した不純物を含む領域が形成されている半導体装置を得ることができる。
なお、前記の加熱処理は、それ専用に独立した工程として実施してもよく、あるいは半導体層の表面側に半導体領域の組合せ構造を形成する際に行われる加熱処理と兼用してもよい。また、接着層の種類によっては、半導体層と支持基板を固定する際に加熱処理を伴うものもある。この場合は、その固定する際の加熱処理によって、半導体層の裏面側に導入した不純物を活性化させることもできる。
接着層が酸化シリコンである場合、例えば、フッ酸(HF)等のエッチング液を利用することによって、接着層を選択的にエッチングすることができる。
保護膜を形成することによって、半導体領域の組合せ構造と金属パターンの損傷を防ぐことができる。さらに、後の工程において、支持基板が取り除かれたとしても、保護膜によって半導体層に対して機械的強度を付与することができる。製造後の搬送等において半導体層が破壊される事態を回避することができる。
本発明の製造方法によると、従来の製造方法のように、半導体層の裏面側に導入された不純物を活性化するための処理において、半導体層の表面側の金属パターンに基づく制限(例えば、温度、時間等)が無くなる。したがって、半導体層の裏面側に導入された不純物を十分に活性化させることができる。所望する裏面側半導体拡散領域を容易に形成することができる。例えば、半導体層の裏面側の浅部と深部に向けて、異なる不純物濃度で不純物を導入しても、異なる濃度で活性化した領域を形成することができる。また、それぞれ異なる導電型の不純物を導入したとしても、それぞれの導電型の不純物を活性化させることもできる。多様な裏面側半導体拡散領域を形成することができる。
この場合、半導体層の裏面側に導入された不純物によって形成される裏面側半導体拡散領域は、IGBTのコレクタ領域となる。IGBTはバイポーラで動作するタイプであり、コレクタ領域の不純物濃度等は一方のキャリアの注入にとって極めて重要な領域である。上記の製造方法を利用すると、コレクタ領域は活性化した不純物を高濃度に含むことができる。このため、コレクタ領域から供給されるキャリアの注入効率が向上し半導体装置のオン電圧が低減される。
(第1形態) 半導体層の厚みは150μm以下である。このような薄層化された半導体層であっても、反りやチッピング等を発生させずに、半導体装置を得ることができる。
(第2形態) 半導体層の裏面における活性化した不純物濃度は、1×1017cm−3以上である。半導体層の裏面に形成される電極とのオーミック性を向上させることができる。
(第3形態) 半導体領域の組合せ構造を作り込む工程は、800℃以上の加熱処理工程を含む。この加熱処理工程は、半導体層の表面側の半導体領域に導入されている不純物を熱拡散させるための処理であるが、この加熱処理工程によって、半導体層の裏面側に導入されている不純物も熱拡散される。
次に、図5に示すように、半導体層20の表面側に複数の半導体領域の組合せ構造が作り込まれている表面側半導体領域42を形成する。この例では、表面側半導体領域42にIGBTを構成する構成要素の一部が形成されており、具体的には、p型のボディ領域、n+型のエミッタ領域、p+型のボディコンタクト領域等の構成要素が作り込まれている。なお、表面側半導体領域42の詳細な構造に関しては、本出願人が既に出願している特開2004−39893等を参考にしてほしい。半導体層20は薄層化されているが、支持基板32によって機械的強度が確保されているので、表面側半導体領域42を作り込んだとしても、反りやチッピング等が発生しない。表面側半導体領域42を安定して作り込むことができる。また、表面側半導体領域42を作り込む際に、ボディ領域、エミッタ領域、さらにボディコンタクト領域等を熱拡散させるための加熱処理が実施される。この加熱処理によって、裏面側半導体拡散領域22の不純物も熱拡散する。これにより、裏面側半導体拡散領域22を画定する範囲が半導体層20の深部側へ広がる。裏面側半導体拡散領域22が半導体層20の裏面側の深部にかけて広く形成される。裏面側半導体拡散領域22の層厚が大きくなるということもできる。次に、図5の表面側半導体領域42の表面に金属パターン52を600℃以下の低温で形成する。金属パターン52には、ゲート電極やエミッタ電極等が含まれる。ゲート電極の材料にはポリシリコンが用いられ、エミッタ電極の材料にはアルミニウムが用いられている。
次に、図7に示すように、フッ酸(HF)を用いたウェットエッチングによって、接着層34を選択的に除去する。これにより、半導体層20と支持基板32は分離される。半導体層20と支持基板32は、フッ酸に対して耐エッチング性を有しているので、半導体層20と支持基板32は損傷をほとんど受けない。特に、支持基板32はその使用前後の状態がほとんど変化しないので、分離後の支持基板32を回収することによって再利用することができる。
次に、図8に示すように、アルコール洗浄によって保護膜62を除去すると、半導体層20の表面側に複数の半導体領域の組合せ構造が作り込まれているとともに、裏面側に活性化した不純物を高濃度に含む裏面側半導体拡散領域22が形成されている半導体装置を得ることができる。
この後に、半導体層20の裏面に、約200℃以下の低温化でアルミニウムからなる電極をスパッタリング法によって蒸着する。裏面側半導体拡散領域22に含まれる不純物は高い濃度で電気的に活性化しているので、蒸着された電極と裏面側半導体拡散領域22の電気的接続は、優れたオーミック性を示すことができる。
いずれの場合も、半導体層20の裏面における活性化した不純物濃度は約1×1017cm−3以上に達している。この濃度であると、蒸着された電極とのオーミック特性は極めて向上する。
また、図12に示すように、裏面側半導体拡散領域22を画定する範囲(図12中の図中12と図中14に示すように、不純物濃度が指数関数的に減少している範囲)が、半導体層20の裏面から半導体層20の深部にかけて、数μm〜数十μmの範囲に広く形成されている。本実施例の製造方法によると、従来の製造方法のように、裏面側半導体拡散領域を活性化するための処理において、半導体層の表面側のエミッタ電極に基づく温度の制限が無くなるので、図中14に示すように、裏面側半導体拡散領域22を高温で拡散させることができる。条件によっては、裏面側半導体拡散領域22をさらに拡散させることも可能である。このことは次の利点を有している。従来の裏面側半導体拡散領域は、[背景技術]で説明したように、その厚みが0.5μm程度でしか形成することができなかった。このため、半導体層の裏面に電極を形成すると、その電極の一部が裏面側半導体拡散領域を超えて半導体層内に侵入し、いわゆるスパイクが発生するという問題があった。このスパイクが半導体装置の特性に悪影響を及ぼしていた。一方、本実施例の裏面側半導体拡散領域22は、その厚みが数μm〜数十μmで形成されている。したがって、電極が裏面側半導体拡散領域22の範囲を超えて半導体層内に侵入することが防止されている。半導体装置の特性の悪化を防止することができる。
さらに、本実施例のように、半導体装置にバイポーラ動作する半導体スイッチング用装置を形成すると、裏面側半導体拡散領域22はキャリアを供給する機能を有する領域となる。本実施例の製造方法を利用して裏面側半導体拡散領域22を形成すると、裏面側半導体拡散領域22に含まれる不純物濃度は高濃度に活性化する。したがって、活性化した不純物が高濃度に含まれるために、裏面側半導体拡散領域22から供給される正孔の注入効率が向上し、オン電圧の低い半導体装置を得ることができる。また、高温で熱処理を実施することができるために、裏面側半導体拡散領域22には結晶欠陥も少ない。リーク電流の発生も抑制されている。
接着層34をフッ酸によってウェットエッチングすると、フッ酸(HF)が毛細現象によって空間72内に進入する。フッ酸と接着層72の接触面積が大きくなるので、接着層72が短時間でエッチングされる。したがって製造に要する時間が短縮され、製造コストを削減することができる。
この例は、支持基板32自体をエッチングによって除去する工程を備えた製造方法である。図6に示す状態までの製造方法は、前記した実施例と同一である。図6に示す状態を得た後に、図10に示すように、支持基板32を選択的にエッチング除去する。エッチング液には、水酸化テトラメチルアンモニウム溶液等を利用することができる。これにより、支持基板32は完全に除去される。次に、露出する接着層34をフッ酸等を用いてエッチング除去する。
この製造方法を利用すると、支持基板32を再利用することはできないものの、支持基板32と接着層34を除去するのに要する時間を極めて短縮することができる。
本実施例の製造方法を利用すると、従来の製造方法のように、裏面側半導体拡散領域を活性化するための処理において、半導体層の表面側のエミッタ電極に基づく温度の制限が無くなるので、半導体層20の裏面側に導入された不純物を、高温化で十分に活性化させることができる。したがって、所望する裏面側半導体拡散領域を容易に形成することができる。図13に示すように、異なる導電型の半導体領域であっても簡単に得ることができるのである。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
22:裏面側半導体注入(拡散)領域
32:支持基板
34:接着層
42:表面側半導体領域
52:金属パターン
62:保護膜
72:空間
Claims (6)
- 半導体層の表面側に複数の半導体領域の組合せ構造が作り込まれているとともに、裏面側に活性化した不純物を含む領域が形成されている半導体装置を製造する方法であり、
その半導体層の裏面側に不純物を導入する工程と、
その半導体層の裏面に分散配置された複数の接着層を介して支持基板を固定する工程と、
その半導体層を表面から削ることによってその半導体層の層厚を調整する工程と、
その半導体層の表面側に複数の半導体領域の組合せ構造を形成する工程と、
その半導体層の表面に、前記組合せ構造に接続する金属パターンを形成する工程と、
接着層の側面から内部に入り込むとともに接着層と接着層の間にある空間にエッチング材を導入し、接着層をエッチングすることによって半導体層と支持基板を分離する工程と、
を備えており、
前記金属パターンを形成するのに先立って、半導体層を加熱して半導体層に導入した不純物を活性化する工程を実施することを特徴とする製造方法。 - 接着層をエッチングした後に、支持基板を回収する工程をさらに備えていることを特徴とする請求項1の製造方法。
- 接着層が酸化シリコンであることを特徴とする請求項1又は2の製造方法。
- 半導体層の表面側に複数の半導体領域の組合せ構造を形成する工程と、半導体層と支持基板を分離する工程の間に、半導体層の表面に保護膜を形成する工程を実施することを特徴とする請求項1〜3のいずれかの製造方法。
- 半導体層の裏面側に不純物を導入する工程では、半導体層の裏面側の浅部と深部に向けて、異なる不純物濃度又は異なる導電型の不純物を導入することを特徴とする請求項1〜4のいずれかの製造方法。
- 半導体装置が、縦型のIGBTであることを特徴とする請求項1〜5のいずれかの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005017066A JP4834309B2 (ja) | 2005-01-25 | 2005-01-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005017066A JP4834309B2 (ja) | 2005-01-25 | 2005-01-25 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006210411A JP2006210411A (ja) | 2006-08-10 |
JP4834309B2 true JP4834309B2 (ja) | 2011-12-14 |
Family
ID=36966951
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005017066A Expired - Fee Related JP4834309B2 (ja) | 2005-01-25 | 2005-01-25 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4834309B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5428149B2 (ja) * | 2007-11-19 | 2014-02-26 | 富士電機株式会社 | 半導体素子の製造方法 |
JP5621271B2 (ja) * | 2010-02-12 | 2014-11-12 | 富士電機株式会社 | 逆阻止形絶縁ゲート型バイポーラトランジスタの製造方法 |
JP2014007325A (ja) * | 2012-06-26 | 2014-01-16 | Sumitomo Electric Ind Ltd | 炭化珪素半導体装置の製造方法 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2579979B2 (ja) * | 1987-02-26 | 1997-02-12 | 株式会社東芝 | 半導体素子の製造方法 |
JP2689047B2 (ja) * | 1991-07-24 | 1997-12-10 | 三菱電機株式会社 | 絶縁ゲート型バイポーラトランジスタとその製造方法 |
JP2002261281A (ja) * | 2001-03-01 | 2002-09-13 | Hitachi Ltd | 絶縁ゲートバイポーラトランジスタの製造方法 |
FR2823599B1 (fr) * | 2001-04-13 | 2004-12-17 | Commissariat Energie Atomique | Substrat demomtable a tenue mecanique controlee et procede de realisation |
JP2004014748A (ja) * | 2002-06-06 | 2004-01-15 | Honda Motor Co Ltd | 半導体装置の製造方法 |
-
2005
- 2005-01-25 JP JP2005017066A patent/JP4834309B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2006210411A (ja) | 2006-08-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4802380B2 (ja) | 半導体基板の製造方法 | |
JP3764343B2 (ja) | 半導体装置の製造方法 | |
US8163630B2 (en) | Method of manufacturing a semiconductor device | |
JP5272299B2 (ja) | 半導体装置およびその製造方法 | |
JP5655931B2 (ja) | 半導体装置の製造方法 | |
JPH05347413A (ja) | 半導体装置の製造方法 | |
CN109427563B (zh) | 碳化硅器件和用于制造碳化硅器件的方法 | |
CN110752256B (zh) | 一种碳化硅肖特基钳位晶体管及其制备方法 | |
JP4372082B2 (ja) | 半導体装置とその製造方法 | |
US10249499B2 (en) | Method for manufacturing a semiconductor device comprising a thin semiconductor wafer | |
JP4834309B2 (ja) | 半導体装置の製造方法 | |
JP5292810B2 (ja) | Soi基板の製造方法 | |
CN104979161A (zh) | 半导体器件的制作方法及ti-igbt的制作方法 | |
JP2000196047A (ja) | Soi基板及びその製造方法 | |
JP2003197633A (ja) | 半導体装置の製造方法 | |
US20160203977A1 (en) | Semiconductor Arrangement Including Buried Anodic Oxide and Manufacturing Method | |
JP2002502115A (ja) | ダイオードの製造方法 | |
JP5372377B2 (ja) | 高電圧電力半導体の製造方法 | |
JP2004119498A (ja) | 半導体装置の製造方法 | |
JP4554898B2 (ja) | 半導体装置の製造方法 | |
JP2004207567A (ja) | 半導体装置の製造方法 | |
JP2006156687A (ja) | エピタキシャルウェーハ | |
JP2969669B2 (ja) | 半導体装置の製造方法 | |
JP2002353470A (ja) | 可変容量ダイオード及びその製造方法 | |
JP2004014743A (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070525 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110628 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110824 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110913 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110926 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140930 Year of fee payment: 3 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313532 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140930 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |