JP2002353470A - 可変容量ダイオード及びその製造方法 - Google Patents
可変容量ダイオード及びその製造方法Info
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Abstract
て、不純物濃度の分布を急峻にするとともに不純物濃度
を低くすることである。 【解決手段】 n型エピタキシャル層2の表面に第1ポ
リシリコン層を形成して第1ポリシリコン層の上からn
型不純物をドーピングしてn+拡散領域3を形成し、n
型エピタキシャル層2の表面に第2ポリシリコン層を形
成し第2ポリシリコン層の上からp型不純物をドーピン
グしてp+拡散領域4を形成する。第1及び第2ポリシ
リコンは開口を有し、この開口を介してアノード電極8
がp+拡散層4に電気的に接続されるように形成する。
ポリシリコン層に不純物をドーピングして不純物拡散領
域を形成するため、不純物拡散領域を浅く形成できる。
Description
ド、特に、高周波回路に用いられるディスクリートの可
変容量ダイオードに関する。
を印加したときのpn接合の空乏層がコンデンサとして
働くことを利用するダイオードである。可変容量ダイオ
ードの空乏層の容量は、逆バイアスの大きさを変更する
ことにより調節される。このような空乏層の容量の変化
を利用して、可変容量ダイオードを同調・周波数逓倍・
周波数変換・自動周波数制御などに利用している。
例えば、n型半導体基板上にn型エピタキシャル層を形
成し、n型エピタキシャル層の表面に酸化膜を形成す
る。次に、酸化膜上からn型エピタキシャル層にn型不
純物を高濃度にイオン注入し、その後アニールしてn+
拡散層を形成する。n+拡散層を形成した後、酸化膜上
からn型エピタキシャル層にp型不純物を高濃度にイオ
ン注入し、その後アニールしてn型エピタキシャル層の
表面にn+拡散層と重なるようにp+拡散層を形成する。
このようにpn接合を形成した後、酸化膜をエッチング
してp+拡散層の一部を露出させ、p+拡散層に電気的に
接続されるようにアノード電極を形成する。そして最後
に、n型半導体基板の裏面にカソード電極を形成する。
容量電圧変化率を高くするためには、p型及びn型の不
純物濃度の分布を急峻にする必要があり、また、高周波
特性を向上させるには、p型及びn型の不純物濃度を低
くする必要がある。上述したような、酸化膜を介してn
+拡散層を形成した後にp+拡散層を形成してpn接合を
形成する方法では、p+拡散層を浅く形成することに限
界があり、それに応じてn+拡散層も浅くすることがで
きない。したがって、従来の製造方法では、p+拡散層
及びn+拡散層を深く形成する必要があり、不純物濃度
を低くすること及び不純物濃度分布を急峻にすることに
限界がある。その結果、可変容量ダイオードの容量電圧
変化率及び高周波特性をこれ以上向上させることが困難
である。
n接合を浅く形成して、不純物濃度の分布を急峻にする
とともに不純物濃度を低くすることである。
ダイオードの製造方法は、半導体基板上に可変容量ダイ
オードを製造する方法であって、以下の工程を含んでい
る。即ち、半導体基板の表面に第1導電型エピタキシャ
ル層を形成する工程と;第1導電型エピタキシャル層上
に第1ポリシリコン層を形成する工程と;第1ポリシリ
コン層上から第1導電型不純物を高濃度に注入する工程
と;第1ポリシリコン層を熱酸化して第1熱酸化膜を形
成した後、第1熱酸化膜の一部をエッチングして第1導
電型エピタキシャル層を露出する工程と;露出された第
1導電型エピタキシャル層及び第1熱酸化膜の表面に第
2ポリシリコン層を形成する工程と;第2ポリシリコン
層上から第2導電型不純物を注入する工程と;第2ポリ
シリコン層を熱酸化して第2熱酸化膜を形成した後、第
2熱酸化膜の一部をエッチングして第1導電型エピタキ
シャル層を露出する工程と;露出された第1導電型エピ
タキシャル層の表面に第1電極を形成する工程と;半導
体基板の裏面に第2電極を形成する工程と;を含んでい
る。
方法では、第1ポリシリコン層上から第1導電型不純物
を注入した後に熱処理をして、n型エピタキシャル層表
面に第1導電型不純物拡散領域を形成する。その後、第
2ポリシリコン層上から第2導電型不純物を注入した後
に熱処理をして、n型エピタキシャル層表面に第1導電
型不純物拡散領域に重なるように第2導電型不純物拡散
領域を形成する。また第1及び第2ポリシリコン層は、
それぞれ不純物が注入された後に熱酸化され、電極が形
成される領域がエッチングにより取り除かれる。第1発
明に係る可変容量ダイオードによれば、従来のように酸
化膜を介して不純物を注入するのではなく、ポリシリコ
ン層に不純物を注入した後に熱処理を施して不純物拡散
領域を形成するので、第1導電型エピタキシャル層には
不純物が深く侵入せず、p型及びn型の不純物拡散領域
を浅く形成できる。不純物拡散領域を浅く形成すること
ができるので、不純物濃度を低減でき、不純物拡散領域
の濃度分布を急峻にすることができる。また、不純物が
注入されたポリシリコン層を熱酸化し、電極が形成され
る部分を取り除くので、電極からみた不純物拡散領域は
さらに浅くなる。
方法は、半導体基板上に可変容量ダイオードを製造する
方法であって、以下の工程を含んでいる。即ち、半導体
基板の表面に第1導電型エピタキシャル層を形成する工
程と;第1導電型エピタキシャル層上に第1ポリシリコ
ン層を形成する工程と;第1ポリシリコン層上から第1
導電型不純物を高濃度に注入する工程と;第1ポリシリ
コン層を熱酸化して第1熱酸化膜を形成した後、第1熱
酸化膜の一部をエッチングして第1導電型エピタキシャ
ル層を露出する工程と;露出された第1導電型エピタキ
シャル層の表面に第2ポリシリコン層を形成する工程
と;第2ポリシリコン層上から第2導電型不純物を注入
する工程と;第2ポリシリコン層表面に第1電極を形成
する工程と;半導体基板の裏面に第2電極を形成する工
程と;を含んでいる。
方法では、第2ポリシリコン層をエッチングせずに、第
2ポリシリコン層表面に第1電極を形成する。第1電極
の下に第2ポリシリコン層を残すので、その分だけ第1
発明の場合よりも不純物拡散領域が厚くなるが、この場
合も、ポリシリコン層を形成した後に不純物を注入する
ので、従来より不純物拡散領域を浅く形成できる。これ
により、不純物濃度を低減でき、不純物拡散領域の濃度
分布を急峻にすることができる。
導体基板上に形成される可変容量ダイオードであって、
半導体基板の表面に形成された第1導電型エピタキシャ
ル層と、第1導電型エピタキシャル層に形成された第1
導電型不純物拡散領域と、第1導電型エピタキシャル層
の表面に第1導電型不純物拡散領域に重なるように形成
された第2導電型不純物拡散領域と、第2導電型不純物
拡散領域を露出するように開口を有して形成されるポリ
シリコン酸化膜と、露出された第2導電型不純物拡散領
域及びポリシリコン酸化膜の表面に形成される第1電極
と、半導体基板の裏面に形成される第2電極とを備えて
いる。
ポリシリコン層上から不純物を注入して第1及び第2不
純物拡散領域を形成する。そのため、不純物が第1導電
型エピタキシャル層に深く入りこまず、第1及び第2不
純物拡散領域を浅く形成することができる。これによ
り、不純物濃度を低減し、不純物濃度の分布を急峻にす
ることができる。また、ポリシリコン層は、熱酸化さ
れ、電極が形成される部分が取り除かれるので、電極か
らみた不純物拡散領域はさらに浅い。
導体基板上に形成される可変容量ダイオードであって、
半導体基板の表面に形成された第1導電型エピタキシャ
ル層と、第1導電型エピタキシャル層に形成された第1
導電型不純物拡散領域と、第1導電型エピタキシャル層
の表面に第1導電型不純物拡散領域に重なるように形成
された第2導電型不純物拡散領域と、第2導電型不純物
拡散領域上に形成されるポリシリコン層と、ポリシリコ
ン層の表面上に形成される第1電極と、半導体基板の裏
面に形成される第2電極とを備えている。
ポリシリコン層上から不純物を注入することにより第1
及び第2不純物拡散領域を形成する。そのため、不純物
が第1導電型エピタキシャル層に深く入りこまず、第1
及び第2不純物拡散領域を浅く形成することができる。
この可変容量ダイオードは、第2発明において述べたと
同様に、第1電極の下にポリシリコン層を残すので、そ
の分だけ第3発明の場合よりも不純物拡散領域が厚くな
るが、この場合も、ポリシリコン層を形成した後に不純
物を注入するので、従来より不純物拡散領域を浅く形成
することができる。これにより、不純物濃度を低減で
き、不純物濃度の分布を急峻にすることができる。
形態例に係る可変容量ダイオードを示した断面構造図で
ある。この可変容量ダイオードは、n型半導体基板1
と、n型半導体基板1上にエピタキシャル成長によって
形成されたn型エピタキシャル層2と、n型エピタキシ
ャル層2の所定領域にn型不純物が高濃度に注入された
n+拡散層3と、n+拡散層3に重なるようにn型エピタ
キシャル層2の表面に形成されたp+拡散層4と、p+拡
散層4の所定領域に開口部を有するように形成された熱
酸化膜5と、熱酸化膜5と同じパターンに開口部を有す
るように熱酸化膜5の表面に形成された第1ポリシリコ
ン熱酸化膜6と、熱酸化膜5及び第1ポリシリコン熱酸
化膜6の開口部を介してp+拡散層4及び第1ポリシリ
コン熱酸化膜6表面に形成され、p+拡散層4の一部を
露出するように形成される第2ポリシリコン熱酸化膜7
と、露出されたp+拡散層4に電気的に接続されるよう
にAlSiにより形成される可変容量ダイオードのアノ
ード電極8と、第2ポリシリコン熱酸化膜7及びアノー
ド電極8の一部を覆うように形成される保護膜9と、n
型半導体基板1の裏面にAu、Ag等により形成される
可変容量ダイオードのカソード電極10とを備えてい
る。
示した可変容量ダイオードの製造プロセスを説明するた
めの断面構成図である。以下、図2〜図7及び図1を参
照して、本実施形態例の可変容量ダイオードの製造プロ
セスについて説明する。
019atoms/cm3のAsを含むn型半導体基板1
にSiをエピタキシャル成長させ、n型エピタキシャル
層2を形成する。
ャル層2の表面を熱酸化させて熱酸化膜5を形成し、フ
ォトレジストパターンを形成後にエッチングすることに
よりn+拡散層3を形成すべき位置に開口部11を形成
する。
に、n型エピタキシャル層2及び熱酸化膜5の表面上に
ポリシリコンを積層して第1ポリシリコン層6’を形成
する。次に、第1ポリシリコン層6’にAsを1016〜
1018atoms/cm3の濃度でイオン注入した後、
第1ポリシリコン層6’を熱酸化することにより、As
を拡散させて図5に示すようなn+拡散層3を形成す
る。n+拡散層3を形成した後、第1ポリシリコン層
6’を熱酸化することにより形成した第1ポリシリコン
熱酸化膜6及び熱酸化膜5を、図5に示すように、同じ
パターンにエッチングする。
ャル層2及び第1ポリシリコン熱酸化膜6の表面上にポ
リシリコンを積層し、第2ポリシリコン層7’を形成す
る。次に、第2ポリシリコン層7’にBを1019〜10
20atoms/cm3の濃度でイオン注入し、第2ポリ
シリコン層7’を熱酸化することにより、図7に示すよ
うに、n型エピタキシャル層2の表面にn+拡散層3よ
りも広いp+拡散層4を形成する。p+拡散層4を形成し
た後、第2ポリシリコン層7’が熱酸化されて形成され
た第2ポリシリコン熱酸化膜7をエッチングして、アノ
ード電極8を形成するべき領域に開口部12を形成し、
p+拡散層4の表面を露出させる。
面上及び開口部12を介してp+拡散層4の表面上に、
AlSiのターゲットを用いてAlSiをスパッタリン
グにより堆積させる。その後AlSi上にフォトレジス
トパターンを形成してAlSiをエッチングすることに
より、図1に示すようにP+拡散層4の上部のみアノー
ド電極8を形成する。その後、第2ポリシリコン酸化膜
7及びアノード電極8上にCVDによりSi3N4などの
保護膜9を形成する。保護膜9上にフォトレジストパタ
ーンを形成後、保護膜9をエッチングすることにより、
アノード電極8の一部を露出する。最後にn型半導体基
板1の裏面を研磨後、AuやAgを蒸着させてカソード
電極10を形成する。
明の可変容量ダイオードのpn接合の不純物濃度の分布
を示す模式図である。縦軸は不純物濃度であり、横軸は
n型エピタキシャル層2の表面からの深さxjである。
図8(a)は、従来の可変容量ダイオードの場合であ
り、n型エピタキシャル層の表面上に酸化膜を形成後、
この酸化膜を介して不純物をイオン注入した場合の不純
物濃度の分布を示している。一方、図8(b)は、本実
施形態例による可変容量ダイオードの場合であり、上述
したように、n型エピタキシャル層2上のポリシリコン
層6’,7’を介して不純物をイオン注入した場合の不
純物濃度を示している。
法によれば、同図(a)に示すように、p+拡散層を1
μmより浅く形成することができない。そのため、n+
拡散層3も、予め2μmの深さに形成している。一方、
本実施形態例のようにポリシリコン層6’,7’を形成
した後に不純物をイオン注入する方法によれば、不純物
がn型エピタキシャル層2に深く侵入せず、p+拡散層
4を0.5μm、すなわち従来の半分の厚さに形成でき
る。そのため、n+拡散層3も従来の半分程度の深さで
ある1μmに形成されている。p+拡散層4及びn+拡散
層3を浅く形成できるので、p型及びn型両方の不純物
濃度を低減することができ、p型及びn型両方の不純物
濃度の分布を急峻にすることができる。また、不純物が
注入されたポリシリコン層6’,7’を熱酸化し、電極
が形成される部分を取り除くので、電極からみたn+拡
散層3及びp+拡散層4はさらに浅くなる。
物濃度の分布を急峻にすることができるので、本実施形
態例の可変容量ダイオードでは、図9に示すように、逆
バイアス電圧に対する空乏層容量の変化の比(電圧容量
変化率)を大きくすることができる。
く形成できるので、n型エピタキシャル層2を薄くする
ことができ、アノード電極8とカソード電極10との間
の直列抵抗を低くすることができる。また、p型及びn
型の不純物濃度を下げることができ、キャリアの移動が
速くなり、可変容量ダイオードの高周波特性を改善する
ことができる。
図7に示すように、第2ポリシリコン層7’を熱酸化し
て第2ポリシリコン熱酸化膜7を形成し、その後第2ポ
リシリコン熱酸化膜7の一部をエッチングして開口部1
2を形成したが、熱酸化せずに図10に示すように第2
ポリシリコン層7’の表面にアノード電極8を形成して
もよい。この場合、第2ポリシリコン層7’もp+拡散
層として残るが、第2ポリシリコン層7’とp+拡散層
4とを合わせた深さは、従来のp+拡散層よりも浅くな
る。
ャル層の表面上にポリシリコン層を形成した後に、ポリ
シリコン層に不純物をイオン注入するので、不純物拡散
領域を浅く形成することができる。これにより、不純物
濃度を低減でき、不純物濃度の分布を急峻にすることが
できる。この結果、可変容量ダイオードの電圧容量変化
率及び高周波特性を向上させることができる。
ドを示した断面構造図。
図。
示した断面構造図。
Claims (4)
- 【請求項1】半導体基板上に可変容量ダイオードを製造
する方法であって、 前記半導体基板の表面に第1導電型エピタキシャル層を
形成する工程と、 前記第1導電型エピタキシャル層上に第1ポリシリコン
層を形成する工程と、 前記第1ポリシリコン層上から第1導電型不純物を高濃
度に注入する工程と、 前記第1ポリシリコン層を熱酸化して第1熱酸化膜を形
成した後、第1熱酸化膜の一部をエッチングして前記第
1導電型エピタキシャル層を露出する工程と、 前記第1導電型エピタキシャル層及び第1熱酸化膜の表
面に第2ポリシリコン層を形成する工程と、 前記第2ポリシリコン層上から第2導電型不純物を注入
する工程と、 前記第2ポリシリコン層を熱酸化して第2熱酸化膜を形
成した後、第2熱酸化膜の一部をエッチングして前記第
1導電型エピタキシャル層を露出する工程と、 前記第1導電型エピタキシャル層の表面に第1電極を形
成する工程と、 前記半導体基板の裏面に第2電極を形成する工程と、を
含む可変容量ダイオードの製造方法。 - 【請求項2】半導体基板上に可変容量ダイオードを製造
する方法であって、 前記半導体基板の表面に第1導電型エピタキシャル層を
形成する工程と、 前記第1導電型エピタキシャル層上に第1ポリシリコン
層を形成する工程と、 前記第1ポリシリコン層上から第1導電型不純物を高濃
度に注入する工程と、 前記第1ポリシリコン層を熱酸化して第1熱酸化膜を形
成した後、第1熱酸化膜の一部をエッチングして前記第
1導電型エピタキシャル層を露出する工程と、 前記第1導電型エピタキシャル層及び第1熱酸化膜表面
に第2ポリシリコン層を形成する工程と、 前記第2ポリシリコン層上から第2導電型不純物を注入
する工程と、 前記第2ポリシリコン層表面に第1電極を形成する工程
と、 前記半導体基板の裏面に第2電極を形成する工程と、を
含む可変容量ダイオードの製造方法。 - 【請求項3】半導体基板上に形成される可変容量ダイオ
ードであって、 前記半導体基板の表面に形成された第1導電型エピタキ
シャル層と、 前記第1導電型エピタキシャル層に形成された第1導電
型不純物拡散領域と、 前記第1導電型エピタキシャル層の表面に前記第1導電
型不純物拡散領域に重なるように形成された第2導電型
不純物拡散領域と、 前記第2導電型不純物拡散領域を露出する開口部が形成
されたポリシリコン酸化膜と、 前記第2導電型不純物拡散膜及び前記ポリシリコン酸化
膜の表面に形成される第1電極と、 前記半導体基板の裏面に形成される第2電極と、を備え
る可変容量ダイオード。 - 【請求項4】半導体基板上に形成される可変容量ダイオ
ードであって、 前記半導体基板の表面に形成された第1導電型エピタキ
シャル層と、 前記第1導電型エピタキシャル層に形成された第1導電
型不純物拡散領域と、 前記第1導電型不純物拡散領域に重なるように形成され
た第2導電型不純物拡散領域と、 前記第2導電型不純物拡散領域上に形成されるポリシリ
コン層と、 前記ポリシリコン層の表面上に形成される第1電極と、 前記半導体基板の裏面に形成される第2電極と、を備え
る可変容量ダイオード。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2001153604A JP5072146B2 (ja) | 2001-05-23 | 2001-05-23 | 可変容量ダイオード及びその製造方法 |
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007059800A (ja) * | 2005-08-26 | 2007-03-08 | Fuji Electric Device Technology Co Ltd | 縦型ツェナーダイオードの製造方法および縦型ツェナーダイオード |
CN117238974A (zh) * | 2023-09-21 | 2023-12-15 | 扬州国宇电子有限公司 | 一种等差式多环区的超突变变容二极管及其制备方法 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60169135A (ja) * | 1984-02-13 | 1985-09-02 | Rohm Co Ltd | ポリシリコン電極形成方法 |
JPH02201971A (ja) * | 1989-01-30 | 1990-08-10 | Toko Inc | 可変容量ダイオード素子とその製造方法 |
JPH04177770A (ja) * | 1990-11-09 | 1992-06-24 | Nec Corp | 可変容量ダイオードおよびその製造方法 |
JPH07147420A (ja) * | 1993-11-25 | 1995-06-06 | Nec Corp | 可変容量装置および該可変容量装置を有する半導体集積回路装置 |
-
2001
- 2001-05-23 JP JP2001153604A patent/JP5072146B2/ja not_active Expired - Fee Related
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60169135A (ja) * | 1984-02-13 | 1985-09-02 | Rohm Co Ltd | ポリシリコン電極形成方法 |
JPH02201971A (ja) * | 1989-01-30 | 1990-08-10 | Toko Inc | 可変容量ダイオード素子とその製造方法 |
JPH04177770A (ja) * | 1990-11-09 | 1992-06-24 | Nec Corp | 可変容量ダイオードおよびその製造方法 |
JPH07147420A (ja) * | 1993-11-25 | 1995-06-06 | Nec Corp | 可変容量装置および該可変容量装置を有する半導体集積回路装置 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007059800A (ja) * | 2005-08-26 | 2007-03-08 | Fuji Electric Device Technology Co Ltd | 縦型ツェナーダイオードの製造方法および縦型ツェナーダイオード |
CN117238974A (zh) * | 2023-09-21 | 2023-12-15 | 扬州国宇电子有限公司 | 一种等差式多环区的超突变变容二极管及其制备方法 |
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