JP4623923B2 - 接合型ｆｅｔおよびその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は接合型ＦＥＴおよびその製造方法に係り、特にノイズ特性を向上できる接合型ＦＥＴおよびその製造方法に関する。
【０００２】
【従来の技術】
従来の接合型ＦＥＴは、例えばＰ型半導体基板にＮ型ウェル領域を設け、Ｎ型ウェル領域にＮ＋型ソース領域およびドレイン領域を設け、ソース領域およびドレイン領域間にゲート電極を形成している（例えば特許文献１参照。）。
【０００３】
図８（Ａ）は従来の接合型ＦＥＴを示す平面図であり、図８（Ｂ）は図８（Ａ）のＢ−Ｂ線の断面図である。
【０００４】
Ｐ型基板２１上に膜厚３μｍ程度のＰ型エピタキシャル層２２を成長させた後、Ｎ型エピタキシャル層を形成して、Ｐ型基板２１に達するＰ＋型絶縁分離領域２３を形成して接合型ＦＥＴを形成するＮ型ウェル領域２４を区画し取り囲む。
【０００５】
ウェル領域２４の表面から内部にＮ＋型ソース領域２５およびＮ＋型ドレイン領域２６が形成され、ソース電極２９およびドレイン電極３０が絶縁膜４０に設けられたコンタクト孔を通してソース領域２５およびドレイン領域２６にそれぞれ接続形成されている。また、ソース領域２５とドレイン領域２６の間にゲート電極３１に接続するゲート領域２７が表面から内部に形成されている。
【０００６】
ソースおよびドレイン領域２５、２６はこの接合型ＦＥＴの要求される耐圧（例えば１０Ｖ）を満たすように、Ｐ＋型絶縁絶縁分離領域２３、Ｐ＋型ゲート領域２７およびＰ型基板２１からのそれぞれの距離が決められている。
【０００７】
ソース領域２５とドレイン領域２６とを分離するように両者間に形成されたゲート領域２７の深さは、この接合型ＦＥＴの性能を左右する重要なファクターであり、深くすればＮ型ウェル領域２４に形成されるチャネル領域の幅が狭くなり、ＩＤＳＳ（ドレイン電極−ソース電極間に一定電圧を印加したときにドレインに流れる電流）は小さくなり、ＶＧＳ（ｏｆｆ）（接合型ＦＥＴをオフするのに必要なゲート電圧）は小さくなる。
【０００８】
図９を参照して、従来の接合型ＦＥＴの製造方法を説明する。
【０００９】
第１工程：まず、Ｐ型基板２１にＰ型エピタキシャル層２２とＮ型エピタキシャル層を積層し、Ｐ＋型絶縁分離領域２３によりＮ型ウェル領域４を分離形成する（図９（Ａ））。
【００１０】
第２工程：ゲート領域２７形成のために酸化膜４０の所定の位置を開口し、Ｐ＋型不純物を注入・拡散する。この不純物濃度は１０１６オーダーであり、ゲート領域２７深さによりＶｐをコントロールする（図９（Ｂ））。
【００１１】
第３工程：ソース領域２５およびドレイン領域２６となる所定の位置の酸化膜４０を開口して、Ｎ＋型不純物（例えばＰ）を注入・拡散してソース領域２５およびドレイン領域２６を形成する（図９（Ｃ））。
【００１２】
第４工程：ソース領域２５およびドレイン領域２６にコンタクトするソース電極２９およびドレイン電極３０を形成し、裏面にゲート領域２７と接続するゲート電極３１を形成する（図９（Ｄ））。
【００１３】
【特許文献１】
特開平０８−２２７９００号公報 （第２頁 第６図）
【００１４】
【発明が解決しようとする課題】
例えばセンサ用に採用される接合型ＦＥＴでは、ノイズ特性が重要である。ノイズ特性の改善にはリーク電流の低減や、動作部の内部抵抗の低減が必要であるが、接合型ＦＥＴでは、動作領域となるＮウェル領域２４と、周囲のＰ型領域で形成されるＰＮ接合部分のリーク電流の発生が避けられない。特に、図８の構造においては、各ウェル領域２４に設けられるゲート領域２７は絶縁分離領域２３を介して基板裏面のゲート電極３１と接続する。つまり、装置の入力抵抗を低くするため、このＰ型基板２１、Ｐ型エピタキシャル層２２および絶縁分離領域２３は不純物濃度が高濃度になっている。つまり、Ｎ型ウェル領域２４との濃度差が大きいため、リーク電流も大きくなってしまう。例えばＮ型ウェル領域２４の不純物濃度を高くするとリーク電流の低減は抑えられるが、電流経路となるウェル領域の特性が変動してしまう。
【００１５】
このように従来では、リーク電流および動作部の内部抵抗により、特に、接合型ＦＥＴをセンサにセットした場合、そのノイズ特性が劣化する問題があった。
【００１６】
【課題を解決するための手段】
本発明はかかる課題に鑑みてなされ、第１に、一導電型の半導体層と、該半導体層に設けられ一導電型絶縁分離領域で分離された逆導電型のウェル領域と、前記ウェル領域に設けられた逆導電型のソース領域およびドレイン領域と、前記ソース領域およびドレイン領域の間の前記ウェル領域に設けられた一導電型のゲート領域とを具備する接合型ＦＥＴにおいて、前記絶縁分離領域および前記ウェル領域の界面に一導電型不純物拡散領域を設けることにより、解決するものである。
【００１７】
第２に、一導電型の半導体基板と、該基板上に設けられた一導電型エエピタキシャル層と、該エピタキシャル層上に設けられ一導電型絶縁分離領域で分離された逆導電型のウェル領域と、前記ウェル領域に設けられた逆導電型のソース領域およびドレイン領域と、前記ソース領域およびドレイン領域の間の前記ウェル領域に設けられ一導電型のゲート領域と、前記ソース領域およびドレイン領域とコンタクトするソース電極およびドレイン電極と、前記半導体基板に設けられ前記ゲート領域と接続するゲート電極とを具備する接合型ＦＥＴにおいて、前記絶縁分離領域および前記ウェル領域の界面に一導電型不純物拡散領域を設けることにより、解決するものである。
【００１８】
また、前記ゲート領域と前記一導電型不純物拡散領域は、同一不純物濃度であり、ほぼ同一の深さに設けられることを特徴とするものである。
【００１９】
また、前記一導電型不純物拡散領域の不純物濃度は、前記絶縁分離領域の不純物濃度よりも低いことを特徴とするものである。
【００２０】
また、前記ゲート領域と前記ウェル領域の不純物濃度は、同程度に設けることを特徴とするものである。
【００２１】
また、前記ソースおよびドレイン領域を所定の耐圧が確保できる限界まで深く設けることを特徴とするものである。
【００２２】
また、前記ソースおよびドレイン領域は、第１の逆導電型不純物を深く拡散した領域の表面に第２の逆導電型不純物を拡散してなることを特徴とするものである。
【００２３】
第３に、一導電型半導体層に一導電型絶縁分離領域で分離された逆導電型のウェル領域を形成する工程と、前記ウェル領域に逆導電型のソース領域およびドレイン領域を形成する工程と、前記ウェル領域の前記ソース領域およびドレイン領域の間に一導電型のゲート領域を形成し、同時に前記絶縁分離領域と前記ウェル領域界面に一導電型不純物拡散領域を形成する工程とを具備することにより、解決するものである。
【００２４】
第４に、一導電型半導体基板上に一導電型エピタキシャル層と逆導電型エピタキシャル層を積層し、前記一導電型エピタキシャル層まで達する一導電型絶縁分離領域を形成して逆導電型のウェル領域を形成する工程と、前記ウェル領域に高濃度の逆導電型不純物を拡散してソース領域およびドレイン領域を形成する工程と、前記ウェル領域の前記ソース領域およびドレイン領域の間に一導電型不純物を拡散してゲート領域を形成し、同時に前記絶縁分離領域と前記ウェル領域界面に一導電型不純物拡散領域を形成する工程と、前記ソース領域およびドレイン領域にコンタクトするソース電極及びドレイン電極を形成し、前記基板裏面に前記ゲート領域に接続するゲート電極を形成する工程とを具備することにより、解決するものである。
【００２５】
また、前記ゲート領域および一導電型不純物拡散領域は、同一濃度の不純物を注入し、同一の拡散条件で形成されることを特徴とするものである。
【００２６】
また、前記一導電型不純物拡散領域の不純物濃度は、前記絶縁分離領域の不純物濃度よりも低く形成することを特徴とするものである。
【００２７】
また、前記ソース領域及びドレイン領域は前記ゲート領域の形成工程より前に形成されることを特徴とするものである。
【００２８】
また、前記ソース領域及びドレイン領域は、第１の逆導電型不純物を所定の耐圧が確保できる限界の深さまで拡散し、更に表面に第２の逆導電型不純物を拡散して形成することを特徴とするものである。
【００２９】
【発明の実施の形態】
本発明による接合型ＦＥＴを、図１から図７を用いて詳細に説明する。
【００３０】
図１（Ａ）は、接合型ＦＥＴの平面図であり、図１（Ｂ）は図１（Ａ）のＡ−Ａ線断面図である。
【００３１】
このように、本発明の接合型ＦＥＴは、半導体基板１と、エピタキシャル層２と、絶縁分離領域３と、ウェル領域４と、ソース領域５と、ドレイン領域６と、ゲート領域７と、一導電型不純物拡散領域８と、ソース電極９と、ドレイン電極１０と、ゲート電極１１とから構成される。
【００３２】
半導体基板１は、Ｐ型基板であり、その上にＰ型エピタキシャル層２が積層される。ウェル領域４は、Ｐ型エピタキシャル層に積層したＮ型エピタキシャル層を、絶縁分離領域３にて分離した領域であり、基板上に複数設けられる。
【００３３】
絶縁分離領域３は、高濃度のＰ＋型領域であり、Ｎ型エピタキシャル層を貫通しＰ型エピタキシャル層２まで到達させることにより、Ｎ型ウェル領域４を分離形成する。
【００３４】
ソース領域５は、ウェル領域４にＮ＋型不純物を注入・拡散して形成した領域である。ソース領域５は、この接合型ＦＥＴの要求される耐圧（例えば１０Ｖ）を満たすように、絶縁分離領域３、ゲート領域７からのそれぞれの距離が決められており、従来のソース領域２５よりも深く設ける。この深さは、耐圧を確保できる限界の深さであり、例えば、２．０μｍ程度である。
【００３５】
ドレイン領域６は、ウェル領域４にＮ＋型不純物を注入・拡散して形成した領域である。ドレイン領域６は、この接合型ＦＥＴの要求される耐圧（例えば１０Ｖ）を満たすように、絶縁分離領域３、ゲート領域７からのそれぞれの距離が決められており、従来のドレイン領域２６よりも深く設ける。この深さは、耐圧を確保できる限界の深さであり、例えば、２．０μｍ程度である。
【００３６】
ソース領域５とドレイン領域６を深く設けることにより、ウェル層４（動作領域）の抵抗を低減できる。すなわち動作部の内部抵抗を低減できるので、ノイズ特性の向上に寄与できる。
【００３７】
また、ソース領域５およびドレイン領域６を形成する不純物は例えば第１のＮ＋型不純物であるＰ（リン）と第２のＮ＋型不純物であるＡｓ（ヒ素）である。第１のＮ＋型不純物（Ｐ）の注入・拡散によりして所定の耐圧が確保できる限界の深さ（例えば２．０μｍ程度）に設け、第２のＮ＋型不純物（Ａｓ）をその表面から例えば０．１μｍ程度の深さにに注入・拡散して表面の不純物濃度を高くする。これにより、ソース電極９およびドレイン電極１０となる金属層と、ソース領域５およびドレイン領域６とが形成するオーミック接合の抵抗を低減することができる。
【００３８】
ゲート領域７は、ウェル領域４のソース領域５とドレイン領域６間に設けられたＰ＋型不純物拡散領域である。ゲート領域７の不純物濃度は、従来より低濃度とし、ウェル領域４とほぼ同程度に設ける。具体的には、４×１０１４ｃｍ−３から１×１０１５ｃｍ―３程度が好適である。これにより後述するが、ＩＧＳＳの電圧依存性を安定化することができる。すなわち、電圧が高い領域でもリーク電流を抑制でき、ノイズ特性が向上する。
【００３９】
また、ゲート領域７の深さは、この接合型ＦＥＴの性能を左右する重要なファクターであり、深くすればチャネル領域となるウェル領域４底部までの幅が狭くなり、ＩＤＳＳ（ドレイン電極−ソース電極間に一定電圧を印加したときにドレインに流れる電流）は小さくなり、ＶＧＳ（ｏｆｆ）（接合型ＦＥＴをオフするのに必要なゲート電圧）は小さくなる。
【００４０】
一導電型不純物拡散領域８は、絶縁分離領域３とウェル領域４の界面に設けられたＰ＋型不純物拡散領域である。ゲート領域７と同濃度のＰ＋型不純物領域であり、絶縁分離領域３よりも不純物濃度が１桁低い。不純物濃度差の大きいＰＮ接合となるウェル領域４と絶縁分離領域３の界面に不純物濃度の低い一導電型不純物拡散領域８を設けることにより、濃度差の大きいＰＮ接合面積がこの一導電型不純物拡散領域８の分だけ低減できるので、リーク電流が抑制できる。一導電型不純物拡散領域８の一部はウェル領域４と重畳するか当接するように形成する。
【００４１】
ソース電極９およびドレイン電極１０は、それぞれソース領域５およびドレイン領域６にコンタクトして基板表面に設けられ、ゲート電極１１は基板裏面に設けられ、ゲート領域７と絶縁分離領域３を介して接続する。
【００４２】
本発明の第１の特徴は、ゲート領域７の不純物濃度を低減することにある。これにより、図２の如く、リーク電流を低減できる。
【００４３】
図２は、ゲート領域７の不純物ドーズ量と、ＩＧＳＳ（リーク電流）の関係を示す特性図である。
【００４４】
まず、図２（Ａ）は、ゲート領域７形成時の不純物ドーズ量によるＩＧＳＳ−ＶＧＳ依存性を示す図である。破線が従来構造の特性であり、ゲート領域２７のドーズ量は１０１６オーダーである。一方、本発明の実施形態においては、ドーズ量が１×１０１４ｃｍ−３（丸）と４×１０１４ｃｍ−３（四角）について測定したものである。このように、破線で示す従来構造と比較して、ゲート領域７の不純物濃度の低い本実施形態の構造によればＩＧＳＳ、すなわちリーク電流を低減することができる。特に、初期リーク電流は、不純物濃度によらず、従来と比較して低減している。
【００４５】
また、図２（Ｂ）は、ＩＧＳＳ−ゲート領域７の不純物ドーズ量相関図であり、ゲート領域７形成の不純物濃度を変化させ、それぞれ複数回ＩＧＳＳを測定した上限（四角）と下限（丸）をプロットしたものである。
【００４６】
ゲート領域７の不純物濃度は、高すぎるとリーク電流の増加となる。また低濃度にしすぎてもウェル領域４との濃度差が大きくなってしまい、やはりリーク電流を大きくする原因となる。これは、図２（Ｂ）のドーズ量が低い場合にＩＧＳＳが増加していることからも明らかである。すなわち、ゲート領域７は、従来の不純物濃度よりも低く、かつ、Ｎウェル領域４との濃度差が大きくならない、４×１０１４ｃｍ−３から１×１０１５ｃｍ―３程度の濃度が好適である。
【００４７】
このように、ゲート領域７の不純物濃度を低く、Ｎウェル領域４と同程度にすることにより、ＩＧＳＳの電圧依存性を安定化し、従来と比較してリーク電流を低減することができる。
【００４８】
ゲート領域７の不純物濃度を従来よりも低減すると、ゲート抵抗は従来より高くなるが、ノイズ特性の改善にはゲート抵抗はほとんど影響せず、問題はない。
【００４９】
第２の特徴は、ウェル領域４と絶縁分離領域３の界面に設けた一導電型高濃度不純物拡散領域８にある。ゲート領域７と同濃度で、絶縁分離領域３よりも充分不純物濃度が低い一導電型高濃度不純物拡散領域８を界面に設けることにより、濃度差の大きいＰＮ接合となる絶縁分離領域３とウェル領域４のＰＮ接合面積がこの一導電型不純物拡散領域８の分だけ低減できるので、リーク電流が抑制できる。
【００５０】
第３の特徴は、ソース領域５およびドレイン領域６をそれぞれ耐圧を確保できる限界まで深く設けることにある。これにより、動作部の内部抵抗が低減するので、この点からもノイズ特性が向上する。
【００５１】
第４に、ソース領域５およびドレイン領域６は、第１のＮ＋型不純物（Ｐ）による深い拡散領域の表面に第２のＮ＋型不純物（Ａｓ）の拡散領域を設けて、表面を高濃度化することにある。これにより、動作部の内部抵抗を低減し、且つ、ソース電極９およびドレイン電極１０とのオーミック接合の抵抗を低減することができる。
【００５２】
図３は、従来構造と本発明の実施形態によるノイズ特性の比較を示す。尚、この図は接合型ＦＥＴをセンサ用としてセットした場合の特性であり、図３（Ａ）はｆ＝０〜１００ＫＨｚのノイズを示し、図３（Ｂ）はｆ＝０〜１０ＫＨｚまでの拡大図である。また、破線が従来品の特性であり、実線が本発明のゲート領域７のドーズ量１×１０１５ｃｍ−３の場合の特性である。上記の如く、本発明の実施形態によれば、リーク電流の低減と、内部抵抗の低減を実現できるので、図３の如くノイズ特性を改善することができる。
【００５３】
次に、図４から図７に、本発明の接合型ＦＥＴの製造方法を説明する。
【００５４】
本発明の接合型ＦＥＴの製造方法は、一導電型半導体基板上に一導電型エピタキシャル層と逆導電型エピタキシャル層を積層し、前記一導電型エピタキシャル層まで達する一導電型絶縁分離領域を形成して逆導電型のウェル領域を形成する工程と、前記ウェル領域に高濃度の逆導電型不純物を拡散してソース領域およびドレイン領域を形成する工程と、前記ウェル領域の前記ソース領域およびドレイン領域の間に一導電型不純物を拡散してゲート領域を形成し、同時に前記絶縁分離領域と前記ウェル領域界面に一導電型不純物拡散領域を形成する工程と、前記ソース領域およびドレイン領域にコンタクトするソース電極及びドレイン電極を形成し、前記基板裏面に前記ゲート領域に接続するゲート電極を形成する工程とから構成される。
【００５５】
本発明の第１の工程は、図４に示す如く、一導電型半導体基板１上に一導電型エピタキシャル層２と逆導電型エピタキシャル層を積層し、前記一導電型エピタキシャル層２まで達する一導電型絶縁分離領域３を形成して逆導電型のウェル領域４を形成することにある。
【００５６】
Ｐ型半導体基板１にＰ型エピタキシャル層２と、Ｎ型エピタキシャル層を積層する。絶縁分離領域３を形成するため、全面に形成された酸化膜２０の所定の位置を開口して、高濃度（程度）のＰ＋型不純物を注入・拡散し、Ｐ型エピタキシャル層２まで達する高濃度Ｐ＋型不純物領域からなる絶縁分離領域３を形成する。これによりＮ型エピタキシャル層は分離され、Ｎ型ウェル領域４が形成される。
【００５７】
本発明の第２の工程は、図５に示す如く、前記ウェル領域４に高濃度の逆導電型不純物を拡散してソース領域５およびドレイン領域６を形成することにある。
【００５８】
本工程は、本発明の第１の特徴となる工程である。まず、全面に再度酸化膜２０を形成し、ソース領域５およびドレイン領域６を形成する所定の位置を開口して、Ｐ＋型不純物をイオン注入する。次に熱処理により拡散し、従来より深く、耐圧を確保できる限界の深さ（例えば２．０μｍ程度）のソース領域５およびドレイン領域６を形成する。
【００５９】
ソース領域５およびドレイン領域６を深くすることにより、ウェル領域４（動作領域）の抵抗を低減することができ、ノイズ特性を向上することができる。
【００６０】
ここで、まず第１のＮ＋型不純物（例えばＰ）を注入・拡散して所定の深さ、例えば２．０μｍ程度に形成し、さらにその表面から０．１μｍ程度の深さに第２のＮ＋型不純物（例えばＡｓ）を注入・拡散して表面の不純物濃度を高くする。これにより、後の工程でソース電極９およびドレイン電極１０となる金属層と、ソース領域５およびドレイン領域６とのオーミック接合の抵抗を低減することができる。
【００６１】
また、第１のＮ＋型不純物としてＰを、第２のＮ＋型不純物としてＡｓを用いて、両不純物を注入後、同時に拡散しても良い。Ａｓは原子サイズが大きくＳｉ中の拡散が進まないため、同様に表面の高濃度化がはかれる。
【００６２】
ゲート領域７はその深さがＦＥＴの特性を決める要因となるが、ゲート領域７形成前にソースおよびドレイン領域５、６を形成することでゲート深さを考慮せずに深いソース領域５およびドレイン領域６が形成できる。これにより、深いソース領域５およびドレイン領域６が電流経路の一部となるため、動作部の内部抵抗を低減し、リーク電流を抑制することができる。
【００６３】
本発明の第３の工程は、図６に示す如く、前記ソース領域５およびドレイン領域６間の前記ウェル領域４に一導電型不純物を拡散してゲート領域７を形成し、同時に前記絶縁分離領域３と前記ウェル領域４界面に一導電型不純物拡散領域８を形成することにある。
【００６４】
本工程は、本発明の第２の特徴となる工程である。再度全面に酸化膜２０を形成し、ゲート領域７および一導電型不純物拡散領域８を形成する所定の位置の酸化膜２０を開口する。ゲート領域７はソース領域５およびドレイン領域６の間で、両領域５、６から等距離に形成する。また、一導電型不純物拡散領域８は、絶縁分離領域３とウェル領域４の界面で、その一部がウェル領域４と重畳するか当接するように形成する。
【００６５】
次に、ドーズ量が４×１０１４ｃｍ−３から１×１０１５ｃｍ―３程度のＰ＋型不純物を注入・拡散してゲート領域７および一導電型不純物拡散領域８を同時に形成する。ゲート領域７を従来よりも低い不純物濃度で形成することにより、ＩＧＳＳの電圧依存性を安定化することができる。すなわち、電圧が高い領域でもリーク電流を抑制でき、ノイズ特性が向上する。
【００６６】
また、絶縁分離領域３の一部で、一導電型不純物拡散領域８がウェル領域４とＰＮ接合を形成する。従来は高濃度のＰ型不純物領域である絶縁分離領域３とウェル領域４がＰＮ接合を形成しており、不純物濃度の差が大きいためリーク電流も多くなっていたが、本発明によれば、一導電型不純物拡散領域８部分において、ＰＮ接合の不純物濃度差を従来より低減できる。つまり、不純物濃度差の大きいＰＮ接合面積を低減できるので、リーク電流を抑制できる。
【００６７】
ここで、ゲート領域７の深さにより、Ｖｐをコントロールする。ゲート領域７を深くすればチャネル領域となるウェル領域４底部までの幅が狭くなり、ＩＤＳＳ（ドレイン電極−ソース電極間に一定電圧を印加したときにドレインに流れる電流）は小さくなり、ＶＧＳ（ｏｆｆ）（接合型ＦＥＴをオフするのに必要なゲート電圧）は小さくなる。
【００６８】
従来は、ゲート領域７形成後にソース領域５およびドレイン領域７を形成していたが、本実施形態ではゲート領域７形成後に拡散工程がない。つまり、深いソース領域５およびドレイン領域６を形成しても、その後のゲート領域７形成で所定のＶｐが得られるようにコントロールすればよく、特性が変動することはない。
【００６９】
また、一導電型不純物拡散領域８は、ゲート領域７形成のパターンを変更するだけでよく、ゲート領域７と同時に形成できる。つまり、同一工程において、低濃度のゲート領域７と、ＰＮ接合の濃度差の小さくなる一導電型不純物拡散領域８を形成できるので、製造工程を増やさずに、リーク電流を低減することができる。
【００７０】
本発明の第４の工程は、図７に示す如く、前記ソース領域５およびドレイン領域６にコンタクトするソース電極９及びドレイン電極１０を形成し、前記基板裏面に前記ゲート領域７に接続するゲート電極１１を形成することにある。
【００７１】
基板表面の酸化膜２０を開口して、ソース領域５およびドレイン領域６表面を露出し、Ａｌ等の金属を蒸着し、所定の電極構造にパターニングし、ソース電極９およびドレイン電極１０を形成する。また、基板裏面には絶縁分離領域３を介してゲート領域７に接続するゲート電極１１を形成する。
【００７２】
【発明の効果】
本発明によれば、以下の効果が得られる。
【００７３】
第１に、ゲート領域７の不純物濃度を低減することにより、リーク電流を低減し、ノイズ特性を向上させることができる。
【００７４】
第２に、低濃度化したゲート領域７と同じ不純物濃度の一導電型不純物拡散領域８を、ウェル領域４と絶縁分離領域３の界面に設けることにより、その部分において、従来よりもＰＮ接合の不純物濃度差を小さくできる。ウェル領域４と絶縁分離領域３とからなる不純物濃度差の大きいＰＮ接合面積を低減できるため、リーク電流の抑制に寄与できる。
【００７５】
第３に、ソース領域５およびドレイン領域６を耐圧を確保できる限界まで深くすることにより、動作部の内部抵抗を低減し、これによっても、リーク電流を低減することができる。
【００７６】
第４に、ソース領域５およびドレイン領域６表面にＡｓの拡散領域を更に設け、表面の不純物濃度を高くすることにより、ソース電極９およびドレイン電極１０となる金属層とソース領域５およびドレイン領域６とのオーミック接合の抵抗を低減することができる。
【００７７】
第５に、一導電型不純物拡散領域８は、ゲート領域７形成のパターンを変更するだけでよく、ゲート領域７と同時に形成できるので、従来と比較して製造工程を増やさずに、リーク電流を低減する製造方法を提供できる。
【００７８】
第６に、ゲート領域７形成前に、ソース領域５およびドレイン領域６を形成することで、ゲート領域７の深さを変動せずに深いソース領域５およびドレイン領域６が形成でき、Ｖｐ特性を変動させずに内部抵抗を低減できる。
【００７９】
このように、リーク電流の低減と、動作部の内部抵抗を低減できるので、ノイズ特性を大幅に向上させることができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の（Ａ）平面図、（Ｂ）断面図である。
【図２】本発明の半導体装置の特性図である。
【図３】本発明の半導体装置の特性図である。
【図４】本発明の半導体装置の製造方法を説明する断面図である。
【図５】本発明の半導体装置の製造方法を説明する断面図である。
【図６】本発明の半導体装置の製造方法を説明する断面図である。
【図７】本発明の半導体装置の製造方法を説明する断面図である。
【図８】従来の半導体装置の（Ａ）平面図、（Ｂ）断面図である。
【図９】従来の半導体装置の製造方法を説明する断面図である。
【符号の説明】
１ Ｐ＋型半導体基板
２ Ｐ＋型エピタキシャル層
３ 絶縁分離領域
４ ウェル領域
５ ソース領域
６ ドレイン領域
７ ゲート領域
８ 一導電型不純物拡散領域
９ ソース電極
１０ ドレイン電極
１１ ゲート電極
２０ 酸化膜
２１ Ｐ＋型半導体基板
２２ Ｐ＋型エピタキシャル層
２３ 絶縁分離領域
２４ ウェル領域
２５ ソース領域
２６ ドレイン領域
２７ ゲート領域
２９ ソース電極
３０ ドレイン電極
３１ ゲート電極
４０ 酸化膜
【発明の属する技術分野】
本発明は接合型ＦＥＴおよびその製造方法に係り、特にノイズ特性を向上できる接合型ＦＥＴおよびその製造方法に関する。
【０００２】
【従来の技術】
従来の接合型ＦＥＴは、例えばＰ型半導体基板にＮ型ウェル領域を設け、Ｎ型ウェル領域にＮ＋型ソース領域およびドレイン領域を設け、ソース領域およびドレイン領域間にゲート電極を形成している（例えば特許文献１参照。）。
【０００３】
図８（Ａ）は従来の接合型ＦＥＴを示す平面図であり、図８（Ｂ）は図８（Ａ）のＢ−Ｂ線の断面図である。
【０００４】
Ｐ型基板２１上に膜厚３μｍ程度のＰ型エピタキシャル層２２を成長させた後、Ｎ型エピタキシャル層を形成して、Ｐ型基板２１に達するＰ＋型絶縁分離領域２３を形成して接合型ＦＥＴを形成するＮ型ウェル領域２４を区画し取り囲む。
【０００５】
ウェル領域２４の表面から内部にＮ＋型ソース領域２５およびＮ＋型ドレイン領域２６が形成され、ソース電極２９およびドレイン電極３０が絶縁膜４０に設けられたコンタクト孔を通してソース領域２５およびドレイン領域２６にそれぞれ接続形成されている。また、ソース領域２５とドレイン領域２６の間にゲート電極３１に接続するゲート領域２７が表面から内部に形成されている。
【０００６】
ソースおよびドレイン領域２５、２６はこの接合型ＦＥＴの要求される耐圧（例えば１０Ｖ）を満たすように、Ｐ＋型絶縁絶縁分離領域２３、Ｐ＋型ゲート領域２７およびＰ型基板２１からのそれぞれの距離が決められている。
【０００７】
ソース領域２５とドレイン領域２６とを分離するように両者間に形成されたゲート領域２７の深さは、この接合型ＦＥＴの性能を左右する重要なファクターであり、深くすればＮ型ウェル領域２４に形成されるチャネル領域の幅が狭くなり、ＩＤＳＳ（ドレイン電極−ソース電極間に一定電圧を印加したときにドレインに流れる電流）は小さくなり、ＶＧＳ（ｏｆｆ）（接合型ＦＥＴをオフするのに必要なゲート電圧）は小さくなる。
【０００８】
図９を参照して、従来の接合型ＦＥＴの製造方法を説明する。
【０００９】
第１工程：まず、Ｐ型基板２１にＰ型エピタキシャル層２２とＮ型エピタキシャル層を積層し、Ｐ＋型絶縁分離領域２３によりＮ型ウェル領域４を分離形成する（図９（Ａ））。
【００１０】
第２工程：ゲート領域２７形成のために酸化膜４０の所定の位置を開口し、Ｐ＋型不純物を注入・拡散する。この不純物濃度は１０１６オーダーであり、ゲート領域２７深さによりＶｐをコントロールする（図９（Ｂ））。
【００１１】
第３工程：ソース領域２５およびドレイン領域２６となる所定の位置の酸化膜４０を開口して、Ｎ＋型不純物（例えばＰ）を注入・拡散してソース領域２５およびドレイン領域２６を形成する（図９（Ｃ））。
【００１２】
第４工程：ソース領域２５およびドレイン領域２６にコンタクトするソース電極２９およびドレイン電極３０を形成し、裏面にゲート領域２７と接続するゲート電極３１を形成する（図９（Ｄ））。
【００１３】
【特許文献１】
特開平０８−２２７９００号公報 （第２頁 第６図）
【００１４】
【発明が解決しようとする課題】
例えばセンサ用に採用される接合型ＦＥＴでは、ノイズ特性が重要である。ノイズ特性の改善にはリーク電流の低減や、動作部の内部抵抗の低減が必要であるが、接合型ＦＥＴでは、動作領域となるＮウェル領域２４と、周囲のＰ型領域で形成されるＰＮ接合部分のリーク電流の発生が避けられない。特に、図８の構造においては、各ウェル領域２４に設けられるゲート領域２７は絶縁分離領域２３を介して基板裏面のゲート電極３１と接続する。つまり、装置の入力抵抗を低くするため、このＰ型基板２１、Ｐ型エピタキシャル層２２および絶縁分離領域２３は不純物濃度が高濃度になっている。つまり、Ｎ型ウェル領域２４との濃度差が大きいため、リーク電流も大きくなってしまう。例えばＮ型ウェル領域２４の不純物濃度を高くするとリーク電流の低減は抑えられるが、電流経路となるウェル領域の特性が変動してしまう。
【００１５】
このように従来では、リーク電流および動作部の内部抵抗により、特に、接合型ＦＥＴをセンサにセットした場合、そのノイズ特性が劣化する問題があった。
【００１６】
【課題を解決するための手段】
本発明はかかる課題に鑑みてなされ、第１に、一導電型の半導体層と、該半導体層に設けられ一導電型絶縁分離領域で分離された逆導電型のウェル領域と、前記ウェル領域に設けられた逆導電型のソース領域およびドレイン領域と、前記ソース領域およびドレイン領域の間の前記ウェル領域に設けられた一導電型のゲート領域とを具備する接合型ＦＥＴにおいて、前記絶縁分離領域および前記ウェル領域の界面に一導電型不純物拡散領域を設けることにより、解決するものである。
【００１７】
第２に、一導電型の半導体基板と、該基板上に設けられた一導電型エエピタキシャル層と、該エピタキシャル層上に設けられ一導電型絶縁分離領域で分離された逆導電型のウェル領域と、前記ウェル領域に設けられた逆導電型のソース領域およびドレイン領域と、前記ソース領域およびドレイン領域の間の前記ウェル領域に設けられ一導電型のゲート領域と、前記ソース領域およびドレイン領域とコンタクトするソース電極およびドレイン電極と、前記半導体基板に設けられ前記ゲート領域と接続するゲート電極とを具備する接合型ＦＥＴにおいて、前記絶縁分離領域および前記ウェル領域の界面に一導電型不純物拡散領域を設けることにより、解決するものである。
【００１８】
また、前記ゲート領域と前記一導電型不純物拡散領域は、同一不純物濃度であり、ほぼ同一の深さに設けられることを特徴とするものである。
【００１９】
また、前記一導電型不純物拡散領域の不純物濃度は、前記絶縁分離領域の不純物濃度よりも低いことを特徴とするものである。
【００２０】
また、前記ゲート領域と前記ウェル領域の不純物濃度は、同程度に設けることを特徴とするものである。
【００２１】
また、前記ソースおよびドレイン領域を所定の耐圧が確保できる限界まで深く設けることを特徴とするものである。
【００２２】
また、前記ソースおよびドレイン領域は、第１の逆導電型不純物を深く拡散した領域の表面に第２の逆導電型不純物を拡散してなることを特徴とするものである。
【００２３】
第３に、一導電型半導体層に一導電型絶縁分離領域で分離された逆導電型のウェル領域を形成する工程と、前記ウェル領域に逆導電型のソース領域およびドレイン領域を形成する工程と、前記ウェル領域の前記ソース領域およびドレイン領域の間に一導電型のゲート領域を形成し、同時に前記絶縁分離領域と前記ウェル領域界面に一導電型不純物拡散領域を形成する工程とを具備することにより、解決するものである。
【００２４】
第４に、一導電型半導体基板上に一導電型エピタキシャル層と逆導電型エピタキシャル層を積層し、前記一導電型エピタキシャル層まで達する一導電型絶縁分離領域を形成して逆導電型のウェル領域を形成する工程と、前記ウェル領域に高濃度の逆導電型不純物を拡散してソース領域およびドレイン領域を形成する工程と、前記ウェル領域の前記ソース領域およびドレイン領域の間に一導電型不純物を拡散してゲート領域を形成し、同時に前記絶縁分離領域と前記ウェル領域界面に一導電型不純物拡散領域を形成する工程と、前記ソース領域およびドレイン領域にコンタクトするソース電極及びドレイン電極を形成し、前記基板裏面に前記ゲート領域に接続するゲート電極を形成する工程とを具備することにより、解決するものである。
【００２５】
また、前記ゲート領域および一導電型不純物拡散領域は、同一濃度の不純物を注入し、同一の拡散条件で形成されることを特徴とするものである。
【００２６】
また、前記一導電型不純物拡散領域の不純物濃度は、前記絶縁分離領域の不純物濃度よりも低く形成することを特徴とするものである。
【００２７】
また、前記ソース領域及びドレイン領域は前記ゲート領域の形成工程より前に形成されることを特徴とするものである。
【００２８】
また、前記ソース領域及びドレイン領域は、第１の逆導電型不純物を所定の耐圧が確保できる限界の深さまで拡散し、更に表面に第２の逆導電型不純物を拡散して形成することを特徴とするものである。
【００２９】
【発明の実施の形態】
本発明による接合型ＦＥＴを、図１から図７を用いて詳細に説明する。
【００３０】
図１（Ａ）は、接合型ＦＥＴの平面図であり、図１（Ｂ）は図１（Ａ）のＡ−Ａ線断面図である。
【００３１】
このように、本発明の接合型ＦＥＴは、半導体基板１と、エピタキシャル層２と、絶縁分離領域３と、ウェル領域４と、ソース領域５と、ドレイン領域６と、ゲート領域７と、一導電型不純物拡散領域８と、ソース電極９と、ドレイン電極１０と、ゲート電極１１とから構成される。
【００３２】
半導体基板１は、Ｐ型基板であり、その上にＰ型エピタキシャル層２が積層される。ウェル領域４は、Ｐ型エピタキシャル層に積層したＮ型エピタキシャル層を、絶縁分離領域３にて分離した領域であり、基板上に複数設けられる。
【００３３】
絶縁分離領域３は、高濃度のＰ＋型領域であり、Ｎ型エピタキシャル層を貫通しＰ型エピタキシャル層２まで到達させることにより、Ｎ型ウェル領域４を分離形成する。
【００３４】
ソース領域５は、ウェル領域４にＮ＋型不純物を注入・拡散して形成した領域である。ソース領域５は、この接合型ＦＥＴの要求される耐圧（例えば１０Ｖ）を満たすように、絶縁分離領域３、ゲート領域７からのそれぞれの距離が決められており、従来のソース領域２５よりも深く設ける。この深さは、耐圧を確保できる限界の深さであり、例えば、２．０μｍ程度である。
【００３５】
ドレイン領域６は、ウェル領域４にＮ＋型不純物を注入・拡散して形成した領域である。ドレイン領域６は、この接合型ＦＥＴの要求される耐圧（例えば１０Ｖ）を満たすように、絶縁分離領域３、ゲート領域７からのそれぞれの距離が決められており、従来のドレイン領域２６よりも深く設ける。この深さは、耐圧を確保できる限界の深さであり、例えば、２．０μｍ程度である。
【００３６】
ソース領域５とドレイン領域６を深く設けることにより、ウェル層４（動作領域）の抵抗を低減できる。すなわち動作部の内部抵抗を低減できるので、ノイズ特性の向上に寄与できる。
【００３７】
また、ソース領域５およびドレイン領域６を形成する不純物は例えば第１のＮ＋型不純物であるＰ（リン）と第２のＮ＋型不純物であるＡｓ（ヒ素）である。第１のＮ＋型不純物（Ｐ）の注入・拡散によりして所定の耐圧が確保できる限界の深さ（例えば２．０μｍ程度）に設け、第２のＮ＋型不純物（Ａｓ）をその表面から例えば０．１μｍ程度の深さにに注入・拡散して表面の不純物濃度を高くする。これにより、ソース電極９およびドレイン電極１０となる金属層と、ソース領域５およびドレイン領域６とが形成するオーミック接合の抵抗を低減することができる。
【００３８】
ゲート領域７は、ウェル領域４のソース領域５とドレイン領域６間に設けられたＰ＋型不純物拡散領域である。ゲート領域７の不純物濃度は、従来より低濃度とし、ウェル領域４とほぼ同程度に設ける。具体的には、４×１０１４ｃｍ−３から１×１０１５ｃｍ―３程度が好適である。これにより後述するが、ＩＧＳＳの電圧依存性を安定化することができる。すなわち、電圧が高い領域でもリーク電流を抑制でき、ノイズ特性が向上する。
【００３９】
また、ゲート領域７の深さは、この接合型ＦＥＴの性能を左右する重要なファクターであり、深くすればチャネル領域となるウェル領域４底部までの幅が狭くなり、ＩＤＳＳ（ドレイン電極−ソース電極間に一定電圧を印加したときにドレインに流れる電流）は小さくなり、ＶＧＳ（ｏｆｆ）（接合型ＦＥＴをオフするのに必要なゲート電圧）は小さくなる。
【００４０】
一導電型不純物拡散領域８は、絶縁分離領域３とウェル領域４の界面に設けられたＰ＋型不純物拡散領域である。ゲート領域７と同濃度のＰ＋型不純物領域であり、絶縁分離領域３よりも不純物濃度が１桁低い。不純物濃度差の大きいＰＮ接合となるウェル領域４と絶縁分離領域３の界面に不純物濃度の低い一導電型不純物拡散領域８を設けることにより、濃度差の大きいＰＮ接合面積がこの一導電型不純物拡散領域８の分だけ低減できるので、リーク電流が抑制できる。一導電型不純物拡散領域８の一部はウェル領域４と重畳するか当接するように形成する。
【００４１】
ソース電極９およびドレイン電極１０は、それぞれソース領域５およびドレイン領域６にコンタクトして基板表面に設けられ、ゲート電極１１は基板裏面に設けられ、ゲート領域７と絶縁分離領域３を介して接続する。
【００４２】
本発明の第１の特徴は、ゲート領域７の不純物濃度を低減することにある。これにより、図２の如く、リーク電流を低減できる。
【００４３】
図２は、ゲート領域７の不純物ドーズ量と、ＩＧＳＳ（リーク電流）の関係を示す特性図である。
【００４４】
まず、図２（Ａ）は、ゲート領域７形成時の不純物ドーズ量によるＩＧＳＳ−ＶＧＳ依存性を示す図である。破線が従来構造の特性であり、ゲート領域２７のドーズ量は１０１６オーダーである。一方、本発明の実施形態においては、ドーズ量が１×１０１４ｃｍ−３（丸）と４×１０１４ｃｍ−３（四角）について測定したものである。このように、破線で示す従来構造と比較して、ゲート領域７の不純物濃度の低い本実施形態の構造によればＩＧＳＳ、すなわちリーク電流を低減することができる。特に、初期リーク電流は、不純物濃度によらず、従来と比較して低減している。
【００４５】
また、図２（Ｂ）は、ＩＧＳＳ−ゲート領域７の不純物ドーズ量相関図であり、ゲート領域７形成の不純物濃度を変化させ、それぞれ複数回ＩＧＳＳを測定した上限（四角）と下限（丸）をプロットしたものである。
【００４６】
ゲート領域７の不純物濃度は、高すぎるとリーク電流の増加となる。また低濃度にしすぎてもウェル領域４との濃度差が大きくなってしまい、やはりリーク電流を大きくする原因となる。これは、図２（Ｂ）のドーズ量が低い場合にＩＧＳＳが増加していることからも明らかである。すなわち、ゲート領域７は、従来の不純物濃度よりも低く、かつ、Ｎウェル領域４との濃度差が大きくならない、４×１０１４ｃｍ−３から１×１０１５ｃｍ―３程度の濃度が好適である。
【００４７】
このように、ゲート領域７の不純物濃度を低く、Ｎウェル領域４と同程度にすることにより、ＩＧＳＳの電圧依存性を安定化し、従来と比較してリーク電流を低減することができる。
【００４８】
ゲート領域７の不純物濃度を従来よりも低減すると、ゲート抵抗は従来より高くなるが、ノイズ特性の改善にはゲート抵抗はほとんど影響せず、問題はない。
【００４９】
第２の特徴は、ウェル領域４と絶縁分離領域３の界面に設けた一導電型高濃度不純物拡散領域８にある。ゲート領域７と同濃度で、絶縁分離領域３よりも充分不純物濃度が低い一導電型高濃度不純物拡散領域８を界面に設けることにより、濃度差の大きいＰＮ接合となる絶縁分離領域３とウェル領域４のＰＮ接合面積がこの一導電型不純物拡散領域８の分だけ低減できるので、リーク電流が抑制できる。
【００５０】
第３の特徴は、ソース領域５およびドレイン領域６をそれぞれ耐圧を確保できる限界まで深く設けることにある。これにより、動作部の内部抵抗が低減するので、この点からもノイズ特性が向上する。
【００５１】
第４に、ソース領域５およびドレイン領域６は、第１のＮ＋型不純物（Ｐ）による深い拡散領域の表面に第２のＮ＋型不純物（Ａｓ）の拡散領域を設けて、表面を高濃度化することにある。これにより、動作部の内部抵抗を低減し、且つ、ソース電極９およびドレイン電極１０とのオーミック接合の抵抗を低減することができる。
【００５２】
図３は、従来構造と本発明の実施形態によるノイズ特性の比較を示す。尚、この図は接合型ＦＥＴをセンサ用としてセットした場合の特性であり、図３（Ａ）はｆ＝０〜１００ＫＨｚのノイズを示し、図３（Ｂ）はｆ＝０〜１０ＫＨｚまでの拡大図である。また、破線が従来品の特性であり、実線が本発明のゲート領域７のドーズ量１×１０１５ｃｍ−３の場合の特性である。上記の如く、本発明の実施形態によれば、リーク電流の低減と、内部抵抗の低減を実現できるので、図３の如くノイズ特性を改善することができる。
【００５３】
次に、図４から図７に、本発明の接合型ＦＥＴの製造方法を説明する。
【００５４】
本発明の接合型ＦＥＴの製造方法は、一導電型半導体基板上に一導電型エピタキシャル層と逆導電型エピタキシャル層を積層し、前記一導電型エピタキシャル層まで達する一導電型絶縁分離領域を形成して逆導電型のウェル領域を形成する工程と、前記ウェル領域に高濃度の逆導電型不純物を拡散してソース領域およびドレイン領域を形成する工程と、前記ウェル領域の前記ソース領域およびドレイン領域の間に一導電型不純物を拡散してゲート領域を形成し、同時に前記絶縁分離領域と前記ウェル領域界面に一導電型不純物拡散領域を形成する工程と、前記ソース領域およびドレイン領域にコンタクトするソース電極及びドレイン電極を形成し、前記基板裏面に前記ゲート領域に接続するゲート電極を形成する工程とから構成される。
【００５５】
本発明の第１の工程は、図４に示す如く、一導電型半導体基板１上に一導電型エピタキシャル層２と逆導電型エピタキシャル層を積層し、前記一導電型エピタキシャル層２まで達する一導電型絶縁分離領域３を形成して逆導電型のウェル領域４を形成することにある。
【００５６】
Ｐ型半導体基板１にＰ型エピタキシャル層２と、Ｎ型エピタキシャル層を積層する。絶縁分離領域３を形成するため、全面に形成された酸化膜２０の所定の位置を開口して、高濃度（程度）のＰ＋型不純物を注入・拡散し、Ｐ型エピタキシャル層２まで達する高濃度Ｐ＋型不純物領域からなる絶縁分離領域３を形成する。これによりＮ型エピタキシャル層は分離され、Ｎ型ウェル領域４が形成される。
【００５７】
本発明の第２の工程は、図５に示す如く、前記ウェル領域４に高濃度の逆導電型不純物を拡散してソース領域５およびドレイン領域６を形成することにある。
【００５８】
本工程は、本発明の第１の特徴となる工程である。まず、全面に再度酸化膜２０を形成し、ソース領域５およびドレイン領域６を形成する所定の位置を開口して、Ｐ＋型不純物をイオン注入する。次に熱処理により拡散し、従来より深く、耐圧を確保できる限界の深さ（例えば２．０μｍ程度）のソース領域５およびドレイン領域６を形成する。
【００５９】
ソース領域５およびドレイン領域６を深くすることにより、ウェル領域４（動作領域）の抵抗を低減することができ、ノイズ特性を向上することができる。
【００６０】
ここで、まず第１のＮ＋型不純物（例えばＰ）を注入・拡散して所定の深さ、例えば２．０μｍ程度に形成し、さらにその表面から０．１μｍ程度の深さに第２のＮ＋型不純物（例えばＡｓ）を注入・拡散して表面の不純物濃度を高くする。これにより、後の工程でソース電極９およびドレイン電極１０となる金属層と、ソース領域５およびドレイン領域６とのオーミック接合の抵抗を低減することができる。
【００６１】
また、第１のＮ＋型不純物としてＰを、第２のＮ＋型不純物としてＡｓを用いて、両不純物を注入後、同時に拡散しても良い。Ａｓは原子サイズが大きくＳｉ中の拡散が進まないため、同様に表面の高濃度化がはかれる。
【００６２】
ゲート領域７はその深さがＦＥＴの特性を決める要因となるが、ゲート領域７形成前にソースおよびドレイン領域５、６を形成することでゲート深さを考慮せずに深いソース領域５およびドレイン領域６が形成できる。これにより、深いソース領域５およびドレイン領域６が電流経路の一部となるため、動作部の内部抵抗を低減し、リーク電流を抑制することができる。
【００６３】
本発明の第３の工程は、図６に示す如く、前記ソース領域５およびドレイン領域６間の前記ウェル領域４に一導電型不純物を拡散してゲート領域７を形成し、同時に前記絶縁分離領域３と前記ウェル領域４界面に一導電型不純物拡散領域８を形成することにある。
【００６４】
本工程は、本発明の第２の特徴となる工程である。再度全面に酸化膜２０を形成し、ゲート領域７および一導電型不純物拡散領域８を形成する所定の位置の酸化膜２０を開口する。ゲート領域７はソース領域５およびドレイン領域６の間で、両領域５、６から等距離に形成する。また、一導電型不純物拡散領域８は、絶縁分離領域３とウェル領域４の界面で、その一部がウェル領域４と重畳するか当接するように形成する。
【００６５】
次に、ドーズ量が４×１０１４ｃｍ−３から１×１０１５ｃｍ―３程度のＰ＋型不純物を注入・拡散してゲート領域７および一導電型不純物拡散領域８を同時に形成する。ゲート領域７を従来よりも低い不純物濃度で形成することにより、ＩＧＳＳの電圧依存性を安定化することができる。すなわち、電圧が高い領域でもリーク電流を抑制でき、ノイズ特性が向上する。
【００６６】
また、絶縁分離領域３の一部で、一導電型不純物拡散領域８がウェル領域４とＰＮ接合を形成する。従来は高濃度のＰ型不純物領域である絶縁分離領域３とウェル領域４がＰＮ接合を形成しており、不純物濃度の差が大きいためリーク電流も多くなっていたが、本発明によれば、一導電型不純物拡散領域８部分において、ＰＮ接合の不純物濃度差を従来より低減できる。つまり、不純物濃度差の大きいＰＮ接合面積を低減できるので、リーク電流を抑制できる。
【００６７】
ここで、ゲート領域７の深さにより、Ｖｐをコントロールする。ゲート領域７を深くすればチャネル領域となるウェル領域４底部までの幅が狭くなり、ＩＤＳＳ（ドレイン電極−ソース電極間に一定電圧を印加したときにドレインに流れる電流）は小さくなり、ＶＧＳ（ｏｆｆ）（接合型ＦＥＴをオフするのに必要なゲート電圧）は小さくなる。
【００６８】
従来は、ゲート領域７形成後にソース領域５およびドレイン領域７を形成していたが、本実施形態ではゲート領域７形成後に拡散工程がない。つまり、深いソース領域５およびドレイン領域６を形成しても、その後のゲート領域７形成で所定のＶｐが得られるようにコントロールすればよく、特性が変動することはない。
【００６９】
また、一導電型不純物拡散領域８は、ゲート領域７形成のパターンを変更するだけでよく、ゲート領域７と同時に形成できる。つまり、同一工程において、低濃度のゲート領域７と、ＰＮ接合の濃度差の小さくなる一導電型不純物拡散領域８を形成できるので、製造工程を増やさずに、リーク電流を低減することができる。
【００７０】
本発明の第４の工程は、図７に示す如く、前記ソース領域５およびドレイン領域６にコンタクトするソース電極９及びドレイン電極１０を形成し、前記基板裏面に前記ゲート領域７に接続するゲート電極１１を形成することにある。
【００７１】
基板表面の酸化膜２０を開口して、ソース領域５およびドレイン領域６表面を露出し、Ａｌ等の金属を蒸着し、所定の電極構造にパターニングし、ソース電極９およびドレイン電極１０を形成する。また、基板裏面には絶縁分離領域３を介してゲート領域７に接続するゲート電極１１を形成する。
【００７２】
【発明の効果】
本発明によれば、以下の効果が得られる。
【００７３】
第１に、ゲート領域７の不純物濃度を低減することにより、リーク電流を低減し、ノイズ特性を向上させることができる。
【００７４】
第２に、低濃度化したゲート領域７と同じ不純物濃度の一導電型不純物拡散領域８を、ウェル領域４と絶縁分離領域３の界面に設けることにより、その部分において、従来よりもＰＮ接合の不純物濃度差を小さくできる。ウェル領域４と絶縁分離領域３とからなる不純物濃度差の大きいＰＮ接合面積を低減できるため、リーク電流の抑制に寄与できる。
【００７５】
第３に、ソース領域５およびドレイン領域６を耐圧を確保できる限界まで深くすることにより、動作部の内部抵抗を低減し、これによっても、リーク電流を低減することができる。
【００７６】
第４に、ソース領域５およびドレイン領域６表面にＡｓの拡散領域を更に設け、表面の不純物濃度を高くすることにより、ソース電極９およびドレイン電極１０となる金属層とソース領域５およびドレイン領域６とのオーミック接合の抵抗を低減することができる。
【００７７】
第５に、一導電型不純物拡散領域８は、ゲート領域７形成のパターンを変更するだけでよく、ゲート領域７と同時に形成できるので、従来と比較して製造工程を増やさずに、リーク電流を低減する製造方法を提供できる。
【００７８】
第６に、ゲート領域７形成前に、ソース領域５およびドレイン領域６を形成することで、ゲート領域７の深さを変動せずに深いソース領域５およびドレイン領域６が形成でき、Ｖｐ特性を変動させずに内部抵抗を低減できる。
【００７９】
このように、リーク電流の低減と、動作部の内部抵抗を低減できるので、ノイズ特性を大幅に向上させることができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の（Ａ）平面図、（Ｂ）断面図である。
【図２】本発明の半導体装置の特性図である。
【図３】本発明の半導体装置の特性図である。
【図４】本発明の半導体装置の製造方法を説明する断面図である。
【図５】本発明の半導体装置の製造方法を説明する断面図である。
【図６】本発明の半導体装置の製造方法を説明する断面図である。
【図７】本発明の半導体装置の製造方法を説明する断面図である。
【図８】従来の半導体装置の（Ａ）平面図、（Ｂ）断面図である。
【図９】従来の半導体装置の製造方法を説明する断面図である。
【符号の説明】
１ Ｐ＋型半導体基板
２ Ｐ＋型エピタキシャル層
３ 絶縁分離領域
４ ウェル領域
５ ソース領域
６ ドレイン領域
７ ゲート領域
８ 一導電型不純物拡散領域
９ ソース電極
１０ ドレイン電極
１１ ゲート電極
２０ 酸化膜
２１ Ｐ＋型半導体基板
２２ Ｐ＋型エピタキシャル層
２３ 絶縁分離領域
２４ ウェル領域
２５ ソース領域
２６ ドレイン領域
２７ ゲート領域
２９ ソース電極
３０ ドレイン電極
３１ ゲート電極
４０ 酸化膜
Claims (11)
- 一導電型の半導体層と、該一導電型の半導体層の上に形成した逆導電型の半導体層と、該逆導電型の半導体層をウェル領域に分離する一導電型の絶縁分離領域と、前記ウェル領域に設けられた逆導電型のソース領域およびドレイン領域と、前記ソース領域およびドレイン領域の間の前記ウェル領域に設けられた一導電型のゲート領域とを具備する接合型ＦＥＴにおいて、
前記絶縁分離領域は前記逆導電型の半導体層の表面から前記一導電型の半導体層まで達するように拡散によって形成され、
前記絶縁分離領域および前記ウェル領域の境界部に、前記絶縁分離領域よりは不純物濃度が低い一導電型不純物拡散領域を設け、
且つ前記ゲート領域と前記絶縁分離領域とは互いに電気的に導通していることを特徴とする、接合型ＦＥＴ。 - 前記一導電型の半導体層と前記逆導電型の半導体層は、エピタキシャル層であることを特徴とする請求項1に記載の接合型ＦＥＴ。
- 前記ゲート領域と前記一導電型不純物拡散領域は、同時に形成した拡散領域であることを特徴とする請求項１に記載の接合型ＦＥＴ。
- 前記ゲート領域と前記ウェル領域の不純物濃度は、同程度に設けることを特徴とする請求項１に記載の接合型ＦＥＴ。
- 前記ソースおよびドレイン領域は、第１の逆導電型不純物を深く拡散した領域の表面に第２の逆導電型不純物を拡散してなることを特徴とする請求項１に記載の接合型ＦＥＴ。
- 前記ゲート領域と前記一導電型不純物拡散領域は、前記逆導電型の半導体層の表面から、前記一導電型半導体層には達しない深さの拡散深さであることを特徴とする請求項1記載の接合型ＦＥＴ。
- 一導電型の半導体層の上に形成した逆導電型の半導体層に、一導電型絶縁分離領域を設けてウェル領域を形成する工程と、
前記ウェル領域に逆導電型のソース領域およびドレイン領域を形成する工程と、
前記ウェル領域の表面に一導電型のゲート領域を形成し、同時に前記絶縁分離領域と前記ウェル領域との境界部に一導電型不純物拡散領域を形成する工程とを具備し、
前記絶縁分離領域は前記逆導電型の半導体層の表面から前記一導電型の半導体層まで達するように拡散によって形成され、
前記一導電型不純物拡散領域は、前記絶縁分離領域よりは不純物濃度が低く、
且つ前記ゲート領域と前記絶縁分離領域は互いに電気的に導通していることを特徴とする、接合型ＦＥＴの製造方法。 - 前記一導電型の半導体層と前記逆導電型の半導体層は、エピタキシャル層であることを特徴とする請求項７に記載の接合型ＦＥＴ。
- 前記ソース領域及びドレイン領域は前記ゲート領域の形成工程より前に形成されることを特徴とする請求項７に記載の接合型ＦＥＴの製造方法。
- 前記ソース領域及びドレイン領域は、更に表面に第２の逆導電型不純物を拡散して形成することを特徴とする請求項７に記載の接合型ＦＥＴの製造方法。
- 前記ゲート領域と前記一導電型不純物拡散領域は、前記逆導電型の半導体層の表面から、前記一導電型半導体層には達しない深さの拡散深さであることを特徴とする請求項７記載の接合型ＦＥＴの製造方法。
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