JPH09306925A

JPH09306925A - 接合型電界効果トランジスタ

Info

Publication number: JPH09306925A
Application number: JP14662296A
Authority: JP
Inventors: Katsushi Tamura; 勝志田村
Original assignee: Murata Manufacturing Co Ltd
Current assignee: Murata Manufacturing Co Ltd
Priority date: 1996-05-16
Filing date: 1996-05-16
Publication date: 1997-11-28

Abstract

(57)【要約】【課題】小型でｇｍが大きい接合型電界効果トランジ
スタを提供する。【解決手段】ソース領域４とドレイン領域６に挟まれ
たゲート領域５を複数に分割し、それら各分割区分領域
を電流通路12を介し縦方向に配列する。ゲート領域５に
予め定めた電圧を印加すると、ソース領域４とドレイン
領域６間に電流Ｉ_dが流れ、この電流Ｉ_dは従来同様の
ａ経路に加えて電流通路12を通るｂ経路でも流れること
ができるようになり、トランジスタを大型化しなくても
ゲート領域断面（Ｂ−Ｂ断面）における電流通路断面積
Ｓが増加し、電流Ｉ_dが流れ易くなって大きなｇｍを得
ることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体製造技術を利
用して製造される接合型電界効果トランジスタに関する
ものである。

【０００２】

【従来の技術】図６にはｎチャネルタイプの接合型電界
効果トランジスタ（以下、ＪＦＥＴと記す）１の主要構
造の一例が示されている。このｎチャネルＪＦＥＴ１
は、半導体基板（例えばｐタイプＳｉ基板）２内に形成
されるチャネル領域３とソース領域４とゲート領域５と
ドレイン領域６と第２のゲート領域８と、上記ソース領
域４とゲート領域５とドレイン領域６と第２のゲート領
域８の基板表面上に形成される電極７（７Ｓ，７Ｇ₁，
７Ｄ，７Ｇ₂）とを有して構成されている。

【０００３】ＪＦＥＴ１は、周知のように、ゲート領域
５と第２のゲート領域８に電源（図示せず）から電極７
（７Ｇ₁，７Ｇ₂）を介して予め定められているスイッ
チのオン駆動電圧以上の電圧Ｖ_Gを印加すると、スイッ
チオンし、同図の点線に示すように、チャネル領域３内
をソース領域４からドレイン領域６に向かう方向に電子
が移動し、ソース領域４とドレイン領域６間に電流（以
下、ドレイン−ソース電流と記す）Ｉ_dssが流れる。

【０００４】

【発明が解決しようとする課題】ところで、チャネル領
域３とゲート領域５の接合部分と、チャネル領域３と第
２のゲート領域８の接合部分はｐｎ接合のために、その
接合部分に空乏層10が生じる。この空乏層10は、ゲート
領域５および第２のゲート領域８に印加されるゲート電
圧Ｖ_Gが大きくなるに従って空乏層10の厚みｄ₁やｄ₂
が厚くなるという如く、ゲート電圧Ｖ_Gの大きさの変動
に応じて空乏層10の厚みｄ₁，ｄ₂が変動するものであ
る。

【０００５】この空乏層10の厚みｄ₁，ｄ₂をゲート電
圧Ｖ_Gの可変制御（ＪＦＥＴ１のオン駆動電圧以上の電
圧で可変制御）を行って可変制御し、ドレイン−ソース
電流Ｉ_dssの電流通路の流路断面積（電流Ｉ_dssが流れ
る方向に直交するように電流通路を切断したときの断面
積）を可変制御することで、上記電流通路の通路抵抗を
可変し上記ドレイン−ソース電流Ｉ_dssの通電量を可変
制御することが行われている。

【０００６】しかしながら、上記ドレイン−ソース電流
Ｉ_dssはゲート領域５と第２のゲート領域８に挟まれた
チャネル領域３の非常に狭い部分（ゲート流路）11を通
るために、そのゲート流路11の通路抵抗が非常に大き
く、ゲート流路11でドレイン−ソース電流Ｉ_dssの通電
量が絞られ、ドレイン−ソース電流Ｉ_dssが非常に流れ
難く、このように、ドレイン−ソース電流Ｉ_dssが流れ
難いと、例えば、ドレイン−ソース電流Ｉ_dssは図５に
示す通電量Ｉ_a以上の電流を流すことができず、図５の
ゲート電圧Ｖ_Gとドレイン−ソース電流Ｉ_dssの関係に
示すように、ドレイン−ソース電流Ｉ_dssは図５に示す
αの領域内でしか可変制御が行えない。

【０００７】このように、ドレイン−ソース電流Ｉ_dss
が流れ難い領域αでは、ゲート電圧Ｖ_Gを大きく可変し
ているにもかかわらずドレイン−ソース電流Ｉ_dssの変
動量が小さい、つまり、ゲート電圧Ｖ_Gの変化量ΔＶ_G
に対するドレイン−ソース電流Ｉ_dssの変化量ΔＩ_dss
の割合（ΔＩ_dss／ΔＶ_G）を表すｇｍ（トランスコン
ダクタンス）が小さいという問題がある。

【０００８】そこで、上記問題を解決するために、例え
ば、図６に示す縦方向にＪＦＥＴ１を拡大形成し、ドレ
イン−ソース電流Ｉ_dssの電流通路における上記ゲート
流路11の流路断面積を大きくし、ゲート流路11の通路抵
抗を小さくしてドレイン−ソース電流Ｉ_dssを流れ易く
し、ドレイン−ソース電流Ｉ_dssの通電量の可変制御領
域を、例えば、図５に示すβ領域に拡大し、大きなｇｍ
を得ることが考えられる。しかし、そのようにすると、
ＪＦＥＴ１が大型化してしまうという問題が生じる。

【０００９】また、図６に示すゲート領域５の長さＬを
短くし、前記ゲート流路11を短くすることで、ゲート流
路11の通路抵抗を小さくして、上記同様に大きなｇｍを
得ることも考えられる。しかし、そのようにすると、ゲ
ート領域５の長さＬが短くなるために、ポリシリコンか
らの不純物の染み出しを利用してゲート領域５を形成す
る等の製造プロセスを用いなければならず、その製造プ
ロセスは煩雑であるので、ＪＦＥＴ１の製造プロセスが
複雑化するという問題が生じる。

【００１０】本発明は上記課題を解決するためになされ
たものであり、その目的は、大型化することなく、大き
なｇｍを得ることができ、しかも、簡単な製造プロセス
で製造できる接合型電界効果トランジスタを提供するこ
とにある。

【００１１】

【課題を解決するための手段】上記目的を達成するため
に、本発明は次のような構成をもって前記課題を解決す
るための手段としている。すなわち、本発明は、ソース
領域とドレイン領域の間にゲート領域が形成され、それ
らソース領域とゲート領域とドレイン領域はそのソース
領域とゲート領域とドレイン領域の配列方向に直交する
縦方向に伸長形成されている接合型電界効果トランジス
タにおいて、ゲート領域は該ゲート領域を横方向に横断
する１個以上の電流通路によって複数に分割されて各分
割区分領域は前記電流通路を介し縦方向に配列されてい
る構成をもって前記課題を解決する手段としている。

【００１２】上記構成の本発明において、例えば、ゲー
ト領域に予め定めたオン駆動電圧以上の電圧を印加する
と、ソース領域とドレイン領域の間に電流（ドレイン−
ソース電流）が流れる。この電流は、従来同様の経路に
加えて、複数に分割されたゲート領域の各分割区分領域
の間の電流通路を通る経路でも流れる。

【００１３】このように、ドレイン−ソース電流はゲー
ト領域の各分割区分領域間の電流通路を通ることができ
ることから、接合型電界効果トランジスタを大型化する
ことなく、従来のものよりも、ドレイン−ソース電流の
電流通路におけるゲート流路の流路断面積を増加するこ
とが可能となり、このことにより、ドレイン−ソース電
流のゲート流路における通路抵抗が小さくなってドレイ
ン−ソース電流が流れ易くなり、大きなｇｍを得ること
が可能となる。

【００１４】

【発明の実施の形態】以下に本発明における実施の形態
例を図面に基づき説明する。なお、以下に説明する実施
の形態例の説明において、従来例と同一名称部分には同
一符号を付し、その重複説明は省略する。

【００１５】図１には本発明に係る接合型電界効果トラ
ンジスタ（ＪＦＥＴ）の実施の形態例を構成する基板２
の主要構成が模式的に表されている。この実施の形態例
において特徴的なことは、同図に示すように、ソース領
域４とドレイン領域６の間に形成されるゲート領域５を
複数に分割したことであり、それ以外の構成は従来例と
同様であり、その重複説明は省略する。

【００１６】上記ゲート領域５は、該ゲート領域５を同
図に示す横方向（ソース領域４とゲート領域５とドレイ
ン領域６の配列方向）に横断する電流通路であるゲート
領域横断通路（チャネル領域３により構成される通路）
12によって複数（図１では３個）に分割され、それら分
割区分領域５ａ，５ｂ，５ｃが前記ゲート領域横断通路
12を介し縦方向に配列されている。

【００１７】もちろん、本実施の形態例のＪＦＥＴ１に
おいても、図１に示すソース領域４、ゲート領域５、ド
レイン領域６、第２のゲート領域８に対応する電極７が
形成されるが、図１ではそれら電極７の図示が省略され
ている。

【００１８】この実施の形態例のＪＦＥＴ１は上記のよ
うに構成されており、上記ＪＦＥＴ１のゲート領域５
（５ａ，５ｂ，５ｃ）および第２のゲート領域８にオン
駆動電圧以上の電圧Ｖ_Gを印加すると、ソース領域４と
ドレイン領域６間にドレイン−ソース電流Ｉ_dssが流
れ、このドレイン−ソース電流Ｉ_dssは図１の（ｂ）に
示す各分割区分ゲート領域５（５ａ，５ｂ，５ｃ）の下
側を通る従来例と同様の経路ａに加えて、分割区分領域
５ａと５ｂの間のゲート領域横断通路12と、分割区分領
域５ｂと５ｃの間のゲート領域横断通路12とを通る経路
ｂでも流れることができるようになる。

【００１９】すなわち、ＪＦＥＴ１を大型化することな
く、ドレイン−ソース電流Ｉ_dssの電流通路におけるゲ
ート流路11の図１の（ｃ）に示す流路断面積Ｓが増加
し、ゲート流路11の通路抵抗が従来のものよりも小さく
なってドレイン−ソース電流Ｉ_dssが流れ易くなり、大
きな通電量を得ることができる。このために、空乏層10
を利用してドレイン−ソース電流Ｉ_dssの通電量を可変
制御できる通電量の領域が、例えば、図５に示すβ領域
に拡大し、ＪＦＥＴ１を大型化することなく、大きなｇ
ｍを得ることが可能となる。

【００２０】以下に、上記構成のｎチャネルＪＦＥＴ１
の製造方法の一例を図２に基づき簡単に説明する。ま
ず、図２の（ａ）に示すように、酸化膜14が形成された
半導体基板（例えばｐタイプＳｉ基板）２の酸化膜14上
に、フォトリソ技術を用いてチャネル領域３を形成する
位置を規定するためのレジスト15を形成し、このレジス
ト15によって定められた基板２のチャネル領域３の形成
部分に、イオン注入法を用いてリン等の不純物を注入す
る。

【００２１】然る後、上記レジスト15を除去し、基板２
を酸素雰囲気中で加熱して熱処理（アニール）を施す。
この熱処理により、図２の（ｂ）に示すように、上記注
入したリン等の不純物を基板２の厚み方向に拡散させて
チャネル領域（ｎウェル）３を形成すると共に、基板２
の酸化膜14上にさらに酸化膜（フィールド酸化膜）16を
形成する。

【００２２】次に、基板２を酸素雰囲気中から取り出
し、ソース領域４とゲート領域５とドレイン領域６を形
成する位置を規定するための図２の（ｃ）に示すレジス
ト15を上記フィールド酸化膜16上に形成する。このレジ
スト15はソース領域４とゲート領域５とドレイン領域６
を形成する位置を示す部分以外のフィールド酸化膜16上
に形成され、ここでは、例えば、ソース領域４とゲート
領域５とドレイン領域６を形成する位置を示す部分のみ
が予め貫通形成されているマスクを用いて上記レジスト
15がフォトリソ技術を用いて形成される。

【００２３】そして、レジスト15が形成されていない部
分のフィールド酸化膜16、さらに、そのフィールド酸化
膜16部分の下側の酸化膜14をエッチングにより除去し、
酸化膜14およびフィールド酸化膜16により、ソース領域
４を形成する位置を決めるソース形成領域位置決め溝2
4、ゲート領域５を形成する位置を決めるゲート形成領
域位置決め溝25、ドレイン領域６を形成する位置を決め
るドレイン形成領域位置決め溝26を形成する。

【００２４】その後、図２の（ｄ）に示すように、上記
ソース形成領域位置決め溝24とドレイン形成領域位置決
め溝26をレジスト15により塞ぎ、イオン注入法によりゲ
ート形成領域位置決め溝25を介して基板２にボロン等の
不純物を注入し、ゲート領域５を形成する。そして、レ
ジスト15を、一旦、除去してから、図２の（ｅ）に示す
ように、ソース形成領域位置決め溝24とドレイン形成領
域位置決め溝26は塞がず、ゲート形成領域位置決め溝25
は塞ぐようにレジスト15を再び形成し、イオン注入法を
用いてリン等の不純物をソース形成領域位置決め溝24、
ドレイン形成領域位置決め溝26を介し基板２に注入し、
ソース領域４とドレイン領域６を形成する。

【００２５】最後に、上記レジスト15を除去し、図２の
（ｆ）に示すように、ソース領域４、ゲート領域５、ド
レイン領域６、第２のゲート領域８のそれぞれに対応す
る電極７を形成してｎチャネルＪＦＥＴ１が完成する。

【００２６】なお、上記ＪＦＥＴ１はｐタイプＳｉ基板
２を用いているので、第２のゲート領域８を形成するた
めにボロン等の不純物をイオン注入法等により基板２に
注入しなくても、基板２自体が第２のゲート領域８を形
成するｐ型半導体となっており、わざわざ第２のゲート
領域８を形成する必要がない。

【００２７】この実施の形態例によれば、ソース領域４
とドレイン領域６の間に形成されたゲート領域５を複数
に分割し、その各分割区分領域５ａ，５ｂ，５ｃをゲー
ト領域横断通路12を介し縦方向（ソース領域４とゲート
領域５とドレイン領域６の配列方向に直交する方向）に
配列したので、ソース領域４とドレイン領域６間に流れ
るドレイン−ソース電流Ｉ_dssは、各分割区分領域５
ａ，５ｂ，５ｃと第２のゲート領域８に挟まれた部分を
通る従来と同様な経路ａに加えて、分割区分領域５ａと
５ｂの間のゲート領域横断通路12と、分割区分領域５ｂ
と５ｃの間のゲート領域横断通路12とを通る経路ｂでも
流れることができるようになり、ＪＦＥＴ１を大型化す
ることなく、ドレイン−ソース電流Ｉ_dssの電流通路に
おけるゲート流路11の流路断面積Ｓが増加し、ゲート流
路11の通路抵抗が従来よりも小さくなってドレイン−ソ
ース電流Ｉ_dssを流れ易くすることができる。

【００２８】この結果、空乏層10を利用してドレイン−
ソース電流Ｉ_dssの通電量を可変制御できる通電量の領
域を上限が高くなる方向に拡大することができ、ＪＦＥ
Ｔ１を大型化することなく、大きなｇｍを得ることが可
能となる。本発明者が上記実施の形態例のＪＦＥＴ１を
試作し、実験により上記ｇｍを求めたところ、従来のも
のと比べて、ＪＦＥＴ１を大型化することなく、10％以
上も大きなｇｍを得ることができた。

【００２９】ところで、図７の（ａ）に示すゲート領域
５の位置決め用マスク（ゲート領域５を形成する位置を
規定する部分のみ予め貫通孔が開けられているシート）
18と、図７の（ｂ）に示すソース領域４とドレイン領域
６の位置決め用マスク（ソース領域４とドレイン領域６
を形成する位置を規定する部分のみ予め貫通孔が開けら
れているシート）20とを用いて、ゲート領域５の位置決
めと、ソース領域４、ドレイン領域６の位置決めとを別
々に行うことが考えられる。

【００３０】例えば、まず、図７の（ａ）に示すよう
に、ゲート領域位置決め用マスク18を用いて、フォトリ
ソ技術により基板２上にレジスト15を形成し、このレジ
スト15によりゲート領域５を形成する位置を決め、然る
後、その形成位置の基板２にボロン等の不純物を注入
し、ゲート領域５を形成する。そして、上記レジスト15
を基板２上から除去し、図７の（ｂ）に示すように、ソ
ース領域４とドレイン領域６の位置決め用マスク20を用
いて、新たにレジスト15を基板２上に形成し、このレジ
スト15によりソース領域４とドレイン領域６を形成する
位置を決め、その形成位置の基板２にリン等の不純物を
注入し、ソース領域４とドレイン領域６を形成する。

【００３１】しかしながら、上記のように、ゲート領域
５の位置決めと、ソース領域４とドレイン領域６の位置
決めとを別々に行うと、例えば、図７の（ｂ）に示すソ
ース領域４とドレイン領域６の位置決め用マスク20がゲ
ート領域５に対してソース領域４が近づく方向にずれて
ソース領域４とゲート領域５の間隔ｄ_SGが短くなり、反
対にゲート領域５とドレイン領域６の間隔ｄ_DGが長くな
るという如く、マスクの位置ずれにより、ソース領域４
とゲート領域５の間隔ｄ_SGと、ゲート領域５とドレイン
領域６の間隔ｄ_DGとが、予め定めた設定の間隔からずれ
てしまうことが多々ある。このように、上記間隔ｄ_SG，
ｄ_DGがずれてしまうと、この間隔ｄ_SG，ｄ_DGが関与して
いるＪＦＥＴ１の電気的特性も予め定めた設定の特性か
らずれてしまうという問題が生じる。

【００３２】これに対して、この実施の形態例では、ソ
ース領域４とゲート領域５とドレイン領域６を形成する
部分の位置決めを同時に行う（つまり、マスクを変換せ
ずにソース領域４とゲート領域５とドレイン領域６の位
置決めを行う）セルフアラインプロセスを用いているの
で（図２の（ｃ）の工程でソース領域４とゲート領域５
とドレイン領域６の位置決めが同時に成されているの
で）、上記のようなマスクの位置ずれの問題が発生せ
ず、ソース領域４とゲート領域５の間隔ｄ_SGやゲート領
域５とドレイン領域６の間隔ｄ_DGを確実に予め定めた設
定の間隔にすることが可能となり、各ＪＦＥＴ１毎に電
気的特性が異なるというようなＪＦＥＴ１の電気的特性
のばらつきを回避することができる。

【００３３】また、この実施の形態例のＪＦＥＴ１は、
例えば、ポリシリコンの染みだしを利用してゲート領域
５を形成するというような周知の複雑なプロセスを用い
なくても、上記の如く、セルフアラインプロセスを用い
て、簡単に製造でき、しかも、上述したような優れた効
果を奏することができる。

【００３４】なお、本発明は上記実施の形態例に限定さ
れるものではなく、様々な実施の形態を採り得る。例え
ば、上記実施の形態例は、チャネル領域３がｎ型半導体
（ｎウェル）で形成されているｎチャネルＪＦＥＴ１を
例にして説明したが、本発明は、図４に示すようなチャ
ネル領域３がｐ型半導体（ｐウェル）で形成されている
ｐチャネルＪＦＥＴ１にも適用することができる。この
場合には、ソース領域４とドレイン領域６は、例えば、
ボロン等を注入して形成されたｐ型半導体により構成さ
れ、ゲート領域５は、例えば、リン等を注入して形成さ
れたｎ型半導体により構成されることになる。

【００３５】また、上記実施の形態例では、ソース領域
４とドレイン領域６に挟まれたゲート領域５を３分割し
ていたが、そのゲート領域５は２分割でも、４分割以上
でもよく、そのように分割区分された各ゲート領域はゲ
ート領域横断通路12を介し縦方向に配列されることにな
る。この場合にも、上記実施の形態例同様の効果を奏す
ることができる。

【００３６】さらに、上記実施の形態例では、第２のゲ
ート領域８に対応する電極７Ｇ₂はソース領域４、ゲー
ト領域５、ドレイン領域６の電極７が形成されている基
板２の面に対向する面に形成されていたが、図３の
（ａ）および（ｂ）に示すように、上記ソース領域４、
ゲート領域５、ドレイン領域６の電極７の形成面と同一
基板面に形成してもよい。この場合には、ゲート領域５
の電極７Ｇ₁と第２のゲート領域８の電極７Ｇ₂は導体
パターン13を介して導通接続されることになる。

【００３７】さらに、上記実施の形態例では、Ｓｉ基板
２を用いてＪＦＥＴ１が構成されていたが、ＪＦＥＴ１
はＧｅ基板等のＳｉ基板以外の半導体基板を用いて構成
してもよい。さらに、上記実施の形態例では、イオン注
入法を用いて、チャネル領域３やソース領域４やゲート
領域５やドレイン領域６を形成しているが、エピタキシ
ャル技術等の他の手法により形成してもよい。

【００３８】

【発明の効果】この発明によれば、ソース領域とドレイ
ン領域の間に形成されたゲート領域が該ゲート領域を横
断する１個以上の電流通路によって複数に分割され、そ
れら各分割区分領域が前記電流通路を介し縦方向に配列
されているので、ソース領域とドレイン領域の間に流れ
る電流は従来同様の経路に加えて、上記各分割区分領域
間の電流通路を通る経路でも流れることができるように
なり、接合型電界効果トランジスタの素子の大きさを大
きくしなくても、ゲート流路の流路断面積が従来よりも
増加し、この断面積増加に応じてゲート流路の抵抗が小
さくなりソース領域とドレイン領域間の電流が流れ易く
なり、大きなｇｍを得ることが可能となり、小型でｇｍ
の大きな接合型電界効果トランジスタを提供することが
できる。

【００３９】また、前記の如く、前記流路断面積が増加
したので、その分、空乏層を利用して上記流路断面積の
大きさを大きく可変することが可能となり、流路断面積
の大きさに応じて可変するソース領域とドレイン領域間
の電流の通電量を従来よりも大きく可変制御することが
できる。

【００４０】さらに、本発明の接合型電界効果トランジ
スタはソース領域とドレイン領域とゲート領域を形成す
る部分の位置決めを同時に行うセルフアラインプロセス
を用いて製造できるので、ソース領域とドレイン領域の
位置決めとゲート領域の位置決めとを別々に行ったとき
に生じるゲート領域に対するソース領域、ドレイン領域
の位置ずれの問題を回避することができ、接合型電界効
果トランジスタ毎に電気的特性が異なるという電気的特
性のばらつきの問題を防止することができる。しかも、
上記セルフアラインプロセスは非常に簡単であることか
ら、製造工程の複雑化を防止でき、このことにより、接
合型電界効果トランジスタの製造コストを抑えることが
できる。

【図面の簡単な説明】

【図１】本発明に係る実施の形態例を示す説明図であ
る。

【図２】本発明の接合型電界効果トランジスタにおける
製造手法の一例を示す説明図である。

【図３】その他の実施の形態例を示す説明図である。

【図４】さらにその他の実施の形態例を示す説明図であ
る。

【図５】ゲート電圧とドレイン−ソース電流の関係例を
示すグラフである。

【図６】従来例を示す説明図である。

【図７】従来の問題を示す説明図である。

【符号の説明】

１ＪＦＥＴ４ソース領域５ゲート領域６ドレイン領域 12 ゲート領域横断通路

Claims

【特許請求の範囲】

【請求項１】ソース領域とドレイン領域の間にゲート
領域が形成され、それらソース領域とゲート領域とドレ
イン領域はそのソース領域とゲート領域とドレイン領域
の配列方向に直交する縦方向に伸長形成されている接合
型電界効果トランジスタにおいて、ゲート領域は該ゲー
ト領域を横方向に横断する１個以上の電流通路によって
複数に分割されて各分割区分領域は前記電流通路を介し
縦方向に配列されている構成としたことを特徴とする接
合型電界効果トランジスタ。