JPH09252115A - Ｍｏｓ技術パワーデバイス - Google Patents
Ｍｏｓ技術パワーデバイスInfo
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- JPH09252115A JPH09252115A JP8288758A JP28875896A JPH09252115A JP H09252115 A JPH09252115 A JP H09252115A JP 8288758 A JP8288758 A JP 8288758A JP 28875896 A JP28875896 A JP 28875896A JP H09252115 A JPH09252115 A JP H09252115A
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- 239000004065 semiconductor Substances 0.000 claims abstract description 76
- 239000000463 material Substances 0.000 claims abstract description 51
- 239000002184 metal Substances 0.000 claims abstract description 34
- 229910052751 metal Inorganic materials 0.000 claims abstract description 34
- 238000000206 photolithography Methods 0.000 claims abstract description 22
- 210000000746 body region Anatomy 0.000 claims description 240
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 63
- 239000004020 conductor Substances 0.000 claims description 47
- 239000011810 insulating material Substances 0.000 claims description 46
- 238000000034 method Methods 0.000 claims description 46
- 238000004519 manufacturing process Methods 0.000 claims description 44
- 239000002019 doping agent Substances 0.000 claims description 38
- 239000000758 substrate Substances 0.000 claims description 29
- 229920002120 photoresistant polymer Polymers 0.000 claims description 27
- 238000002513 implantation Methods 0.000 claims description 17
- 230000003287 optical effect Effects 0.000 claims description 14
- 229910021332 silicide Inorganic materials 0.000 claims description 11
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 11
- 238000009792 diffusion process Methods 0.000 claims description 8
- 239000007943 implant Substances 0.000 claims description 7
- 238000002161 passivation Methods 0.000 claims description 6
- 229910017052 cobalt Inorganic materials 0.000 claims description 5
- 239000010941 cobalt Substances 0.000 claims description 5
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical group [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 3
- 235000012239 silicon dioxide Nutrition 0.000 claims 1
- 239000000377 silicon dioxide Substances 0.000 claims 1
- 239000012535 impurity Substances 0.000 abstract description 62
- 230000010354 integration Effects 0.000 abstract description 4
- 238000007789 sealing Methods 0.000 abstract 1
- 229920005591 polysilicon Polymers 0.000 description 57
- 230000008569 process Effects 0.000 description 16
- 230000008901 benefit Effects 0.000 description 15
- 238000005530 etching Methods 0.000 description 7
- 238000010438 heat treatment Methods 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 5
- 230000009467 reduction Effects 0.000 description 3
- 230000001413 cellular effect Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 230000004907 flux Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 238000005549 size reduction Methods 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 241000317173 Perla Species 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 241000492507 Sulla Species 0.000 description 1
- 241001092355 Tetilla <sponge> Species 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- -1 boron ion Chemical class 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- GPTONYMQFTZPKC-UHFFFAOYSA-N sulfamethoxydiazine Chemical compound N1=CC(OC)=CN=C1NS(=O)(=O)C1=CC=C(N)C=C1 GPTONYMQFTZPKC-UHFFFAOYSA-N 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
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- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
- H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
- H01L29/0856—Source regions
- H01L29/0869—Shape
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Abstract
(57)【要約】 （修正有）
【課題】 フォトリングラフィの限界までスケールダウ
ンしてもソース金属層からの本体領域への接触が良好と
なるようにし、高集積化を実現する。 【解決手段】 各基本機能ユニットは半導体材料層内に
形成された互いにｄだけ離間している平行な細条である
第２導電型の細長本体領域３を含む。各細長本体領域に
は第１導電型の不純物が付与されてない本体部分４０と
第１導電型のソース領域６０とが交互に位置する。ゲー
トとなる導電層を封止する誘電体層９に細長本体領域３
の中央部分に沿って開口部１１を設け、ソース電極を構
成する金属層をソース領域６０と本体部分４０の両方に
接触させるようにする。
ンしてもソース金属層からの本体領域への接触が良好と
なるようにし、高集積化を実現する。 【解決手段】 各基本機能ユニットは半導体材料層内に
形成された互いにｄだけ離間している平行な細条である
第２導電型の細長本体領域３を含む。各細長本体領域に
は第１導電型の不純物が付与されてない本体部分４０と
第１導電型のソース領域６０とが交互に位置する。ゲー
トとなる導電層を封止する誘電体層９に細長本体領域３
の中央部分に沿って開口部１１を設け、ソース電極を構
成する金属層をソース領域６０と本体部分４０の両方に
接触させるようにする。
Description
【０００１】
【発明の属する技術分野】本発明は集積化パワー半導体
デバイスに関するものである。特に本発明は単位面積当
りのＭＯＳゲートパワーデバイスの密度を高める小さ目
の最小寸法Ｌp を有するＭＯＳゲートパワーデバイスに
関するものである。
デバイスに関するものである。特に本発明は単位面積当
りのＭＯＳゲートパワーデバイスの密度を高める小さ目
の最小寸法Ｌp を有するＭＯＳゲートパワーデバイスに
関するものである。
【０００２】
【従来の技術】従来既知のＭＯＳ技法パワーデバイスは
半導体チップに集積化される複数の基本機能ユニットで
構成される。各基本機能ユニットは縦形ＭＯＳＦＥＴで
あり、全ての基本機能ユニットは並列に接続される。こ
のような配置での各基本縦形ＭＯＳＦＥＴはパワーデバ
イスの総電流容量の一部に寄与する。
半導体チップに集積化される複数の基本機能ユニットで
構成される。各基本機能ユニットは縦形ＭＯＳＦＥＴで
あり、全ての基本機能ユニットは並列に接続される。こ
のような配置での各基本縦形ＭＯＳＦＥＴはパワーデバ
イスの総電流容量の一部に寄与する。
【０００３】ＭＯＳ技法パワーデバイスのチップは一般
に全ての基本縦形ＭＯＳＦＥＴに対する共通ドレイン層
を形成する第１導電形の低ドープ半導体層を具えてい
る。低ドープ層は高ドープ半導体基板の上に重畳され
る。各基本機能ユニットは共通のドレイン層内に形成さ
れる第２導電形の本体領域を具えている。米国特許第
４，５９３，３０２号（Lidow 外) には、基本機能ユニ
ットの本体領域が、例えば正方形又は六角形状のような
多角形のレイアウトを有する所謂“セル式”のパワーデ
バイスが開示されている。このために、基本機能ユニッ
トも“基本セル”と称される。さらに、ＭＯＳ技法パワ
ーデバイスとして、各基本機能ユニットの本体領域を細
長ストライプとすることも従来既知である。
に全ての基本縦形ＭＯＳＦＥＴに対する共通ドレイン層
を形成する第１導電形の低ドープ半導体層を具えてい
る。低ドープ層は高ドープ半導体基板の上に重畳され
る。各基本機能ユニットは共通のドレイン層内に形成さ
れる第２導電形の本体領域を具えている。米国特許第
４，５９３，３０２号（Lidow 外) には、基本機能ユニ
ットの本体領域が、例えば正方形又は六角形状のような
多角形のレイアウトを有する所謂“セル式”のパワーデ
バイスが開示されている。このために、基本機能ユニッ
トも“基本セル”と称される。さらに、ＭＯＳ技法パワ
ーデバイスとして、各基本機能ユニットの本体領域を細
長ストライプとすることも従来既知である。
【０００４】上記パワーＭＯＳデバイスはいずれも、そ
のＭＯＳ技法パワーデバイスの基本機能ユニットの代表
的な縦形構造（即ち、断面図）が図１に示すようになっ
ている。図１では高ドープ半導体基板を参照番号１にて
示し、低ドープ半導体層を参照番号２にて示してある。
基本機能ユニットの本体領域３は“深い本体領域”と称
する中央の高ドープ領域４と、この高ドープの深い本体
領域よりも低いドーパント濃度を有し、基本縦形ＭＯＳ
ＦＥＴのチャネル領域を形成する横方向の低ドープ部分
５とを具えている。本体領域の横方向部分５のドーピン
グレベルはパワーデバイスのしきい値電圧を決定する。
本体領域３の内部には、共通ドレイン層２と同じ導電形
のソース領域６を形成する。薄い酸化物層７（ゲート酸
化物層）及びポリシリコン層８（パワーデバイスのゲー
ト電極）は本体領域３間の半導体層２の表面を覆い、こ
れらの層は本体領域の低ドープ横方向部分の上にも延在
する。ポリシリコン層８は誘電体層９で覆われ、各本体
領域の上の誘電体層には接点窓１１を開けて、これらの
接点窓を経て重畳金属層１０（パワーデバイスのソース
電極）を堆積し、且つこの金属層をソース領域６及び深
い本体領域４に接触させるようにする。
のＭＯＳ技法パワーデバイスの基本機能ユニットの代表
的な縦形構造（即ち、断面図）が図１に示すようになっ
ている。図１では高ドープ半導体基板を参照番号１にて
示し、低ドープ半導体層を参照番号２にて示してある。
基本機能ユニットの本体領域３は“深い本体領域”と称
する中央の高ドープ領域４と、この高ドープの深い本体
領域よりも低いドーパント濃度を有し、基本縦形ＭＯＳ
ＦＥＴのチャネル領域を形成する横方向の低ドープ部分
５とを具えている。本体領域の横方向部分５のドーピン
グレベルはパワーデバイスのしきい値電圧を決定する。
本体領域３の内部には、共通ドレイン層２と同じ導電形
のソース領域６を形成する。薄い酸化物層７（ゲート酸
化物層）及びポリシリコン層８（パワーデバイスのゲー
ト電極）は本体領域３間の半導体層２の表面を覆い、こ
れらの層は本体領域の低ドープ横方向部分の上にも延在
する。ポリシリコン層８は誘電体層９で覆われ、各本体
領域の上の誘電体層には接点窓１１を開けて、これらの
接点窓を経て重畳金属層１０（パワーデバイスのソース
電極）を堆積し、且つこの金属層をソース領域６及び深
い本体領域４に接触させるようにする。
【０００５】図１の構成では、ソース領域６、深い本体
領域４及び高ドープ半導体基板１によってそれぞれ形成
されているエミッタ、ベース及びコレクタを有している
寄生バイポーラ接合トランジスタがトリガ・オンされな
いようにするためにソース領域と深い本体領域との間を
短絡させる。ソース領域の下側の本体領域内に流れる横
方向電流が、エミッタ−ベース（ＥＢ）接合を順方向バ
イアスする約０．７Ｖよりも大きな電圧降下を発生する
場合に、寄生バイポーラトランジスタはトリガ“オン”
する。深い本体領域４は、それが斯様な寄生トランジス
タのベース抵抗を低くするから、パワーデバイスの頑丈
性を向上する。
領域４及び高ドープ半導体基板１によってそれぞれ形成
されているエミッタ、ベース及びコレクタを有している
寄生バイポーラ接合トランジスタがトリガ・オンされな
いようにするためにソース領域と深い本体領域との間を
短絡させる。ソース領域の下側の本体領域内に流れる横
方向電流が、エミッタ−ベース（ＥＢ）接合を順方向バ
イアスする約０．７Ｖよりも大きな電圧降下を発生する
場合に、寄生バイポーラトランジスタはトリガ“オン”
する。深い本体領域４は、それが斯様な寄生トランジス
タのベース抵抗を低くするから、パワーデバイスの頑丈
性を向上する。
【０００６】図１の構体は高ドープ基板１の上に一般に
エピタキシャル成長により共通ドレイン層２を形成する
ことにより製造される。薄い酸化物層７はＭＯＳ技法パ
ワーデバイスの基本機能ユニットを形成する共通ドレイ
ン層２の能動領域の上に熱成長させ、この薄い酸化物層
の上にポリシリコン層８を堆積する。深い本体領域４
は、中央の高ドープの深い本体領域４とするために高ド
ーズ量のドーパントを選択的に導入するこにより形成す
る。窓１２は第２マスクを経てポリシリコン及びゲート
酸化物層を選択的にエッチングすることによりゲート酸
化物層及びポリシリコン層に形成して、基本機能ユニッ
トを形成する個所に窓１２を開けるようにする。次い
で、本体領域の横方向の低ドープ部分を形成するため
に、窓から低ドーズ量のドーパントを共通ドレイン層内
に選択的に導入して本体領域の横方向の低ドープ部分を
形成する。次に、ソース領域６を下記に詳述するように
して形成してから、誘電体層９を堆積し、この誘電体層
を選択的にエチングして、接点窓１１を開ける。次いで
金属層１０を堆積し、これをパターン化する。
エピタキシャル成長により共通ドレイン層２を形成する
ことにより製造される。薄い酸化物層７はＭＯＳ技法パ
ワーデバイスの基本機能ユニットを形成する共通ドレイ
ン層２の能動領域の上に熱成長させ、この薄い酸化物層
の上にポリシリコン層８を堆積する。深い本体領域４
は、中央の高ドープの深い本体領域４とするために高ド
ーズ量のドーパントを選択的に導入するこにより形成す
る。窓１２は第２マスクを経てポリシリコン及びゲート
酸化物層を選択的にエッチングすることによりゲート酸
化物層及びポリシリコン層に形成して、基本機能ユニッ
トを形成する個所に窓１２を開けるようにする。次い
で、本体領域の横方向の低ドープ部分を形成するため
に、窓から低ドーズ量のドーパントを共通ドレイン層内
に選択的に導入して本体領域の横方向の低ドープ部分を
形成する。次に、ソース領域６を下記に詳述するように
して形成してから、誘電体層９を堆積し、この誘電体層
を選択的にエチングして、接点窓１１を開ける。次いで
金属層１０を堆積し、これをパターン化する。
【０００７】この方法では最小限４つのホトリソグラフ
ィマスクを使用し：第１マスクは深い本体領域４を形成
するのに用いられ；第２マスクはポリシリコン層８及び
ゲート酸化物層７を選択的にエッチングするのに用いら
れ；第３マスクはソース領域６を形成するのに用いら
れ；第４マスクは誘電体層９に接点窓１１を開けるのに
用いられる。ドーパントを導入してソース領域を形成す
るためのマスクは部分的にポリシリコン層及び酸化物層
によって形成されると共に深い本体領域４の中央部分の
上のホトレジストの島によって部分的に形成される。ホ
トレジストの島は共通ドレイン層の上にホトレジスト層
を堆積し、このホトレジスト層を光源に選択的に露光さ
せて、ホトレジスト層を選択的に除去することにより形
成される。
ィマスクを使用し：第１マスクは深い本体領域４を形成
するのに用いられ；第２マスクはポリシリコン層８及び
ゲート酸化物層７を選択的にエッチングするのに用いら
れ；第３マスクはソース領域６を形成するのに用いら
れ；第４マスクは誘電体層９に接点窓１１を開けるのに
用いられる。ドーパントを導入してソース領域を形成す
るためのマスクは部分的にポリシリコン層及び酸化物層
によって形成されると共に深い本体領域４の中央部分の
上のホトレジストの島によって部分的に形成される。ホ
トレジストの島は共通ドレイン層の上にホトレジスト層
を堆積し、このホトレジスト層を光源に選択的に露光さ
せて、ホトレジスト層を選択的に除去することにより形
成される。
【０００８】再び図１を参照するに、ポリシリコン層８
及びゲート酸化物層７における各窓１２の寸法Ｌp は次
式（１）によって与えられる。 （１）Ｌp ＝ａ＋２ｔ ここに、“ａ”は誘電体層９における接点窓１１の幅で
あり、“ｔ”はポリシリコン層８及びゲート酸化物層７
のエッジと、誘電体層９における窓１１のエッジとの間
の距離である。接点窓の寸法“ａ”は次式（２）によっ
て与えられる。 （２）ａ＝ｃ＋２ｂ ここに、“ｂ”は接点窓１１のエッジとソース領域６の
内側エッジとの間の距離、換言するに、金属層１０に接
触させるのに利用できるソース領域の長さであり、
“ｃ”は深い本体領域におけるソース領域がない表面の
寸法、つまり金属層に接触させるのに利用できる深い本
体領域の表面の長さに相当するソース領域の内側エッジ
間の距離である。従って、寸法Ｌp は次式（３）によっ
て与えられる。 （３）Ｌp ＝ｃ＋２ｂ＋２ｔ
及びゲート酸化物層７における各窓１２の寸法Ｌp は次
式（１）によって与えられる。 （１）Ｌp ＝ａ＋２ｔ ここに、“ａ”は誘電体層９における接点窓１１の幅で
あり、“ｔ”はポリシリコン層８及びゲート酸化物層７
のエッジと、誘電体層９における窓１１のエッジとの間
の距離である。接点窓の寸法“ａ”は次式（２）によっ
て与えられる。 （２）ａ＝ｃ＋２ｂ ここに、“ｂ”は接点窓１１のエッジとソース領域６の
内側エッジとの間の距離、換言するに、金属層１０に接
触させるのに利用できるソース領域の長さであり、
“ｃ”は深い本体領域におけるソース領域がない表面の
寸法、つまり金属層に接触させるのに利用できる深い本
体領域の表面の長さに相当するソース領域の内側エッジ
間の距離である。従って、寸法Ｌp は次式（３）によっ
て与えられる。 （３）Ｌp ＝ｃ＋２ｂ＋２ｔ
【０００９】従って、従来の基本機能ユニットは“３つ
の主要サイズ”によって特定される寸法Ｌp を有し、特
にこの寸法Ｌp はパラメータ“ｃ”と、“ｂ”と、
“ｔ”とに依存する。
の主要サイズ”によって特定される寸法Ｌp を有し、特
にこの寸法Ｌp はパラメータ“ｃ”と、“ｂ”と、
“ｔ”とに依存する。
【００１０】ＭＯＳ技法パワーデバイスにおける最適化
すべき電気パラメータは、特定のダイのサイズ及び降服
電圧に対するＭＯＳ技法パワーデバイスの“オン”状態
の出力抵抗Ｒonと、ゲート−ドレイン容量（帰還容量）
と、ゲート−ソース容量（入力容量）である。出力抵抗
Ｒonは幾つかの成分の和であり、これらの各成分はデバ
イスの或る特定の物理領域に関連する。特に、Ｒonは次
式（４）に示すような成分から成る。 （４）Ｒon＝Ｒc ＋Ｒacc ＋Ｒjfet＋Ｒepi ここに、Ｒc はチャネル領域に関連するチャネル抵抗で
あり、Ｒacc は本体領域間の共通ドレイン層のソース部
分に関連する蓄積領域の抵抗であり、Ｒjfetは本体領域
５の空乏領域間の共通ドレイン層の部分に関連する抵抗
であり、Ｒepiは本体領域の下側のドレイン層の部分に
関連する抵抗である。
すべき電気パラメータは、特定のダイのサイズ及び降服
電圧に対するＭＯＳ技法パワーデバイスの“オン”状態
の出力抵抗Ｒonと、ゲート−ドレイン容量（帰還容量）
と、ゲート−ソース容量（入力容量）である。出力抵抗
Ｒonは幾つかの成分の和であり、これらの各成分はデバ
イスの或る特定の物理領域に関連する。特に、Ｒonは次
式（４）に示すような成分から成る。 （４）Ｒon＝Ｒc ＋Ｒacc ＋Ｒjfet＋Ｒepi ここに、Ｒc はチャネル領域に関連するチャネル抵抗で
あり、Ｒacc は本体領域間の共通ドレイン層のソース部
分に関連する蓄積領域の抵抗であり、Ｒjfetは本体領域
５の空乏領域間の共通ドレイン層の部分に関連する抵抗
であり、Ｒepiは本体領域の下側のドレイン層の部分に
関連する抵抗である。
【００１１】チャネル抵抗Ｒc はチャネル領域のドーパ
ント濃度の如き処理パラメータに依存する。換言する
に、Ｒc はＭＯＳ技法パワーデバイスのしきい値電圧及
びチャネル長に比例する。蓄積領域の抵抗Ｒacc は２つ
の隣接する本体領域間の距離“ｄ”に依存し、これは斯
かる距離が短くなるにつれて小さくなる。Ｒjfet抵抗は
共通ドレイン層の固有抵抗及び本体領域間の距離“ｄ”
に依存し、この抵抗は斯かる距離が短くなるにつれて大
きくなる。Ｒepi 抵抗は共通ドレイン層の固有抵抗と厚
さとに依存し、これら２つのパラメータはＭＯＳ技法パ
ワーデバイスが維持し得る最大電圧（Ｂvmax）も決定す
る。
ント濃度の如き処理パラメータに依存する。換言する
に、Ｒc はＭＯＳ技法パワーデバイスのしきい値電圧及
びチャネル長に比例する。蓄積領域の抵抗Ｒacc は２つ
の隣接する本体領域間の距離“ｄ”に依存し、これは斯
かる距離が短くなるにつれて小さくなる。Ｒjfet抵抗は
共通ドレイン層の固有抵抗及び本体領域間の距離“ｄ”
に依存し、この抵抗は斯かる距離が短くなるにつれて大
きくなる。Ｒepi 抵抗は共通ドレイン層の固有抵抗と厚
さとに依存し、これら２つのパラメータはＭＯＳ技法パ
ワーデバイスが維持し得る最大電圧（Ｂvmax）も決定す
る。
【００１２】Ｂvmaxはｅｐｉ層が十分に厚い限り、共通
ドレイン層の固有抵抗が大きくなるにつれて大きくな
る。共通ドレイン層の固有抵抗及び厚さはＲepi の最低
値に対して最適化される。さらに、出力抵抗ＲonはＭＯ
Ｓ技法パワーデバイスの総チャネル長に反比例する。つ
まり、ＲonはＭＯＳ技法パワーデバイスを構成する個々
の基本機能ユニットのチャネルの和に反比例する。ＭＯ
Ｓ技法パワーデバイスの単位面積当りのチャネル長が長
くなればなるほど、単位面積当りの出力抵抗Ｒonは低く
なる。
ドレイン層の固有抵抗が大きくなるにつれて大きくな
る。共通ドレイン層の固有抵抗及び厚さはＲepi の最低
値に対して最適化される。さらに、出力抵抗ＲonはＭＯ
Ｓ技法パワーデバイスの総チャネル長に反比例する。つ
まり、ＲonはＭＯＳ技法パワーデバイスを構成する個々
の基本機能ユニットのチャネルの和に反比例する。ＭＯ
Ｓ技法パワーデバイスの単位面積当りのチャネル長が長
くなればなるほど、単位面積当りの出力抵抗Ｒonは低く
なる。
【００１３】従って、Ｒonを小さくするためには、基本
機能ユニットの寸法、特にＲjfetをあまり大きくしない
で本体領域間の距離“ｄ”を縮小し、つまり単位面積当
りの基本機能ユニットの密度を高めるのが好ましい。本
体領域間の距離“ｄ”を短くすることは、ＭＯＳ技法パ
ワーデバイスの入力及び帰還容量を下げることにもな
り、従ってデバイスのダイナミックパーフォーマンスを
向上させる利点も有する。さらに、高電圧ＭＯＳ技法パ
ワーデバイスでは、本体領域間の距離“ｄ”を短くする
ことは、スイッチング状態下にあるデバイスの頑丈さを
高めることになる。従って、最近の技法は単位面積当り
の基本機能ユニットの密度を高める傾向にあり、１平方
インチ当り６００万個の基本セルまでの密度を有するＭ
ＯＳ技法パワーデバイスを製造することができる。
機能ユニットの寸法、特にＲjfetをあまり大きくしない
で本体領域間の距離“ｄ”を縮小し、つまり単位面積当
りの基本機能ユニットの密度を高めるのが好ましい。本
体領域間の距離“ｄ”を短くすることは、ＭＯＳ技法パ
ワーデバイスの入力及び帰還容量を下げることにもな
り、従ってデバイスのダイナミックパーフォーマンスを
向上させる利点も有する。さらに、高電圧ＭＯＳ技法パ
ワーデバイスでは、本体領域間の距離“ｄ”を短くする
ことは、スイッチング状態下にあるデバイスの頑丈さを
高めることになる。従って、最近の技法は単位面積当り
の基本機能ユニットの密度を高める傾向にあり、１平方
インチ当り６００万個の基本セルまでの密度を有するＭ
ＯＳ技法パワーデバイスを製造することができる。
【００１４】しかし、従来の構成では、その寸法をさら
に小さくするのに幾つかの制限がある。これらの制限は
ＭＯＳ技法パワーデバイスを製造する方法にて用いられ
るフォトリソグラフィ装置の解像度及びマスク合せ特性
によって本来特定される。再び図１を参照するに、寸法
“ｃ”は金属層１０が本体領域に十分接触するのに十分
な大きさとしなければならないことは既知であり、これ
には領域“ｃ”を形成するのに用いられるフォトリソグ
ラフィ装置の解像限度を下げるしかない。さらに、寸法
“ｂ”は、金属層がソース領域６に十分接触するように
十分大きくする必要があり、しかも誘電体層９における
接点窓１１を規定するマスクと、ソース領域を形成する
ためのマスクとのマスク合せ誤差を許容し得るようにす
る必要がある。さらに、寸法“ｔ”は十分大きくして、
ポリシリコン層８を金属層から電気的に絶縁しなければ
ならず、しかもポリシリコン層における窓１２を規定す
るマスクと、誘電体層における接点窓を形成するための
マスクとのマスク合せ誤差も考慮する必要がある。
に小さくするのに幾つかの制限がある。これらの制限は
ＭＯＳ技法パワーデバイスを製造する方法にて用いられ
るフォトリソグラフィ装置の解像度及びマスク合せ特性
によって本来特定される。再び図１を参照するに、寸法
“ｃ”は金属層１０が本体領域に十分接触するのに十分
な大きさとしなければならないことは既知であり、これ
には領域“ｃ”を形成するのに用いられるフォトリソグ
ラフィ装置の解像限度を下げるしかない。さらに、寸法
“ｂ”は、金属層がソース領域６に十分接触するように
十分大きくする必要があり、しかも誘電体層９における
接点窓１１を規定するマスクと、ソース領域を形成する
ためのマスクとのマスク合せ誤差を許容し得るようにす
る必要がある。さらに、寸法“ｔ”は十分大きくして、
ポリシリコン層８を金属層から電気的に絶縁しなければ
ならず、しかもポリシリコン層における窓１２を規定す
るマスクと、誘電体層における接点窓を形成するための
マスクとのマスク合せ誤差も考慮する必要がある。
【００１５】さらに、従来の基本機能ユニットの構成で
は、基本機能ユニット間の距離“ｄ”をＭＯＳ技法パワ
ーデバイスの定格電圧に依存する所定値以下に短くする
ことができない。例えば、距離“ｄ”は低電圧デバイス
の場合には約５μｍとし、中位から高電圧デバイスの場
合には１０μｍ〜３０μｍの範囲内の値とする。距離
“ｄ”をこうした特定値以下に短くすると、実際上ＭＯ
Ｓ技法パワーデバイスのＲonのＲjfet成分が急激に増大
し、これによりＲonの値が増大することになる。
は、基本機能ユニット間の距離“ｄ”をＭＯＳ技法パワ
ーデバイスの定格電圧に依存する所定値以下に短くする
ことができない。例えば、距離“ｄ”は低電圧デバイス
の場合には約５μｍとし、中位から高電圧デバイスの場
合には１０μｍ〜３０μｍの範囲内の値とする。距離
“ｄ”をこうした特定値以下に短くすると、実際上ＭＯ
Ｓ技法パワーデバイスのＲonのＲjfet成分が急激に増大
し、これによりＲonの値が増大することになる。
【００１６】
【発明が解決しようとする課題】上述した従来の状態に
鑑み、本発明の目的は従来のＭＯＳ寸法パワーデバイス
を改善した新規のＭＯＳ技法パワーデバイス構体を提供
することにある。
鑑み、本発明の目的は従来のＭＯＳ寸法パワーデバイス
を改善した新規のＭＯＳ技法パワーデバイス構体を提供
することにある。
【００１７】本発明の目的は従来のＭＯＳ技法パワーデ
バイスよりも大規模の集積度を有するパワーデバイスを
提供することにある。さらに本発明の目的は、従来のＭ
ＯＳ技法パワーデバイスの処理及びマスク合せ公差によ
って制約されないパワーデバイス及びその製造方法を提
供することにある。特に、本発明の目的は２つの主要部
の関数となる寸法Ｌp を有するパワーデバイスを提供す
ることにある。
バイスよりも大規模の集積度を有するパワーデバイスを
提供することにある。さらに本発明の目的は、従来のＭ
ＯＳ技法パワーデバイスの処理及びマスク合せ公差によ
って制約されないパワーデバイス及びその製造方法を提
供することにある。特に、本発明の目的は２つの主要部
の関数となる寸法Ｌp を有するパワーデバイスを提供す
ることにある。
【００１８】
【課題を解決するための手段】本発明によれば、このよ
うな目的を、第１導電型の半導体材料層及び複数の基本
機能素子を有するＭＯＳ技術パワーデバイスにより達成
する。第１絶縁材料層が半導体材料層上に位置し、導電
材料層が第１絶縁材料層上に位置する。各基本機能ユニ
ットが前記半導体材料層内に形成された第２導電型の本
体領域を含み、該本体領域は細長本体領域である。各基
本機能ユニットは更に細長本体領域上を延在する前記第
１絶縁材料層及び前記導電材料層に形成された第１細長
窓を含む。前記細長本体領域は第１導電型のドーパント
が付与されてない本体領域の本体部分と交互に位置する
第１導電型のドーパントがドープされたソース領域を含
む。更に、各基本機能ユニットは前記導電材料層上に設
けられた絶縁材料層を含み、この絶縁材料層が前記導電
材料層及び第１絶縁材料層の第１細長窓のエッジをこの
絶縁材料層上に設けられる金属層から絶縁する。この第
２絶縁材料層は細長本体領域上に第２細長窓を有する。
前記金属層は各基本機能ユニットの第２細長窓を経て、
各本体領域及びソース領域に接触する。
うな目的を、第１導電型の半導体材料層及び複数の基本
機能素子を有するＭＯＳ技術パワーデバイスにより達成
する。第１絶縁材料層が半導体材料層上に位置し、導電
材料層が第１絶縁材料層上に位置する。各基本機能ユニ
ットが前記半導体材料層内に形成された第２導電型の本
体領域を含み、該本体領域は細長本体領域である。各基
本機能ユニットは更に細長本体領域上を延在する前記第
１絶縁材料層及び前記導電材料層に形成された第１細長
窓を含む。前記細長本体領域は第１導電型のドーパント
が付与されてない本体領域の本体部分と交互に位置する
第１導電型のドーパントがドープされたソース領域を含
む。更に、各基本機能ユニットは前記導電材料層上に設
けられた絶縁材料層を含み、この絶縁材料層が前記導電
材料層及び第１絶縁材料層の第１細長窓のエッジをこの
絶縁材料層上に設けられる金属層から絶縁する。この第
２絶縁材料層は細長本体領域上に第２細長窓を有する。
前記金属層は各基本機能ユニットの第２細長窓を経て、
各本体領域及びソース領域に接触する。
【００１９】本発明ＭＯＳ技術パワーデバイスの一実施
例においては、ソース領域が、前記細長本体領域の長さ
方向において細長本体領域の本体部分と交互に位置して
前記細長本体領域の長さ方向に延在する第１導電型の複
数のソース部分を含む。この実施例の一例では、ソース
部分の長さを前記本体部分長さより大きくし、且つ細長
本体領域のソース部分及び本体部分をそれぞれ隣接する
基本機能ユニットの本体領域のソース部分及び本体部分
と、細長本体領域の長さ方向に対し横方向にほぼ整列さ
せる。この実施例の他の例では、本体領域のソース部分
及び本体部分を隣接する基本機能ユニットの本体領域内
のソース部分及び本体部分に対し長さ方向にシフトさせ
る。
例においては、ソース領域が、前記細長本体領域の長さ
方向において細長本体領域の本体部分と交互に位置して
前記細長本体領域の長さ方向に延在する第１導電型の複
数のソース部分を含む。この実施例の一例では、ソース
部分の長さを前記本体部分長さより大きくし、且つ細長
本体領域のソース部分及び本体部分をそれぞれ隣接する
基本機能ユニットの本体領域のソース部分及び本体部分
と、細長本体領域の長さ方向に対し横方向にほぼ整列さ
せる。この実施例の他の例では、本体領域のソース部分
及び本体部分を隣接する基本機能ユニットの本体領域内
のソース部分及び本体部分に対し長さ方向にシフトさせ
る。
【００２０】本発明ＭＯＳ技術パワーデバイスの他の実
施例においては、各ソース領域が、細長本体領域の本体
部分と交互に位置して前記細長本体領域の長さ方向に延
在する第１導電型の複数のソース部分を含む。ソース部
分の長さを前記本体部分の長さにほぼ等しくし、且つ細
長本体領域のソース部分及び本体部分をそれぞれ隣接す
る基本機能ユニットの本体領域の本体部分及びソース部
分と横方向にほぼ整列させる。本発明ＭＯＳ技術パワー
デバイスの他の実施例においては、細長本体領域がそれ
ぞれの長辺エッジに沿って互いに融合した第１の細長ハ
ーフストライプと第２の細長ハーフストライプを具え
る。各ハーフストライプが各ハーフストライプの長さ方
向において本体部分と交互に位置する第１導電型の複数
のソース部分を含む。第１の細長ハーフストライプのソ
ース部分及び本体部分がそれぞれ第２のハーフストライ
プの本体部分及びソース部分と横方向に整列している。
施例においては、各ソース領域が、細長本体領域の本体
部分と交互に位置して前記細長本体領域の長さ方向に延
在する第１導電型の複数のソース部分を含む。ソース部
分の長さを前記本体部分の長さにほぼ等しくし、且つ細
長本体領域のソース部分及び本体部分をそれぞれ隣接す
る基本機能ユニットの本体領域の本体部分及びソース部
分と横方向にほぼ整列させる。本発明ＭＯＳ技術パワー
デバイスの他の実施例においては、細長本体領域がそれ
ぞれの長辺エッジに沿って互いに融合した第１の細長ハ
ーフストライプと第２の細長ハーフストライプを具え
る。各ハーフストライプが各ハーフストライプの長さ方
向において本体部分と交互に位置する第１導電型の複数
のソース部分を含む。第１の細長ハーフストライプのソ
ース部分及び本体部分がそれぞれ第２のハーフストライ
プの本体部分及びソース部分と横方向に整列している。
【００２１】本発明ＭＯＳ技術パワーデバイスの他の実
施例においては、細長本体領域がそれぞれの長辺エッジ
に沿って互いに融合した第１の細長ハーフストライプと
第２の細長ハーフストライプを具える。第１の細長ハー
フストライプは細長本体領域の長さ方向にそのほぼ全長
に亘って延在する第１導電型の細長ソース部分を含む。
第２の細長ハーフストライプには第１導電型のドーパン
トを含ませないで、細長ソース領域が細長本体領域にそ
の全長に亘って隣接するようにする。本発明の各実施例
における、各基本機能ユニットの細長本体領域及び該細
長本体領域内のソース領域のレイアウトによれば、ソー
ス金属層を細長本体領域の長さに沿ってソース領域及び
本体領域に接触させることができ、且つ第１絶縁材料層
及び導電材料層の細長窓の横方向の寸法Ｌp を低減する
ことができる。従って、本発明の各実施例によれば、各
基本機能ユニットの寸法Ｌp が低減されるとともに、単
位面積当たりの基本機能ユニット密度が増大する。
施例においては、細長本体領域がそれぞれの長辺エッジ
に沿って互いに融合した第１の細長ハーフストライプと
第２の細長ハーフストライプを具える。第１の細長ハー
フストライプは細長本体領域の長さ方向にそのほぼ全長
に亘って延在する第１導電型の細長ソース部分を含む。
第２の細長ハーフストライプには第１導電型のドーパン
トを含ませないで、細長ソース領域が細長本体領域にそ
の全長に亘って隣接するようにする。本発明の各実施例
における、各基本機能ユニットの細長本体領域及び該細
長本体領域内のソース領域のレイアウトによれば、ソー
ス金属層を細長本体領域の長さに沿ってソース領域及び
本体領域に接触させることができ、且つ第１絶縁材料層
及び導電材料層の細長窓の横方向の寸法Ｌp を低減する
ことができる。従って、本発明の各実施例によれば、各
基本機能ユニットの寸法Ｌp が低減されるとともに、単
位面積当たりの基本機能ユニット密度が増大する。
【００２２】本発明はＭＯＳ技術パワーデバイスを製造
する方法も提供するものであり、この製造方法では第１
導電型の半導体材料層上に第１絶縁材料層を形成し、前
記第１絶縁材料層上に第１導電材料層を形成し、前記第
１導電材料層を選択的に除去して少なくとも一つの細長
窓を形成する。次に第２導電型の細長本体領域を前記細
長窓の下部の前記半導体材料層内に形成し、ソース領域
を前記細長本体領域内に、その長さ方向において第１導
電型のドーパントが付与されてない細長本体領域の本体
部分の間に位置するように形成する。第２絶縁材料層を
前記第１導電材料層上及び前記第１細長窓の長辺エッジ
に沿って形成し、この第２絶縁材料層に第２細長窓を形
成し、この第２絶縁材料層上に第２導電材料層を設け、
前記第２細長窓を経て前記ソース領域及び細長本体領域
に接触させる。前記本体領域を形成するステップは、前
記第１導電材料層をマスクとして用いて第２導電型のド
ーパントを前記半導体材料層内に選択的に導入するのが
好ましく、この場合には基本機能ユニットの細長本体領
域の中心部の高ドープ深部本体領域の形成のために巧緻
なマスクを必要としない。更に、ソース領域を形成する
ステップはチップの表面上にフォトレジスト層を堆積
し、このフォトレジスト層をフォトリソグラフィマスク
を経て光源に選択的に露光し、フォトレジスト層をチッ
プの表面から選択的に除去するのが好ましい。フォトレ
ジスト層及び第１導電材料層を注入マスクとして用いて
第１導電型のドーパントを注入して本体領域内にソース
領域を形成する。このソース領域を形成するステップに
よればフォトレジスト層のエッチングに使用するフォト
リソグラフィマスクと細長窓の形成に使用するフォトリ
ソグラフィマスクとの間のミスアライメントにトレラン
スを与える必要がなくなる。従って、この方法によれば
第１絶縁材料層及び導電材料層の細長窓の横方向寸法Ｌ
p が低減される。
する方法も提供するものであり、この製造方法では第１
導電型の半導体材料層上に第１絶縁材料層を形成し、前
記第１絶縁材料層上に第１導電材料層を形成し、前記第
１導電材料層を選択的に除去して少なくとも一つの細長
窓を形成する。次に第２導電型の細長本体領域を前記細
長窓の下部の前記半導体材料層内に形成し、ソース領域
を前記細長本体領域内に、その長さ方向において第１導
電型のドーパントが付与されてない細長本体領域の本体
部分の間に位置するように形成する。第２絶縁材料層を
前記第１導電材料層上及び前記第１細長窓の長辺エッジ
に沿って形成し、この第２絶縁材料層に第２細長窓を形
成し、この第２絶縁材料層上に第２導電材料層を設け、
前記第２細長窓を経て前記ソース領域及び細長本体領域
に接触させる。前記本体領域を形成するステップは、前
記第１導電材料層をマスクとして用いて第２導電型のド
ーパントを前記半導体材料層内に選択的に導入するのが
好ましく、この場合には基本機能ユニットの細長本体領
域の中心部の高ドープ深部本体領域の形成のために巧緻
なマスクを必要としない。更に、ソース領域を形成する
ステップはチップの表面上にフォトレジスト層を堆積
し、このフォトレジスト層をフォトリソグラフィマスク
を経て光源に選択的に露光し、フォトレジスト層をチッ
プの表面から選択的に除去するのが好ましい。フォトレ
ジスト層及び第１導電材料層を注入マスクとして用いて
第１導電型のドーパントを注入して本体領域内にソース
領域を形成する。このソース領域を形成するステップに
よればフォトレジスト層のエッチングに使用するフォト
リソグラフィマスクと細長窓の形成に使用するフォトリ
ソグラフィマスクとの間のミスアライメントにトレラン
スを与える必要がなくなる。従って、この方法によれば
第１絶縁材料層及び導電材料層の細長窓の横方向寸法Ｌ
p が低減される。
【００２３】本発明によれば、前記本発明の目的を、例
えばＭＯＳゲートサイリスタ（ＭＣＴ）又は他のＭＯＳ
ゲートパワーデバイスの如きＭＯＳゲート装置で達成す
ることもできる。ＭＯＳゲートデバイスは第１導電形の
半導体材料層を具え、この半導体材料層はその表面に形
成される第２導電形の複数の本体領域を有している。第
１導電形のソース領域を各本体領域の表面に形成する。
半導体材料層の表面上には第１絶縁材料層を設け、この
第１絶縁材料層の上に導電材料層を設ける。導電材料層
は複数の各本体領域の上方に位置する複数の第１細長窓
を具えている。導電材料層の上には第２絶縁層を設け
る。複数の本体領域の上側における第２絶縁層に第２細
長窓を開けて、複数の第１細長窓内の導電材料層のエッ
ジを第２絶縁層の上側に位置する金属層から封止する。
金属層は複数の第２細長窓を経て複数の各本体領域及び
複数のカクソース領域に接触する。
えばＭＯＳゲートサイリスタ（ＭＣＴ）又は他のＭＯＳ
ゲートパワーデバイスの如きＭＯＳゲート装置で達成す
ることもできる。ＭＯＳゲートデバイスは第１導電形の
半導体材料層を具え、この半導体材料層はその表面に形
成される第２導電形の複数の本体領域を有している。第
１導電形のソース領域を各本体領域の表面に形成する。
半導体材料層の表面上には第１絶縁材料層を設け、この
第１絶縁材料層の上に導電材料層を設ける。導電材料層
は複数の各本体領域の上方に位置する複数の第１細長窓
を具えている。導電材料層の上には第２絶縁層を設け
る。複数の本体領域の上側における第２絶縁層に第２細
長窓を開けて、複数の第１細長窓内の導電材料層のエッ
ジを第２絶縁層の上側に位置する金属層から封止する。
金属層は複数の第２細長窓を経て複数の各本体領域及び
複数のカクソース領域に接触する。
【００２４】さらに、本発明によるＭＯＳゲート装置を
製造する方法は、高ドープ半導体材料層の上側に設けら
れる第１導電形の半導体材料層を具えている半導体基板
を設け、半導体材料層の表面上に第１絶縁材料層を形成
し、且つ第１絶縁材料層の上に導電材料層を形成する工
程を含むようにする。導電材料層は選択的に除去して、
導電材料層に複数の第１細長窓を形成して、これらの複
数の各窓の下側の半導体材料層の表面を露出させる。半
導体材料層の表面には導電材料層に絵桁複数の第１細長
窓を経て第２導電形の複数の本体領域を形成する。各本
体領域には複数の第１細長窓を経て第１導電形のソース
領域を形成する。導電材料層の上で、したも第１細長窓
のエッジに沿って絶縁層を設ける。この絶縁層に第２細
長窓を開け、この絶縁層に開けた各第２細長窓をＶＴＲ
各本体領域及び各ソース領域に接触するように前記絶縁
層の上に金属層を設ける。
製造する方法は、高ドープ半導体材料層の上側に設けら
れる第１導電形の半導体材料層を具えている半導体基板
を設け、半導体材料層の表面上に第１絶縁材料層を形成
し、且つ第１絶縁材料層の上に導電材料層を形成する工
程を含むようにする。導電材料層は選択的に除去して、
導電材料層に複数の第１細長窓を形成して、これらの複
数の各窓の下側の半導体材料層の表面を露出させる。半
導体材料層の表面には導電材料層に絵桁複数の第１細長
窓を経て第２導電形の複数の本体領域を形成する。各本
体領域には複数の第１細長窓を経て第１導電形のソース
領域を形成する。導電材料層の上で、したも第１細長窓
のエッジに沿って絶縁層を設ける。この絶縁層に第２細
長窓を開け、この絶縁層に開けた各第２細長窓をＶＴＲ
各本体領域及び各ソース領域に接触するように前記絶縁
層の上に金属層を設ける。
【００２５】上述したように、図１は従来技術によるＭ
ＯＳ技術電力装置の断面図である。この電力装置のチィ
ップは高不純物濃度の半導体基板１と、この半導体基板
上に形成した第１導電形の低不純物濃度のエピタキシャ
ル層２とを含む。このＭＯＳ技術電力装置はエピタキシ
ャル層２に形成した複数の基本素子ユニットを含む。図
２には２個の基本素子ユニットを示す。
ＯＳ技術電力装置の断面図である。この電力装置のチィ
ップは高不純物濃度の半導体基板１と、この半導体基板
上に形成した第１導電形の低不純物濃度のエピタキシャ
ル層２とを含む。このＭＯＳ技術電力装置はエピタキシ
ャル層２に形成した複数の基本素子ユニットを含む。図
２には２個の基本素子ユニットを示す。
【００２６】各基本素子ユニットはエピタキシャル層２
に形成した第２導電形の本体領域３を含む。各本体領域
３は例えば四角形又は六角形のような多角形形状を有す
ることができ、或いは長手軸線が紙面と直交する伸長細
条状に形成することができる。すなわち、図１は伸長細
条の長手方向と直交する方向に見た断面図である。本体
領域は“深い本体領域”と称する中央の不純物濃度部分
４及び低不純物濃度で基本素子ユニットのチャネル領域
を形成する側部５を含む。本体領域の側部５の不純物濃
度レベルは電力装置の閾値電圧を決定する。この閾値電
圧は、この装置が導通を開始する電圧である。各本体領
域３の内側にエピタキシャル層２と同一導電形のソース
領域６が存在する。薄い酸化層７（ゲート酸化層）及び
ポリシリコン層８は２個の基本素子ユニットの本体領域
３間でエピタキシャル層２の表面部分をおおうと共に、
各基本素子ユニットの本体領域３の側部５上に延在す
る。本体領域３上のポリシリコン層８及びゲート酸化層
７並びに各ソース領域の表面及び深い本体領域の表面に
窓１２を形成する。ポリシリコン層８は誘電体層９によ
りおおわれ、この誘電体層９に各本体領域３を開口させ
るコンタクト窓１１を形成して各ソース領域の内側部分
の表面及び深い本体領域の表面を露出させる。電力装置
のソース電極を構成する金属層１０は誘電体層上に位置
すると共にコンタクト窓を介してソース領域６の表面及
び深い本体領域４の表面と接触する。
に形成した第２導電形の本体領域３を含む。各本体領域
３は例えば四角形又は六角形のような多角形形状を有す
ることができ、或いは長手軸線が紙面と直交する伸長細
条状に形成することができる。すなわち、図１は伸長細
条の長手方向と直交する方向に見た断面図である。本体
領域は“深い本体領域”と称する中央の不純物濃度部分
４及び低不純物濃度で基本素子ユニットのチャネル領域
を形成する側部５を含む。本体領域の側部５の不純物濃
度レベルは電力装置の閾値電圧を決定する。この閾値電
圧は、この装置が導通を開始する電圧である。各本体領
域３の内側にエピタキシャル層２と同一導電形のソース
領域６が存在する。薄い酸化層７（ゲート酸化層）及び
ポリシリコン層８は２個の基本素子ユニットの本体領域
３間でエピタキシャル層２の表面部分をおおうと共に、
各基本素子ユニットの本体領域３の側部５上に延在す
る。本体領域３上のポリシリコン層８及びゲート酸化層
７並びに各ソース領域の表面及び深い本体領域の表面に
窓１２を形成する。ポリシリコン層８は誘電体層９によ
りおおわれ、この誘電体層９に各本体領域３を開口させ
るコンタクト窓１１を形成して各ソース領域の内側部分
の表面及び深い本体領域の表面を露出させる。電力装置
のソース電極を構成する金属層１０は誘電体層上に位置
すると共にコンタクト窓を介してソース領域６の表面及
び深い本体領域４の表面と接触する。
【００２７】ＭＯＳ電力装置の各基本素子ユニットのサ
イズは、ポリシリコン層８とゲート酸化層７の窓１２の
長さＬｐの関数である。上述した検討及び図１に図示す
るように、寸法Ｌｐは式（１）で規定される特徴ａ及び
ｔの関数である。 Ｌｐ＝ａ＋２ｔ ・・・（１） ここで、ａは誘電体層９のコンタクト窓１１の幅であ
り、ｔはポリシリコン層８及びゲート酸化層７の各々の
端部と誘電体層９の端部との間の距離である。コンタク
ト窓の幅ａは（２）式により規定される。 ａ＝ｃ＋２ｂ ・・・（２） ここで、ｂは誘電体層９のコンタクト窓１１の端部とソ
ース領域６の内側端部との間の距離、すなわちソース金
属層１０が接触することができるソース領域の表面の長
さであり、ｃはリース領域６が存在していない深い本体
領域の表面の長さ、すなわちソース領域６の内側端部間
の距離でありソース金属層１０が接触できる深い本体領
域３の表面の長さに対応する。従って、寸法Ｌｐは
（３）式により与えられる。 Ｌｐ＝ｃ＋２ｂ＋２ｔ ・・・（３） 従来技術による各基本素子ニユットの寸法Ｌｐは３個の
特徴的寸法ｃ，ｂ及びｔにより決定される。
イズは、ポリシリコン層８とゲート酸化層７の窓１２の
長さＬｐの関数である。上述した検討及び図１に図示す
るように、寸法Ｌｐは式（１）で規定される特徴ａ及び
ｔの関数である。 Ｌｐ＝ａ＋２ｔ ・・・（１） ここで、ａは誘電体層９のコンタクト窓１１の幅であ
り、ｔはポリシリコン層８及びゲート酸化層７の各々の
端部と誘電体層９の端部との間の距離である。コンタク
ト窓の幅ａは（２）式により規定される。 ａ＝ｃ＋２ｂ ・・・（２） ここで、ｂは誘電体層９のコンタクト窓１１の端部とソ
ース領域６の内側端部との間の距離、すなわちソース金
属層１０が接触することができるソース領域の表面の長
さであり、ｃはリース領域６が存在していない深い本体
領域の表面の長さ、すなわちソース領域６の内側端部間
の距離でありソース金属層１０が接触できる深い本体領
域３の表面の長さに対応する。従って、寸法Ｌｐは
（３）式により与えられる。 Ｌｐ＝ｃ＋２ｂ＋２ｔ ・・・（３） 従来技術による各基本素子ニユットの寸法Ｌｐは３個の
特徴的寸法ｃ，ｂ及びｔにより決定される。
【００２８】上述したように、ＭＯＳ技術電力装置の各
基本素子ユニットのサイズを小さくすることによりオン
状態における電力装置の出力抵抗を小さくすることが望
ましい。各基本素子ユニットのサイズを小さくするた
め、各基本素子ユニット間の距離ｄをスケールダウンし
てＭＯＳ技術電力装置の単位表面積当たりの基本素子ユ
ニットの密度を増加することが望ましい。さらに、上述
したように、ＭＯＳ技術電力装置の基本素子ユニット間
の距離ｄを小さくすることは、ゲート−ソース間容量
（入力容量）及びゲート−ドレイン間容量（フィードバ
ック容量）を小さくする利点があり、ＭＯＳ技術電力装
置のダイナミック性能が改善される。さらに、高電圧Ｍ
ＯＳ技術電力装置に対する基本素子ユニット間の距離を
小さくすることの付加的な利点は、高電圧ＭＯＳ技術電
力装置がスイッチング状態においてより優れた性能を発
揮することである。一方、距離ｄは小さくし過ぎること
はできない。従って、本発明の電力装置の目的は、単位
面積当りの基本素子ユニットの密度を増大することであ
る。
基本素子ユニットのサイズを小さくすることによりオン
状態における電力装置の出力抵抗を小さくすることが望
ましい。各基本素子ユニットのサイズを小さくするた
め、各基本素子ユニット間の距離ｄをスケールダウンし
てＭＯＳ技術電力装置の単位表面積当たりの基本素子ユ
ニットの密度を増加することが望ましい。さらに、上述
したように、ＭＯＳ技術電力装置の基本素子ユニット間
の距離ｄを小さくすることは、ゲート−ソース間容量
（入力容量）及びゲート−ドレイン間容量（フィードバ
ック容量）を小さくする利点があり、ＭＯＳ技術電力装
置のダイナミック性能が改善される。さらに、高電圧Ｍ
ＯＳ技術電力装置に対する基本素子ユニット間の距離を
小さくすることの付加的な利点は、高電圧ＭＯＳ技術電
力装置がスイッチング状態においてより優れた性能を発
揮することである。一方、距離ｄは小さくし過ぎること
はできない。従って、本発明の電力装置の目的は、単位
面積当りの基本素子ユニットの密度を増大することであ
る。
【００２９】
【発明の実施の形態】図１に示す従来技術のＭＯＳ技術
電力装置の課題は、３個の因子ｃ，ｂ及びｔの各々が、
ＭＯＳ技術電力装置を製造するプロセスで用いられるフ
ォトリソグラフィ装置の解像度限界及び整列特性により
決定される最初サイズを有していることである。特に、
ソース領域の内側端部間の距離ｃは、金属層１０に対し
て十分な面積を与えて深い本体領域４の表面と接触させ
る必要がある。さらに、コンタクト窓１１の端部と各ソ
ース領域６の内側端部との間の距離ｂも金属層１０に対
して十分な面積を与えて各ソース領域６の表面と接触さ
せる必要があると共に、誘電体層にコンタクト窓１１を
規定するために用いるマスク及びソース領域６本体領域
３を形成するために用いるマスクの整列誤差を考慮し得
るだけの十分な大きさとする必要がある。さらに、ポリ
シリコン層８及び酸化層７の端部と誘電体層９の窓の端
部との間の距離ｔは、ポリシリコン層を金属層から電気
的に絶縁するだけの十分な大きさとすると共に、ポリシ
リコン層及び酸化層に窓１２を形成するためのマスクと
誘電体層にコンタクト窓１１を規定するマスクとの間の
誤差を考慮する必要がある。さらに、各基本素子ユニッ
ト間の距離ｄはＭＯＳ電力装置に望ましい電圧レートに
より制限される。例えば、低電圧ＭＯＳ電力装置は典型
的な場合約５μｍの距離ｄを有し、中間電圧装置及び高
電圧装置は典型的には１０μｍ〜３０μｍの範囲の距離
ｄを有している。従来技術から既知のように、距離ｄを
これらの値よりも小さくすることによりＭＯＳ電力装置
の出力抵抗Ｒonが増大してしまう。従って、従来技術の
ＭＯＳ電力装置の構造は、各基本素子ユニットのサイズ
を小さくすることについて限界がある。本発明の電力装
置は、サイズが一層小さく単位面積当たりの密度が増大
するように従来技術のＭＯＳ電力装置を改良するもので
ある。
電力装置の課題は、３個の因子ｃ，ｂ及びｔの各々が、
ＭＯＳ技術電力装置を製造するプロセスで用いられるフ
ォトリソグラフィ装置の解像度限界及び整列特性により
決定される最初サイズを有していることである。特に、
ソース領域の内側端部間の距離ｃは、金属層１０に対し
て十分な面積を与えて深い本体領域４の表面と接触させ
る必要がある。さらに、コンタクト窓１１の端部と各ソ
ース領域６の内側端部との間の距離ｂも金属層１０に対
して十分な面積を与えて各ソース領域６の表面と接触さ
せる必要があると共に、誘電体層にコンタクト窓１１を
規定するために用いるマスク及びソース領域６本体領域
３を形成するために用いるマスクの整列誤差を考慮し得
るだけの十分な大きさとする必要がある。さらに、ポリ
シリコン層８及び酸化層７の端部と誘電体層９の窓の端
部との間の距離ｔは、ポリシリコン層を金属層から電気
的に絶縁するだけの十分な大きさとすると共に、ポリシ
リコン層及び酸化層に窓１２を形成するためのマスクと
誘電体層にコンタクト窓１１を規定するマスクとの間の
誤差を考慮する必要がある。さらに、各基本素子ユニッ
ト間の距離ｄはＭＯＳ電力装置に望ましい電圧レートに
より制限される。例えば、低電圧ＭＯＳ電力装置は典型
的な場合約５μｍの距離ｄを有し、中間電圧装置及び高
電圧装置は典型的には１０μｍ〜３０μｍの範囲の距離
ｄを有している。従来技術から既知のように、距離ｄを
これらの値よりも小さくすることによりＭＯＳ電力装置
の出力抵抗Ｒonが増大してしまう。従って、従来技術の
ＭＯＳ電力装置の構造は、各基本素子ユニットのサイズ
を小さくすることについて限界がある。本発明の電力装
置は、サイズが一層小さく単位面積当たりの密度が増大
するように従来技術のＭＯＳ電力装置を改良するもので
ある。
【００３０】以下の説明において、図１で用いた部材と
同一の部材には同一符号を付して説明する。
同一の部材には同一符号を付して説明する。
【００３１】図２は本発明の第１実施例によるＭＯＳゲ
ート電力装置の一部を示す平面図である。ＭＯＳゲート
の用語は、ＭＯＳ電力装置、ＭＯＳゲートサイリスタ
（ＭＣＴ）及びＭＯＳゲート電力装置を含むものとす
る。図２並びに図３及び図４に断面図として示すよう
に、ＭＯＳゲート電力装置は高不純物濃度半導体基板１
上に形成した例えばエピタキシャル層のような第１導電
形の低不純物濃度半導体層２を具える。図３及び図４は
それぞれ図２のIII-III 線及びIV-IV 線で切って示す断
面図である。図３ａ及び図４ａは本発明のＭＯＳゲート
電力装置の第１実施例の本体領域の第１実施例を示し、
図３ｂ及び図４ｂは本体領域の第２実施例を示す。エピ
タキシャル層２はＭＯＳゲート電力装置の共通のドレイ
ンを形成し、Ｎチャネル装置のＮ導電形又はＰチャネル
装置のＰ導電形のいずれかとすることができる。電力Ｍ
ＯＳＦＥＴの場合基板１はエピタキシャル層２と同一導
電形とし、これに対し絶縁ゲート型バイポーラトランジ
スタ（ＩＧＢＴ）の場合基板１及びエピタキシャル層２
は反対導電形とする。このＭＯＳゲート電はエピタキシ
ャル層２に形成した複数の基本素子ユニットを含む。各
基本素子ユニットはエピタキシャル層２とは反対導電形
の本体領域３を含む。図２に示すように、本体領域３は
互いに距離ｄだけ離間したほぼ平行に延在する細条とす
る。各本体細条３の内側に、本体領域３とは反対導電形
の複数の高不純物濃度領域６０を形成する。高不純物濃
度領域６０は本体領域３の長手方向に沿って延在し、本
体領域３の本体部分４０に挿入される。高不純物濃度領
域６０はＭＯＳゲート電力装置のソース領域を構成す
る。
ート電力装置の一部を示す平面図である。ＭＯＳゲート
の用語は、ＭＯＳ電力装置、ＭＯＳゲートサイリスタ
（ＭＣＴ）及びＭＯＳゲート電力装置を含むものとす
る。図２並びに図３及び図４に断面図として示すよう
に、ＭＯＳゲート電力装置は高不純物濃度半導体基板１
上に形成した例えばエピタキシャル層のような第１導電
形の低不純物濃度半導体層２を具える。図３及び図４は
それぞれ図２のIII-III 線及びIV-IV 線で切って示す断
面図である。図３ａ及び図４ａは本発明のＭＯＳゲート
電力装置の第１実施例の本体領域の第１実施例を示し、
図３ｂ及び図４ｂは本体領域の第２実施例を示す。エピ
タキシャル層２はＭＯＳゲート電力装置の共通のドレイ
ンを形成し、Ｎチャネル装置のＮ導電形又はＰチャネル
装置のＰ導電形のいずれかとすることができる。電力Ｍ
ＯＳＦＥＴの場合基板１はエピタキシャル層２と同一導
電形とし、これに対し絶縁ゲート型バイポーラトランジ
スタ（ＩＧＢＴ）の場合基板１及びエピタキシャル層２
は反対導電形とする。このＭＯＳゲート電はエピタキシ
ャル層２に形成した複数の基本素子ユニットを含む。各
基本素子ユニットはエピタキシャル層２とは反対導電形
の本体領域３を含む。図２に示すように、本体領域３は
互いに距離ｄだけ離間したほぼ平行に延在する細条とす
る。各本体細条３の内側に、本体領域３とは反対導電形
の複数の高不純物濃度領域６０を形成する。高不純物濃
度領域６０は本体領域３の長手方向に沿って延在し、本
体領域３の本体部分４０に挿入される。高不純物濃度領
域６０はＭＯＳゲート電力装置のソース領域を構成す
る。
【００３２】ドレイン層２の表面は、例えばシリコン酸
化物のようなゲート酸化膜７例えばポリシリコンのよう
な導電層８によりおおい、この導電層８はＭＯＳゲート
電力装置のゲートを構成する。ゲート酸化膜７及びポリ
シリコン層層８は本体領域３間のエピタキシャル層の表
面をおおうと共に、細条３上を領域６０の端部まで延在
する。誘電体層９はポリシリコン層８をおおう。伸長状
の開口部１１（コンタクト窓）を細条３の中央部分に沿
って誘電体９に形成してＭＯＳゲート電力装置のソース
電極を構成する金属層（図示せず）を伸長状開口部を経
てソース領域６０及び本体細条３の本体部分４０の両方
と接触させる。
化物のようなゲート酸化膜７例えばポリシリコンのよう
な導電層８によりおおい、この導電層８はＭＯＳゲート
電力装置のゲートを構成する。ゲート酸化膜７及びポリ
シリコン層層８は本体領域３間のエピタキシャル層の表
面をおおうと共に、細条３上を領域６０の端部まで延在
する。誘電体層９はポリシリコン層８をおおう。伸長状
の開口部１１（コンタクト窓）を細条３の中央部分に沿
って誘電体９に形成してＭＯＳゲート電力装置のソース
電極を構成する金属層（図示せず）を伸長状開口部を経
てソース領域６０及び本体細条３の本体部分４０の両方
と接触させる。
【００３３】図３に示すように、ポリシリコン層８及び
ゲート酸化膜７に形成した窓の直交方向の寸法Ｌｐは次
式で与えられる。 Ｌｐ＝ａ＋２ｔ ここで、ａはコンタクト窓１１の直交方向の寸法であ
り、ｔはポリシリコン層の端部と誘電体層９の端部との
間の距離である。一方、本発明の構造は、従来技術の構
造とは相異している。この理由は、ソース領域６０が、
ソース領域が存在していない本体細条３の部分４０に対
して本体細条３の長手方向に沿って挿入形成されている
からである。基本素子ユニットは本体細条の本体部分４
０に対して長手方向に沿って挿入形成したソース領域６
０を構成する伸長状細条部分を含むので、ソース領域及
び本体細条に対する金属層の接触は長手方向に沿って形
成される。これにより、図１に示す従来技術の構造と関
連する課題が解消される。特に、本発明の構成を用いる
ことにより誘電体層のコンタクト窓１１の端部とソース
領域の内側端部との間の距離ｂを設けることが不要にな
る。従って、本発明の構造体の寸法Ｌｐは寸法ｂの関数
ではなくなる。よって、本発明の構造体を用いれば、コ
ンタクト窓１１の直交する方向の寸法ａをＭＯＳゲート
電力装置の製造に用いるフォトリソグラフィ装置の光学
的な解像度限界までスケールダウンしても、ソース金属
層（図示せず）のソース領域６０及び本体領域３の両方
に対する接触を確保することができる。
ゲート酸化膜７に形成した窓の直交方向の寸法Ｌｐは次
式で与えられる。 Ｌｐ＝ａ＋２ｔ ここで、ａはコンタクト窓１１の直交方向の寸法であ
り、ｔはポリシリコン層の端部と誘電体層９の端部との
間の距離である。一方、本発明の構造は、従来技術の構
造とは相異している。この理由は、ソース領域６０が、
ソース領域が存在していない本体細条３の部分４０に対
して本体細条３の長手方向に沿って挿入形成されている
からである。基本素子ユニットは本体細条の本体部分４
０に対して長手方向に沿って挿入形成したソース領域６
０を構成する伸長状細条部分を含むので、ソース領域及
び本体細条に対する金属層の接触は長手方向に沿って形
成される。これにより、図１に示す従来技術の構造と関
連する課題が解消される。特に、本発明の構成を用いる
ことにより誘電体層のコンタクト窓１１の端部とソース
領域の内側端部との間の距離ｂを設けることが不要にな
る。従って、本発明の構造体の寸法Ｌｐは寸法ｂの関数
ではなくなる。よって、本発明の構造体を用いれば、コ
ンタクト窓１１の直交する方向の寸法ａをＭＯＳゲート
電力装置の製造に用いるフォトリソグラフィ装置の光学
的な解像度限界までスケールダウンしても、ソース金属
層（図示せず）のソース領域６０及び本体領域３の両方
に対する接触を確保することができる。
【００３４】本発明の構造体及び製造方法を用いれば、
ゲート酸化膜７とポリシリコン層８に形成した伸長状開
口部１２の寸法Ｌｐは、開口部１２を規定するために用
いたフォトリソグラフィ装置の光学的解像度限界ｆとポ
リシリコン層の窓１２の端部に誘電体層のコンタクト窓
１１との間の距離の２倍の距離との和までスケールダウ
ンすることができる。換言すれば、本発明の構造体にお
いて、Ｌｐの最小値はｆ＋２ｔとなる。前述したよう
に、従来技術の構造体のＬｐの最小値はｃ＋２ｂ＋２ｔ
であり、基本素子ユニットの寸法Ｌｐは３個のサイズに
より決定されている。
ゲート酸化膜７とポリシリコン層８に形成した伸長状開
口部１２の寸法Ｌｐは、開口部１２を規定するために用
いたフォトリソグラフィ装置の光学的解像度限界ｆとポ
リシリコン層の窓１２の端部に誘電体層のコンタクト窓
１１との間の距離の２倍の距離との和までスケールダウ
ンすることができる。換言すれば、本発明の構造体にお
いて、Ｌｐの最小値はｆ＋２ｔとなる。前述したよう
に、従来技術の構造体のＬｐの最小値はｃ＋２ｂ＋２ｔ
であり、基本素子ユニットの寸法Ｌｐは３個のサイズに
より決定されている。
【００３５】図２を参照するに、ＭＯＳゲート電力装置
のチャネル周囲部はＬｕ／（Ｌｕ＋ｓ）に比例する。こ
こで、Ｌｕはソース領域６０の本体細条３の長手方向の
長さであり、ｓは２個の順次のソース領域６０間の距
離、すなわちソース領域６０が存在していない本体細条
の本体部分４０の長さである。本体細条３の本体部分４
０はＭＯＳゲート電力装置の機能的に不活性な区域であ
るから、これらの部分は電力装置の全電流に対して寄与
しない。前述したＭＯＳゲート電力装置の出力抵抗のオ
ン抵抗Ｒonは電力装置の全チャネル周囲に反比例するの
で、最小のＲonはｓをできるだけ小さくしＬｕをできる
だけ大きくすることにより達成される。ｓの最小値はフ
ォトリソグラフィ装置の光学的解像度限界ｆにより与え
られ、Ｌｕの最大値は特定の技術及びＭＯＳゲート電力
装置の望ましい電圧レートに依存する。さらに、本体領
域４０を介する本体細条３に対する２個の順次のコンタ
クト間の距離Ｌｕが大きくなればなるほど、ソース領域
６０と、本体細条３と、エピタキシャル層２とにより形
成される構造と本質的に関連する寄生バイポーラ接合ト
ランジスタのベース抵抗が一層大きくなると共に、スィ
ッチング中にＭＯＳゲート電力装置を流れる最大電流は
より小さくなる。この結果、距離Ｌｕが長くなるほど、
ＭＯＳゲート電力装置が最大の特定電圧に耐えられなく
なる可能性が高くなる。従って、電力装置のＲonと最大
電流容量との間にトレードオフが生じ、Ｌｕ及びｓの値
を適切に選択する必要がある。
のチャネル周囲部はＬｕ／（Ｌｕ＋ｓ）に比例する。こ
こで、Ｌｕはソース領域６０の本体細条３の長手方向の
長さであり、ｓは２個の順次のソース領域６０間の距
離、すなわちソース領域６０が存在していない本体細条
の本体部分４０の長さである。本体細条３の本体部分４
０はＭＯＳゲート電力装置の機能的に不活性な区域であ
るから、これらの部分は電力装置の全電流に対して寄与
しない。前述したＭＯＳゲート電力装置の出力抵抗のオ
ン抵抗Ｒonは電力装置の全チャネル周囲に反比例するの
で、最小のＲonはｓをできるだけ小さくしＬｕをできる
だけ大きくすることにより達成される。ｓの最小値はフ
ォトリソグラフィ装置の光学的解像度限界ｆにより与え
られ、Ｌｕの最大値は特定の技術及びＭＯＳゲート電力
装置の望ましい電圧レートに依存する。さらに、本体領
域４０を介する本体細条３に対する２個の順次のコンタ
クト間の距離Ｌｕが大きくなればなるほど、ソース領域
６０と、本体細条３と、エピタキシャル層２とにより形
成される構造と本質的に関連する寄生バイポーラ接合ト
ランジスタのベース抵抗が一層大きくなると共に、スィ
ッチング中にＭＯＳゲート電力装置を流れる最大電流は
より小さくなる。この結果、距離Ｌｕが長くなるほど、
ＭＯＳゲート電力装置が最大の特定電圧に耐えられなく
なる可能性が高くなる。従って、電力装置のＲonと最大
電流容量との間にトレードオフが生じ、Ｌｕ及びｓの値
を適切に選択する必要がある。
【００３６】図２〜４に示す本発明の実施例において、
本体細条３に隣接するソース領域６０は本体細条の直交
方向に整列している。すなわち、１個の本体細条中のソ
ース領域６０及び本体領域４０は、隣接する基本素子ユ
ニットの伸長状本体領域のソース領域及び本体領域に対
して本体領域３の長さ方向と直交する方向においてそれ
ぞれ整列している。隣接する本体細条３間のエピタキシ
ャル層２に、図３に示すように、２個の電流フラックス
が存在し、この電流フラックスは対向するソース領域６
０から隣接する本体細条３中に形成される。隣接する本
体細条３間の距離ｄはある限界を超えて減少することが
できず、Ｒjfetは急激に増大する。
本体細条３に隣接するソース領域６０は本体細条の直交
方向に整列している。すなわち、１個の本体細条中のソ
ース領域６０及び本体領域４０は、隣接する基本素子ユ
ニットの伸長状本体領域のソース領域及び本体領域に対
して本体領域３の長さ方向と直交する方向においてそれ
ぞれ整列している。隣接する本体細条３間のエピタキシ
ャル層２に、図３に示すように、２個の電流フラックス
が存在し、この電流フラックスは対向するソース領域６
０から隣接する本体細条３中に形成される。隣接する本
体細条３間の距離ｄはある限界を超えて減少することが
できず、Ｒjfetは急激に増大する。
【００３７】図５は、図２〜４に示す実施例のＭＯＳゲ
ート電力装置を製造するために用いたフォトリソグラフ
ィマスクの構成を整列を示す平面図である。図５におい
て、符号１５はポリシリコン層とゲート酸化膜の選択エ
ピタキシャル層用のマスクを示し、符号１６はソース領
域６０を形成するための不純物の選択注入用のマスクを
示し、符号１７（１点鎖線）は誘電体層９にコンタクト
窓１１を形成するためのマスクを示す。
ート電力装置を製造するために用いたフォトリソグラフ
ィマスクの構成を整列を示す平面図である。図５におい
て、符号１５はポリシリコン層とゲート酸化膜の選択エ
ピタキシャル層用のマスクを示し、符号１６はソース領
域６０を形成するための不純物の選択注入用のマスクを
示し、符号１７（１点鎖線）は誘電体層９にコンタクト
窓１１を形成するためのマスクを示す。
【００３８】本発明のＭＯＳゲート電力装置を製造する
プロセスを図６〜１３に示す。図６は高不純物濃度半導
体基板１上に低不純物濃度半導体層２をエピタキシャル
生長させる最初の工程を示す。形成すべき電力装置が電
力ＭＯＳＦＥＴの場合、基板１及びエピタキシャル層２
を同一導電形とし、ＩＧＢＴを製造する場合基板及びエ
ピタキシャル層２は反対導電形とする。他のＭＯＳゲー
ト電力装置は基板とエピタキシャル層の種々の組み合わ
せを必要とし、この開示範囲内にあるように意図する。
高不純物濃度半導体基板１に成長させたエピタキシャル
層２の抵抗値及び厚さは、電力装置の電圧クラスが得ら
れるように選択する。例えば、低電圧及び高電圧電力装
置は、通常０．５オームｃｍ〜１００オームｃｍの範囲
の抵抗値及び３μｍ〜１００μｍの範囲の厚さを有して
いる。次にシリコン酸化層７（ゲート酸化膜）を例えば
熱酸化処理によりエピタキシャル層の表面上に形成す
る。次に、ポリシリコン層８をゲート酸膜７に形成す
る。一例として、ポリシリコン層に不純物を添加してそ
の抵抗値を下げる。或いは、この工程に加えて、ポリシ
リコン層８の表面上にコバルト層を体積し、コバルトと
シリコンとが相互作用してシリサイド層（図示せず）が
形成されるように約５００℃の加熱処理を行なうことに
より、シリサイド層（例えば、コバルトシリサイド）を
形成することができる。シリサイド層の利点はシリサイ
ド層がＭＯＳゲート電力装置のゲート抵抗を大幅に小さ
くすることにある。
プロセスを図６〜１３に示す。図６は高不純物濃度半導
体基板１上に低不純物濃度半導体層２をエピタキシャル
生長させる最初の工程を示す。形成すべき電力装置が電
力ＭＯＳＦＥＴの場合、基板１及びエピタキシャル層２
を同一導電形とし、ＩＧＢＴを製造する場合基板及びエ
ピタキシャル層２は反対導電形とする。他のＭＯＳゲー
ト電力装置は基板とエピタキシャル層の種々の組み合わ
せを必要とし、この開示範囲内にあるように意図する。
高不純物濃度半導体基板１に成長させたエピタキシャル
層２の抵抗値及び厚さは、電力装置の電圧クラスが得ら
れるように選択する。例えば、低電圧及び高電圧電力装
置は、通常０．５オームｃｍ〜１００オームｃｍの範囲
の抵抗値及び３μｍ〜１００μｍの範囲の厚さを有して
いる。次にシリコン酸化層７（ゲート酸化膜）を例えば
熱酸化処理によりエピタキシャル層の表面上に形成す
る。次に、ポリシリコン層８をゲート酸膜７に形成す
る。一例として、ポリシリコン層に不純物を添加してそ
の抵抗値を下げる。或いは、この工程に加えて、ポリシ
リコン層８の表面上にコバルト層を体積し、コバルトと
シリコンとが相互作用してシリサイド層（図示せず）が
形成されるように約５００℃の加熱処理を行なうことに
より、シリサイド層（例えば、コバルトシリサイド）を
形成することができる。シリサイド層の利点はシリサイ
ド層がＭＯＳゲート電力装置のゲート抵抗を大幅に小さ
くすることにある。
【００３９】図３ａ及び図４ａに示す本体領域を有する
ＭＯＳゲート電力装置を製造するプロセスの一例におい
て、本体領域の高不純物濃度部分を形成する第１の工程
は、第１のマスクを介して高ドーズ量の例えばｐ形不純
物をエピタキシャル層に注入して本体領域の中央の高不
純物濃度部分を形成する（この工程は、図示しない）。
図７と参照するに、次にポリシリコン層８をフォトリソ
グラフィマスク１５（図５参照）により選択的にエッチ
ングしてＭＯＳ電力装置の基本素子ユニットが形成され
る予定のポリシリコン層８に伸長状の窓を形成する。マ
スク１５はポリシリコン層上にフォトレジスト層を堆積
し、エッチングされる予定のポリシリコン層の区域から
フォトレジスト層を選択的に除去することにより形成さ
れる。図７に図示されていないが、伸長状の窓を形成す
るためゲート酸化膜７もポリシリコン層８と同時に選択
的にエッチングされ、或いは後述するように、誘電体層
にソースコンタクト窓１１を形成した後の工程でエッチ
ングすることもできる。ポリシリコン層８のフォトレジ
スト層によりおおわれている区域は上記エッチング処理
を受けないこと明らかである。次に図３ａ及び図４ａに
示す本体領域の側部の低不純物濃度部分は、ポリシリコ
ン層の伸長状の窓を介して低ドーズ量の例えばｐ形不純
物注入することにより形成される（この工程は図示しな
い）。
ＭＯＳゲート電力装置を製造するプロセスの一例におい
て、本体領域の高不純物濃度部分を形成する第１の工程
は、第１のマスクを介して高ドーズ量の例えばｐ形不純
物をエピタキシャル層に注入して本体領域の中央の高不
純物濃度部分を形成する（この工程は、図示しない）。
図７と参照するに、次にポリシリコン層８をフォトリソ
グラフィマスク１５（図５参照）により選択的にエッチ
ングしてＭＯＳ電力装置の基本素子ユニットが形成され
る予定のポリシリコン層８に伸長状の窓を形成する。マ
スク１５はポリシリコン層上にフォトレジスト層を堆積
し、エッチングされる予定のポリシリコン層の区域から
フォトレジスト層を選択的に除去することにより形成さ
れる。図７に図示されていないが、伸長状の窓を形成す
るためゲート酸化膜７もポリシリコン層８と同時に選択
的にエッチングされ、或いは後述するように、誘電体層
にソースコンタクト窓１１を形成した後の工程でエッチ
ングすることもできる。ポリシリコン層８のフォトレジ
スト層によりおおわれている区域は上記エッチング処理
を受けないこと明らかである。次に図３ａ及び図４ａに
示す本体領域の側部の低不純物濃度部分は、ポリシリコ
ン層の伸長状の窓を介して低ドーズ量の例えばｐ形不純
物注入することにより形成される（この工程は図示しな
い）。
【００４０】図３ｂ及び図４ｂに示す本体領域を有する
本発明のＭＯＳゲート電力装置を製造するプロセスの別
の実施例においては、ボール形状の本体領域を１又は２
個のプロセスにより形成する。このボール形状の本体領
域の利点は、図３ａ，図４ａに示す本体領域を形成する
プロセスについて説明した中央の高不純物濃度の深い本
体領域にイオン注入するために用いた第１のマスクが不
要になることである。これとは反対に、ボール形状を有
する本体領域は、ポリシリコン層８をマスクとして用い
ポリシリコン層８の伸長状窓を介してエピタキシャル層
に不純物注入することにより形成できる。
本発明のＭＯＳゲート電力装置を製造するプロセスの別
の実施例においては、ボール形状の本体領域を１又は２
個のプロセスにより形成する。このボール形状の本体領
域の利点は、図３ａ，図４ａに示す本体領域を形成する
プロセスについて説明した中央の高不純物濃度の深い本
体領域にイオン注入するために用いた第１のマスクが不
要になることである。これとは反対に、ボール形状を有
する本体領域は、ポリシリコン層８をマスクとして用い
ポリシリコン層８の伸長状窓を介してエピタキシャル層
に不純物注入することにより形成できる。
【００４１】ボール状の形状を有する本体領域３を形成
する第１のプロセスについて説明する。図８を参照する
に、第２の導電形の高ドーズ量の不純物を、ポリシリコ
ン層８が不純物イオンに対して注入マスクとして作用す
る伸長状の開口部を介してエピタキシャル層２に高エネ
ルギーで注入する。例えば、ボロンイオンをドーズ量１
０13〜１０15原子／ｃｍ2 で１００〜３００ｋｅＶのエ
ネルギー注入することができる。高い注入エネルギーの
場合、第２導電形の領域１４は、注入されたイオンの分
布がエピタキシャル層２の表面から規定した距離に位置
するピーク濃度を有するようにエピタキシャル層２に形
成する。規定した距離の実際の値は、注入エネルギーに
依存し、好ましくは注入エネルギーは適切に設定され、
不純物のピーク濃度位置が後述する後の工程で形成され
るソース領域よりも深くなるように設定する。さらに、
ポリシリコン層８はマスクとして用いられるので、注入
されたイオンの分布は横方向においてポリシリコン層の
窓の端部に対して整列する。
する第１のプロセスについて説明する。図８を参照する
に、第２の導電形の高ドーズ量の不純物を、ポリシリコ
ン層８が不純物イオンに対して注入マスクとして作用す
る伸長状の開口部を介してエピタキシャル層２に高エネ
ルギーで注入する。例えば、ボロンイオンをドーズ量１
０13〜１０15原子／ｃｍ2 で１００〜３００ｋｅＶのエ
ネルギー注入することができる。高い注入エネルギーの
場合、第２導電形の領域１４は、注入されたイオンの分
布がエピタキシャル層２の表面から規定した距離に位置
するピーク濃度を有するようにエピタキシャル層２に形
成する。規定した距離の実際の値は、注入エネルギーに
依存し、好ましくは注入エネルギーは適切に設定され、
不純物のピーク濃度位置が後述する後の工程で形成され
るソース領域よりも深くなるように設定する。さらに、
ポリシリコン層８はマスクとして用いられるので、注入
されたイオンの分布は横方向においてポリシリコン層の
窓の端部に対して整列する。
【００４２】図９を参照するに、注入されたイオンを加
熱処理によりエピタキシャル層の側方及び内部に拡散さ
せて本体細条３を形成する。この加熱処理は温度及び時
間を適切に選択され、本体細条３は不純物のエピタキシ
ャル層への縦方向拡散により形成された中央の高不純物
濃度の深い本体細条１７と、不純物の横方向拡散により
形成されゲート酸化膜７の下側で横方向に延在する２個
の側部低不純物濃度のチャネル細条１８とを有する。例
えば、１０５０〜１１００℃の０．５〜２時間の適切な
加熱処理を行なうことができる。従って、この本発明の
実施例による処理は１回の不純物注入工程だけを用い多
数の工程を必要とせず、従来技術のプロセスが必要な第
１のマスクは不要である。
熱処理によりエピタキシャル層の側方及び内部に拡散さ
せて本体細条３を形成する。この加熱処理は温度及び時
間を適切に選択され、本体細条３は不純物のエピタキシ
ャル層への縦方向拡散により形成された中央の高不純物
濃度の深い本体細条１７と、不純物の横方向拡散により
形成されゲート酸化膜７の下側で横方向に延在する２個
の側部低不純物濃度のチャネル細条１８とを有する。例
えば、１０５０〜１１００℃の０．５〜２時間の適切な
加熱処理を行なうことができる。従って、この本発明の
実施例による処理は１回の不純物注入工程だけを用い多
数の工程を必要とせず、従来技術のプロセスが必要な第
１のマスクは不要である。
【００４３】ボール状の本体細条３を形成する別の方法
はエピタキシャル層２への第２導電形の異なる２個の不
純物注入を含み、これら不純物注入は両方のイオン注入
マスクとしてポリシリコン層８を用い異なるドーズ量及
び異なるエネルギーで行なう。例えは、第１の注入は、
１０13〜１０14原子／ｃｍ2 のドーズ量で約８０ｋｅＶ
のエネルギーで行ない、本体細条の表面例えばチャネル
部分に不純物濃度領域を形成する。さらに、この第１の
不純物を用いてＭＯＳ−ゲート電力装置の閾値電圧を所
望の電圧に設定することができる。必ずしも必要ではな
いが、第１の不純物注入と第２の不純物注入との間で熱
拡散な行なうこともできる。第２の不純物注入は、例え
ば１０14〜１０15原子／ｃｍ2 の範囲のドーズ量で１０
０〜３００ｋｅＶの範囲のエネルギーで行ない、不純物
濃度のピークを予め定めた深さすなわち後の工程で形成
されるソース領域よりも深い位置に位置させる。次に、
温度が１０５０〜１１００℃で０．５〜２時間の範囲で
熱拡散を行ない、第１の不純物注入で打ち込まれた不純
物を横方向に拡散させてゲート酸化膜の下側で延在する
本体細条のチャネル部分を形成する。この加熱工程中に
第２の不純物注入により打ち込まれた不純物に対する横
方向拡散はＭＯＳゲート電力装置の閾値電圧を変更しな
い。この理由は、第１の不純物注入により注入された不
純物のピークはエピタキシャル層２のほぼ表面に位置
し、エピタキシャル層の表面に到達したいかなる不純物
イオンも第１の不純物注入により打ち込まれた不純物濃
度よりも低い濃度を有しているからである。第２の不純
物注入により注入された不純物の縦方向及び横方向の拡
散は本体細条の高不純物濃度の深い領域を形成し、ソー
ス領域の下側の本体細条の抵抗値を低くする。上記ボー
ル状本体領域形状を形成するプロセスの各々は、伸長状
の窓の端部とセルフアラインした中央の高不純物濃度本
体細条を形成する利点を有し、従来技術の構造体のプロ
セスよりも１回少ないマスキング工程を用いている。
はエピタキシャル層２への第２導電形の異なる２個の不
純物注入を含み、これら不純物注入は両方のイオン注入
マスクとしてポリシリコン層８を用い異なるドーズ量及
び異なるエネルギーで行なう。例えは、第１の注入は、
１０13〜１０14原子／ｃｍ2 のドーズ量で約８０ｋｅＶ
のエネルギーで行ない、本体細条の表面例えばチャネル
部分に不純物濃度領域を形成する。さらに、この第１の
不純物を用いてＭＯＳ−ゲート電力装置の閾値電圧を所
望の電圧に設定することができる。必ずしも必要ではな
いが、第１の不純物注入と第２の不純物注入との間で熱
拡散な行なうこともできる。第２の不純物注入は、例え
ば１０14〜１０15原子／ｃｍ2 の範囲のドーズ量で１０
０〜３００ｋｅＶの範囲のエネルギーで行ない、不純物
濃度のピークを予め定めた深さすなわち後の工程で形成
されるソース領域よりも深い位置に位置させる。次に、
温度が１０５０〜１１００℃で０．５〜２時間の範囲で
熱拡散を行ない、第１の不純物注入で打ち込まれた不純
物を横方向に拡散させてゲート酸化膜の下側で延在する
本体細条のチャネル部分を形成する。この加熱工程中に
第２の不純物注入により打ち込まれた不純物に対する横
方向拡散はＭＯＳゲート電力装置の閾値電圧を変更しな
い。この理由は、第１の不純物注入により注入された不
純物のピークはエピタキシャル層２のほぼ表面に位置
し、エピタキシャル層の表面に到達したいかなる不純物
イオンも第１の不純物注入により打ち込まれた不純物濃
度よりも低い濃度を有しているからである。第２の不純
物注入により注入された不純物の縦方向及び横方向の拡
散は本体細条の高不純物濃度の深い領域を形成し、ソー
ス領域の下側の本体細条の抵抗値を低くする。上記ボー
ル状本体領域形状を形成するプロセスの各々は、伸長状
の窓の端部とセルフアラインした中央の高不純物濃度本
体細条を形成する利点を有し、従来技術の構造体のプロ
セスよりも１回少ないマスキング工程を用いている。
【００４４】図１０〜１１を参照するに、本体細条３が
上述したプロセスにより形成された後、第１導電形の不
純物をマスク１６（図５参照）を用いて高ドーズ量で本
体細条に選択的に注入して電力装置のソース領域を形成
する。特に、この工程では、図１１に示すチィップの表
面上にフォトレジスト層と堆積し、フォトリソグラフィ
マスク１６によりフォトレジスト層を選択的に露光し、
マスクのパターンフォトレジスト層に投影する。次に、
フォトレジスト層をチィップ表面から選択的に除去し、
図５に示すフォトレジスト層のパターンを形成する。こ
のフォトレジスト層は図１１に示す第１導電形の不純物
用の注入マスクとして作用する。これらの工程により、
図１０に示すように本体領域３にソース領域６０が形成
され、これらソース領域は、図１１に示す本体細条の部
分４０の間に本体細条の長手方向に沿って挿入形成され
る。
上述したプロセスにより形成された後、第１導電形の不
純物をマスク１６（図５参照）を用いて高ドーズ量で本
体細条に選択的に注入して電力装置のソース領域を形成
する。特に、この工程では、図１１に示すチィップの表
面上にフォトレジスト層と堆積し、フォトリソグラフィ
マスク１６によりフォトレジスト層を選択的に露光し、
マスクのパターンフォトレジスト層に投影する。次に、
フォトレジスト層をチィップ表面から選択的に除去し、
図５に示すフォトレジスト層のパターンを形成する。こ
のフォトレジスト層は図１１に示す第１導電形の不純物
用の注入マスクとして作用する。これらの工程により、
図１０に示すように本体領域３にソース領域６０が形成
され、これらソース領域は、図１１に示す本体細条の部
分４０の間に本体細条の長手方向に沿って挿入形成され
る。
【００４５】本発明によるＭＯＳゲート電力装置の製造
プロセスの利点は、フォトレジスト層１５０のパターン
を規定するために用いたフォトリソグラフィマスク１６
とポリシリコン層８に伸長状の開口部を規定するために
用いたフォトリソグラフィマスク１５との間に整列誤差
が存在するが、この整列誤差は最終的に得られた構造体
につかなる影響をも及ぼさないことである。この理由
は、ソース領域６０は、本体部分４０に対して本体領域
の長手方向に沿って挿入形成されるからである。換言す
れば、本発明の構造体の横方向の寸法は、ソース領域及
び本体領域の各々への金属層１０の形成に対して依存し
ない。代わりに、長手方向の寸法を用いてこれらのコン
タクトを形成する。
プロセスの利点は、フォトレジスト層１５０のパターン
を規定するために用いたフォトリソグラフィマスク１６
とポリシリコン層８に伸長状の開口部を規定するために
用いたフォトリソグラフィマスク１５との間に整列誤差
が存在するが、この整列誤差は最終的に得られた構造体
につかなる影響をも及ぼさないことである。この理由
は、ソース領域６０は、本体部分４０に対して本体領域
の長手方向に沿って挿入形成されるからである。換言す
れば、本発明の構造体の横方向の寸法は、ソース領域及
び本体領域の各々への金属層１０の形成に対して依存し
ない。代わりに、長手方向の寸法を用いてこれらのコン
タクトを形成する。
【００４６】本発明のプロセス及び構造の別の利点は、
本発明のボール状本体領域を形成する処理工程が、従来
技術では必要とした深い本体領域を形成するためのマス
クを必要としないことである。特に、上述したように、
従来技術ではポリシリコン層に開口部１２を形成するた
めの第１のマスクを必要とし、このマスクを用いて高ド
ーズ量の不純物を半導体層に注入して深い本体の中央部
分を形成すると共に、チヤネル領域中での不純物の横方
向拡散を回避する代わりにポリシリコン層に対して第２
のマスク（伸長状の窓を形成するため）を用いて低ドー
ズ量の不純物を注入して側部の低不純物濃度領域を形成
している。これに対して、本発明では、本体領域を形成
するための不純物を注入するマスクとしてポリシリコン
層を用い、他のマスクが不要になる。
本発明のボール状本体領域を形成する処理工程が、従来
技術では必要とした深い本体領域を形成するためのマス
クを必要としないことである。特に、上述したように、
従来技術ではポリシリコン層に開口部１２を形成するた
めの第１のマスクを必要とし、このマスクを用いて高ド
ーズ量の不純物を半導体層に注入して深い本体の中央部
分を形成すると共に、チヤネル領域中での不純物の横方
向拡散を回避する代わりにポリシリコン層に対して第２
のマスク（伸長状の窓を形成するため）を用いて低ドー
ズ量の不純物を注入して側部の低不純物濃度領域を形成
している。これに対して、本発明では、本体領域を形成
するための不純物を注入するマスクとしてポリシリコン
層を用い、他のマスクが不要になる。
【００４７】図３ｂ及び図４ｂの断面をそれぞれ示す図
１２〜１３を参照するに、ソース領域６０及び本体部分
をそれぞれ含む本体領域３が図示されている。フォトレ
ジスト層１５０を除去する。さらに、前述したように、
下側のゲート酸化膜７がポリシリコンゲート層８と同時
に除去されない場合、下側のゲート酸化膜はフォトレジ
スト層と同時に除去する。例えば化学気相堆積により形
成されたｐ形の不純物が添加されている酸化層（ＰＶＡ
ＰＯＸとして既知である）のような誘電体層を基板上に
堆積し、フォトリソグラフィマスク１７（図５参照）を
用いて選択的にエッチングして誘電体層９にコンタクト
窓１１を形成する。次に、金属層（図示せず）を誘電体
層９上に堆積し選択的に除去してＭＯＳ電力装置のソー
ス電極を規定する。
１２〜１３を参照するに、ソース領域６０及び本体部分
をそれぞれ含む本体領域３が図示されている。フォトレ
ジスト層１５０を除去する。さらに、前述したように、
下側のゲート酸化膜７がポリシリコンゲート層８と同時
に除去されない場合、下側のゲート酸化膜はフォトレジ
スト層と同時に除去する。例えば化学気相堆積により形
成されたｐ形の不純物が添加されている酸化層（ＰＶＡ
ＰＯＸとして既知である）のような誘電体層を基板上に
堆積し、フォトリソグラフィマスク１７（図５参照）を
用いて選択的にエッチングして誘電体層９にコンタクト
窓１１を形成する。次に、金属層（図示せず）を誘電体
層９上に堆積し選択的に除去してＭＯＳ電力装置のソー
ス電極を規定する。
【００４８】図４は本発明の第２実施例によるＭＯＳゲ
ート電力装置の一部を示す平面図である。図１５，１６
及び１７は、ＸＶ−ＸＶ線、ＸＶＩ−ＸＶＩ線及びＸＶ
ＩＩ−ＸＶＩＩ線でそれぞれ切って示すエピタキシャル
層２の断面図である。この実施例は、所定の本体細条３
のソース領域６０が隣接する本体細条３のソース領域６
０に対して長手方向に偏移している点を除き、図２の実
施例とほぼ同一である。この実施例の構造体では、図１
５，１６及び図１７に示すように、隣接する本体細条３
間にエピタキシャル層２の一部が存在し、ある本体細条
３のソース領域６０から又は隣接する本体細条３のソー
ス領域６０から１個の電流路だけが存在する。この構成
により、Ｒonの全抵抗に寄与する基本素子ユニットの空
乏領域間の抵抗成分Ｒjfetを増加させることなく、本体
細条３間の距離ｄを僅かに短くすることができる。集積
密度が増大することにより、単位面積当りの全チャネル
周囲長が増大する。一方、上述したように、装置のチャ
ネル周囲長を最大にするためには、寸法Ｌｕに比べて寸
法ｓを小さくする必要があり、距離ｄを小さくする必要
がある。この理由は、本体細条３間のエピタキシャル層
２の大部分が、図１７に断面として示すように、２個の
電流路で電流を流すからである。
ート電力装置の一部を示す平面図である。図１５，１６
及び１７は、ＸＶ−ＸＶ線、ＸＶＩ−ＸＶＩ線及びＸＶ
ＩＩ−ＸＶＩＩ線でそれぞれ切って示すエピタキシャル
層２の断面図である。この実施例は、所定の本体細条３
のソース領域６０が隣接する本体細条３のソース領域６
０に対して長手方向に偏移している点を除き、図２の実
施例とほぼ同一である。この実施例の構造体では、図１
５，１６及び図１７に示すように、隣接する本体細条３
間にエピタキシャル層２の一部が存在し、ある本体細条
３のソース領域６０から又は隣接する本体細条３のソー
ス領域６０から１個の電流路だけが存在する。この構成
により、Ｒonの全抵抗に寄与する基本素子ユニットの空
乏領域間の抵抗成分Ｒjfetを増加させることなく、本体
細条３間の距離ｄを僅かに短くすることができる。集積
密度が増大することにより、単位面積当りの全チャネル
周囲長が増大する。一方、上述したように、装置のチャ
ネル周囲長を最大にするためには、寸法Ｌｕに比べて寸
法ｓを小さくする必要があり、距離ｄを小さくする必要
がある。この理由は、本体細条３間のエピタキシャル層
２の大部分が、図１７に断面として示すように、２個の
電流路で電流を流すからである。
【００４９】この第２実施例によるＭＯＳ電力装置は、
上記実施例と同一の製造プロセスを用いて製造すること
ができる。さらに、図１４〜１７は中央の深い高不純物
濃度本体１１及び低不純物濃度の側部領域を有し図３ａ
及び図４ａに１７として示す形状を構成する本体領域３
を示すが、この本体領域は図３ｂ及び図４ｂに示すボー
ル状形状のものとすることもできる。
上記実施例と同一の製造プロセスを用いて製造すること
ができる。さらに、図１４〜１７は中央の深い高不純物
濃度本体１１及び低不純物濃度の側部領域を有し図３ａ
及び図４ａに１７として示す形状を構成する本体領域３
を示すが、この本体領域は図３ｂ及び図４ｂに示すボー
ル状形状のものとすることもできる。
【００５０】図１８は、図５と同様に、第２実施例によ
るＭＯＳゲート電力装置の構造を形成するために用いる
フォトリソグラフィマスクのレイアウト及び整列性を示
す平面図である。図１８において、符号１５はポリシリ
コン層８を選択エッチングするためのマスクを示し、符
号１６はソース領域６０を形成するための不純物を選択
的に注入するためのマスクを示し、符号１７（１点鎖
線）は誘電体層９にコンタクト窓１１を形成するための
マスクを示す。フォトリソグラフィ装置の整列公差を考
慮するため、ポリシリコン層の窓１２間の距離ｅはフォ
トリソグラフィ装置の整列公差の２倍以上にしてマスク
１５と１６との間の直交方向の整列誤差を防止する必要
がある。一方、これは、本発明により達成されるサイズ
の低減にほとんど影響を及ぼすことはない。この理由
は、フォトリソグラフィ装置の整列公差はフォトリソグ
ラフィ装置の光学的解像限界ｆよりもはるかに小さく
（約１／４）、寸法ｅはフォトリソグラフィ装置の光学
的解像限界よりもはるかに大きいからである。例えば、
１μm にほぼ等しい光学的解像限度ｆを有するステッパ
フォトリソグラフィ装置を用いる場合、整列公差は約
０．３μm である。
るＭＯＳゲート電力装置の構造を形成するために用いる
フォトリソグラフィマスクのレイアウト及び整列性を示
す平面図である。図１８において、符号１５はポリシリ
コン層８を選択エッチングするためのマスクを示し、符
号１６はソース領域６０を形成するための不純物を選択
的に注入するためのマスクを示し、符号１７（１点鎖
線）は誘電体層９にコンタクト窓１１を形成するための
マスクを示す。フォトリソグラフィ装置の整列公差を考
慮するため、ポリシリコン層の窓１２間の距離ｅはフォ
トリソグラフィ装置の整列公差の２倍以上にしてマスク
１５と１６との間の直交方向の整列誤差を防止する必要
がある。一方、これは、本発明により達成されるサイズ
の低減にほとんど影響を及ぼすことはない。この理由
は、フォトリソグラフィ装置の整列公差はフォトリソグ
ラフィ装置の光学的解像限界ｆよりもはるかに小さく
（約１／４）、寸法ｅはフォトリソグラフィ装置の光学
的解像限界よりもはるかに大きいからである。例えば、
１μm にほぼ等しい光学的解像限度ｆを有するステッパ
フォトリソグラフィ装置を用いる場合、整列公差は約
０．３μm である。
【００５１】図２〜４及び図１４〜１７に図示した２個
の実施例の各々を用いれば、既に用いられている同一の
製造プロセスを用いることにより、用いるフォトリソグ
ラフィ装置及びチャネル長のようなプロセスパラメータ
に応じて活性領域の単位ｃｍ 2 当りのチャネル周囲長が
１２００〜４０００ｃｍの低電位ＭＯＳゲート電力装置
を得ることができる。この活性領域当りのチャネル周囲
長密度は、スクウェアインチ当たのセル密度の範囲が
１．２×１０6 のセルラーＭＯＳゲート電力装置と等価
である。
の実施例の各々を用いれば、既に用いられている同一の
製造プロセスを用いることにより、用いるフォトリソグ
ラフィ装置及びチャネル長のようなプロセスパラメータ
に応じて活性領域の単位ｃｍ 2 当りのチャネル周囲長が
１２００〜４０００ｃｍの低電位ＭＯＳゲート電力装置
を得ることができる。この活性領域当りのチャネル周囲
長密度は、スクウェアインチ当たのセル密度の範囲が
１．２×１０6 のセルラーＭＯＳゲート電力装置と等価
である。
【００５２】図１９は本発明の第３実施例によるＭＯＳ
ゲート電力装置の一部を示す平面図である。本例におい
て、ソース領域６０が形成されていない本体細条３の本
体部分４０は、ソース領域６０の長さＬｕと同一の長さ
である。単一の基本素子ユニットのチャネル周囲長は、
前述した２個の実施例の構造体を用いて得られるチャネ
ル周囲長の約半分である。一方、この実施例は、例えば
図２〜４の実施例に対して隣接する本体細条３間の距離
ｄを半分に短くできる利点がある。この距離ｄの短縮は
可能である。この理由は、所定の本体細条３のソース領
域６０が隣接する本体細条３の本体部分４０と常時対向
しているからである。図１９のＸＸ−ＸＸ線及びＸＸＩ
−ＸＸＩ線断面図である図２０〜２１に示すように、本
体細条３間のエピタキシャル層２の部分は１個のソース
領域２からだけの電流路Ｉと常時交差する。この本発明
の実施例の利点は、本体細条３間の距離ｄの短縮により
ＭＯＳゲート電力装置のフィードバック容量の低減にな
ることである。この理由は、ポリシリコン層ｇと共通の
ドレイン層２との間の領域が半分になるからである。こ
の利点は、電力装置のダイナミック性能に対して極めて
大きな利点である。隣接する基本素子ユニット間の距離
ｄの短縮により、集積密度が増大し、この実施例の単位
面積当たの全チャネル周囲長は前述した２個の実施例の
構造体よりも一層高くなる。
ゲート電力装置の一部を示す平面図である。本例におい
て、ソース領域６０が形成されていない本体細条３の本
体部分４０は、ソース領域６０の長さＬｕと同一の長さ
である。単一の基本素子ユニットのチャネル周囲長は、
前述した２個の実施例の構造体を用いて得られるチャネ
ル周囲長の約半分である。一方、この実施例は、例えば
図２〜４の実施例に対して隣接する本体細条３間の距離
ｄを半分に短くできる利点がある。この距離ｄの短縮は
可能である。この理由は、所定の本体細条３のソース領
域６０が隣接する本体細条３の本体部分４０と常時対向
しているからである。図１９のＸＸ−ＸＸ線及びＸＸＩ
−ＸＸＩ線断面図である図２０〜２１に示すように、本
体細条３間のエピタキシャル層２の部分は１個のソース
領域２からだけの電流路Ｉと常時交差する。この本発明
の実施例の利点は、本体細条３間の距離ｄの短縮により
ＭＯＳゲート電力装置のフィードバック容量の低減にな
ることである。この理由は、ポリシリコン層ｇと共通の
ドレイン層２との間の領域が半分になるからである。こ
の利点は、電力装置のダイナミック性能に対して極めて
大きな利点である。隣接する基本素子ユニット間の距離
ｄの短縮により、集積密度が増大し、この実施例の単位
面積当たの全チャネル周囲長は前述した２個の実施例の
構造体よりも一層高くなる。
【００５３】本発明の第３実施例によるＭＯＳゲート電
力装置は前述した製造プロセスにより製造することがで
きる。さらに、図１９〜２３は図３ａ及び４ａに示す形
状を有する第３実施例を示すが、この本体領域は図３ｂ
及び４ｂに示すボール形状を有することもできる。
力装置は前述した製造プロセスにより製造することがで
きる。さらに、図１９〜２３は図３ａ及び４ａに示す形
状を有する第３実施例を示すが、この本体領域は図３ｂ
及び４ｂに示すボール形状を有することもできる。
【００５４】図２２は図５及び１８と同様であり、図１
９の構造体を製造するために用いたフォトリソグラフィ
マスクのレイアウト及び整列性を示す平面図である。ポ
リシリコン層の選択エッチング用のマスクを符号１５で
示す、ソース領域６０の選択的な不純物導入用のマスク
を符号１７（１点鎖線）を示す。図１８に図示した第２
実施例の場合のように、ポリシリコン層８の隣接する伸
長状窓１２間の距離ｅは、マスク１５と１６との間のお
こり得る整列誤差を考慮して、フォトリソグラフィ装置
の整列公差Ｌｔの２倍以上にする必要がある。一方、上
述したように、これは本例で得られるサイズの短縮に悪
影響を及ぼすことはない。この理由は、前述したよう
に、整列誤差Ｌｔは光学的解像度の限界の約１／４であ
るからである。さらに、この実施例は隣接する本体細条
間の距離ｄを大幅に短くすることができるが、寸法ｅは
フォトリソグラフィ装置の光学的解像度限界よりも大き
い。
９の構造体を製造するために用いたフォトリソグラフィ
マスクのレイアウト及び整列性を示す平面図である。ポ
リシリコン層の選択エッチング用のマスクを符号１５で
示す、ソース領域６０の選択的な不純物導入用のマスク
を符号１７（１点鎖線）を示す。図１８に図示した第２
実施例の場合のように、ポリシリコン層８の隣接する伸
長状窓１２間の距離ｅは、マスク１５と１６との間のお
こり得る整列誤差を考慮して、フォトリソグラフィ装置
の整列公差Ｌｔの２倍以上にする必要がある。一方、上
述したように、これは本例で得られるサイズの短縮に悪
影響を及ぼすことはない。この理由は、前述したよう
に、整列誤差Ｌｔは光学的解像度の限界の約１／４であ
るからである。さらに、この実施例は隣接する本体細条
間の距離ｄを大幅に短くすることができるが、寸法ｅは
フォトリソグラフィ装置の光学的解像度限界よりも大き
い。
【００５５】図２３は本発明の第４実施例によるＭＯＳ
ゲート電力装置の一部を示す平面図である。本例では、
各本体細条３は２個の長手方向半部細条３′及び３″に
分割され、各半部細条に本体細条３とは反対導電形のソ
ース領域６１を半部細条の本体部分４１間に長手方向に
沿って挿入形成する。さらに、一方の半部細条のソース
領域６１は他方の半部細条の本体部分４１と連続し、隣
接する本体細条３の本体部分４１と対向する。
ゲート電力装置の一部を示す平面図である。本例では、
各本体細条３は２個の長手方向半部細条３′及び３″に
分割され、各半部細条に本体細条３とは反対導電形のソ
ース領域６１を半部細条の本体部分４１間に長手方向に
沿って挿入形成する。さらに、一方の半部細条のソース
領域６１は他方の半部細条の本体部分４１と連続し、隣
接する本体細条３の本体部分４１と対向する。
【００５６】図１９〜２１に示す構造体の場合のよう
に、この実施例の構成により隣接する本体細条間の距離
ｄを短縮することができる。この理由は、隣接する本体
細条３間のエピタキシャル層２の部分が１個のソース部
分からの電流路とだけ交差するからである。図２４及び
２５は図２３のＸＸＩＶ−ＸＸＩＶ線及びＸＸＶ−ＸＸ
Ｖ線断面図であた、エッチングの単一の電流路Ｉを示
す。
に、この実施例の構成により隣接する本体細条間の距離
ｄを短縮することができる。この理由は、隣接する本体
細条３間のエピタキシャル層２の部分が１個のソース部
分からの電流路とだけ交差するからである。図２４及び
２５は図２３のＸＸＩＶ−ＸＸＩＶ線及びＸＸＶ−ＸＸ
Ｖ線断面図であた、エッチングの単一の電流路Ｉを示
す。
【００５７】この実施例の前述した３個の実施例よりも
優れた利点は、ソース金属層１０（図示せず）が本体細
条３及びソース領域６１と、ＬＵに等しい長さを有する
規則的な間隔で接触するのではなく、その全長に亘って
接触することである。この結果、ＭＯＳゲート電力装置
の堅固性が増大する。例えば、ソース領域、本体細条及
びエピタキシャル層によって形成される構造体と関連す
る寄生バイポーラ接合型トランジスタのベース−エミッ
タ抵抗が最小になる。
優れた利点は、ソース金属層１０（図示せず）が本体細
条３及びソース領域６１と、ＬＵに等しい長さを有する
規則的な間隔で接触するのではなく、その全長に亘って
接触することである。この結果、ＭＯＳゲート電力装置
の堅固性が増大する。例えば、ソース領域、本体細条及
びエピタキシャル層によって形成される構造体と関連す
る寄生バイポーラ接合型トランジスタのベース−エミッ
タ抵抗が最小になる。
【００５８】本発明の第３実施例によるＭＯＳゲート電
力装置は、前述した製造プロセスと同一のプロセスによ
り製造することができる。さらに、図２４及び２５は図
３ａ及び４ａに示す形状を有する第４実施例を図示した
が、本体領域は図３ｂ及び４ｂに示すボール状の本体領
域形状を有することができる。
力装置は、前述した製造プロセスと同一のプロセスによ
り製造することができる。さらに、図２４及び２５は図
３ａ及び４ａに示す形状を有する第４実施例を図示した
が、本体領域は図３ｂ及び４ｂに示すボール状の本体領
域形状を有することができる。
【００５９】図２６は図５，１８及び２２と同様であ
り、図２３の構造体を製造するために用いたフォトリソ
グラフィマスクのレイアウト及び整列性を示す。同様
に、符号１５はポリシリコン層８の選択エッチング用の
マスクを示し、符号１６はソース領域６１の形成用のマ
スクを示し、符号１７（１点鎖線）は誘電体層９にコン
タクト窓１１を形成するためのマスクを示す。これら３
個のマスクのレイアウトは図２２のレイアウトとほぼ同
一であるが、この実施例の相異点は、ポリシリコン層の
隣接する伸長状の窓１２間の距離が用いたフォトリソグ
ラフィ装置の整列公差Ｌｔの２倍以上であること並びに
コンタクト窓の寸法ａを２Ｌｔ以上として、不正確なレ
イアウトを発生させるマスク１５と１６との間の整列誤
差を防止することである。一方、寸法ａの最小値はフォ
トリソグラフィ装置の光学的解像度限界であると共に整
列公差Ｌｔは光学的解像度限界の約１／４であるため、
マスク１５と１６との間のおこり得る整列誤差は、この
実施例による基本素子ユニットの横方向寸法を小さくす
ることに対して制約を課すものではない。この本発明の
実施例の利点は、たとえ伸長状コンタクト窓１１の寸法
ａがフォトリソグラフィ装置の光学的解像度限界まで低
減しても、ソース金属層（図示せず）のソース領域６１
及び本体部分４１に対する接触が確実に保証されること
である。
り、図２３の構造体を製造するために用いたフォトリソ
グラフィマスクのレイアウト及び整列性を示す。同様
に、符号１５はポリシリコン層８の選択エッチング用の
マスクを示し、符号１６はソース領域６１の形成用のマ
スクを示し、符号１７（１点鎖線）は誘電体層９にコン
タクト窓１１を形成するためのマスクを示す。これら３
個のマスクのレイアウトは図２２のレイアウトとほぼ同
一であるが、この実施例の相異点は、ポリシリコン層の
隣接する伸長状の窓１２間の距離が用いたフォトリソグ
ラフィ装置の整列公差Ｌｔの２倍以上であること並びに
コンタクト窓の寸法ａを２Ｌｔ以上として、不正確なレ
イアウトを発生させるマスク１５と１６との間の整列誤
差を防止することである。一方、寸法ａの最小値はフォ
トリソグラフィ装置の光学的解像度限界であると共に整
列公差Ｌｔは光学的解像度限界の約１／４であるため、
マスク１５と１６との間のおこり得る整列誤差は、この
実施例による基本素子ユニットの横方向寸法を小さくす
ることに対して制約を課すものではない。この本発明の
実施例の利点は、たとえ伸長状コンタクト窓１１の寸法
ａがフォトリソグラフィ装置の光学的解像度限界まで低
減しても、ソース金属層（図示せず）のソース領域６１
及び本体部分４１に対する接触が確実に保証されること
である。
【００６０】図２７は本発明の別の実施例によるＭＯＳ
ゲート電力装置の平面図である。図２３に示す実施例の
場合のように、各本体細条３は２個の半部細条３′及び
３″に分割する。２個の半部細条のうちの第１の半部細
条に、本体細条３のほぼ全長に亘って延在するソース領
域６２を形成し、第２の半部細条にはソース領域を形成
しない。図２８は図２７のＸＶIII −ＸＶIII 線断面図
である。図２３〜２５の構成について検討されると共に
図２８に示すように、この実施例を用いれば、隣接する
本体細条間の距離ｄを短くすることができる。この理由
は、２個の隣接する細条間のドレイン層２の部分に１個
のソース領域だけからの電流路Ｉが存在するからであ
る。さらに、第４実施例について説明したように、この
実施例の利点は、ＭＯＳゲート電力装置の堅固性が増大
することである。この理由は、本体細条３及びソース領
域６２がソース金属層とその全長に亘って接触するから
である。図２７〜２８は図３ａ及び４ａに示す形状を有
するように記載したが、本体領域は図３ｂ及び４ｂに示
すボール状の領域形状を有することも可能である。
ゲート電力装置の平面図である。図２３に示す実施例の
場合のように、各本体細条３は２個の半部細条３′及び
３″に分割する。２個の半部細条のうちの第１の半部細
条に、本体細条３のほぼ全長に亘って延在するソース領
域６２を形成し、第２の半部細条にはソース領域を形成
しない。図２８は図２７のＸＶIII −ＸＶIII 線断面図
である。図２３〜２５の構成について検討されると共に
図２８に示すように、この実施例を用いれば、隣接する
本体細条間の距離ｄを短くすることができる。この理由
は、２個の隣接する細条間のドレイン層２の部分に１個
のソース領域だけからの電流路Ｉが存在するからであ
る。さらに、第４実施例について説明したように、この
実施例の利点は、ＭＯＳゲート電力装置の堅固性が増大
することである。この理由は、本体細条３及びソース領
域６２がソース金属層とその全長に亘って接触するから
である。図２７〜２８は図３ａ及び４ａに示す形状を有
するように記載したが、本体領域は図３ｂ及び４ｂに示
すボール状の領域形状を有することも可能である。
【００６１】図２９は図２７〜２８に示す構造体を形成
するために用いたフォトリソグラフィマスクのレイアウ
ト及び整列性を示す平面図である。図５，１８，２２及
び２６で用いた部材と同一の部材には図２９においても
同一符号を付けることにする。本発明のこの実施例は、
前述した製造プロセスと同一のプロセスで製造すること
ができる。相異点はソースマスクのレイアウトだけであ
り、図２９に示すフォトレジスト１５のパターンであ
る。第４実施例に基いて検討したように、この実施例の
場合、パッシベーション層９及びポリシリコン層８に形
成した互いに隣接する伸長状開口部間の距離ｅ及び伸長
状開口部間１２の寸法Ｌｐは用いるフォトリソグラフィ
装置の整列公差Ｌｔの少なくとも２倍にして、ソースマ
スクと伸長状開口部１２を規定するマスクとの間の整列
誤差に起因するレイアウト誤差を回避する必要がある。
するために用いたフォトリソグラフィマスクのレイアウ
ト及び整列性を示す平面図である。図５，１８，２２及
び２６で用いた部材と同一の部材には図２９においても
同一符号を付けることにする。本発明のこの実施例は、
前述した製造プロセスと同一のプロセスで製造すること
ができる。相異点はソースマスクのレイアウトだけであ
り、図２９に示すフォトレジスト１５のパターンであ
る。第４実施例に基いて検討したように、この実施例の
場合、パッシベーション層９及びポリシリコン層８に形
成した互いに隣接する伸長状開口部間の距離ｅ及び伸長
状開口部間１２の寸法Ｌｐは用いるフォトリソグラフィ
装置の整列公差Ｌｔの少なくとも２倍にして、ソースマ
スクと伸長状開口部１２を規定するマスクとの間の整列
誤差に起因するレイアウト誤差を回避する必要がある。
【００６２】要約すれば、図２３〜２５に示す実施例及
び図２７〜２８に示す実施例は、ＭＯＳゲート電力装置
の堅固さの観点から良好であるが、パッシベーション層
９に伸長状開口部１２を規定するマスクに対するソース
マスクの整列性の観点から最初の３個の実施例ほど重要
ではない。特に、第４及び第５実施例の場合、ソースマ
スクは伸長状開口部１２の寸法の範囲内に整列させる必
要がある。すなわち、この寸法Ｌｐは、２個の異なる領
域に同時に接触するのに十分なものとする必要がある。
すなわち、寸法Ｌｐはフォトリソグラフィ装置の整列公
差Ｌｔの２倍以上にする必要がある。一方、上述したよ
うに、これらマスク間の整列性の要件は、フォトリソグ
ラフィ装置の光学的解像度限界る対する伸長状開口部１
２の寸法Ｌｐを短くする目的に反するものではない。こ
の理由は、整列公差Ｌｔは光学的解像度限界よりも常時
大幅に小さいからである。
び図２７〜２８に示す実施例は、ＭＯＳゲート電力装置
の堅固さの観点から良好であるが、パッシベーション層
９に伸長状開口部１２を規定するマスクに対するソース
マスクの整列性の観点から最初の３個の実施例ほど重要
ではない。特に、第４及び第５実施例の場合、ソースマ
スクは伸長状開口部１２の寸法の範囲内に整列させる必
要がある。すなわち、この寸法Ｌｐは、２個の異なる領
域に同時に接触するのに十分なものとする必要がある。
すなわち、寸法Ｌｐはフォトリソグラフィ装置の整列公
差Ｌｔの２倍以上にする必要がある。一方、上述したよ
うに、これらマスク間の整列性の要件は、フォトリソグ
ラフィ装置の光学的解像度限界る対する伸長状開口部１
２の寸法Ｌｐを短くする目的に反するものではない。こ
の理由は、整列公差Ｌｔは光学的解像度限界よりも常時
大幅に小さいからである。
【００６３】本発明は上述した実施例だけに限定されず
種々の変形が可能である。
種々の変形が可能である。
【図１】従来技術によるＭＯＳ技術電力装置の断面図で
ある。
ある。
【図２】本発明の第１実施手例によるＭＯＳ技術電力装
置の一部を示す平面図である。
置の一部を示す平面図である。
【図３】本発明の第１実施例の本体部分の第１例及び第
２例を示す図２のIII-III 線断面図である。
２例を示す図２のIII-III 線断面図である。
【図４】本発明の第１実施例の本体部分の第１例及び第
２例を示す図２のVI-VI 線断面図である。
２例を示す図２のVI-VI 線断面図である。
【図５】中間の製造工程で用いるフォトリソグラフィマ
スクの整列性を示すための図２のＭＯＳ技術電力装置の
一部を示す平面図である。
スクの整列性を示すための図２のＭＯＳ技術電力装置の
一部を示す平面図である。
【図６】図２のＭＯＳ技術電力装置の製造工程を示す断
面図である。
面図である。
【図７】図２のＭＯＳ技術電力装置の製造工程を示す断
面図である。
面図である。
【図８】図２のＭＯＳ技術電力装置の製造工程を示す断
面図である。
面図である。
【図９】図２のＭＯＳ技術電力装置の製造工程を示す断
面図である。
面図である。
【図１０】図２のＭＯＳ技術電力装置の製造工程を示す
断面図である。
断面図である。
【図１１】図２のＭＯＳ技術電力装置の製造工程を示す
断面図である。
断面図である。
【図１２】図２のＭＯＳ技術電力装置の製造工程を示す
断面図である。
断面図である。
【図１３】図２のＭＯＳ技術電力装置の製造工程を示す
断面図である。
断面図である。
【図１４】本発明の第２実施例によるＭＯＳ技術電力装
置の一部を示す平面図である。
置の一部を示す平面図である。
【図１５】図１４のXV-XV 線断面図である。
【図１６】図１４のXVI-XVI 線断面図である。
【図１７】図１４のXVII-XVII 線断面図である。
【図１８】中間の製造工程で用いるフォトリソグラフィ
マスクの整列性を示すための図１４に示すＭＯＳ技術電
力装置の一部を示す平面図である。
マスクの整列性を示すための図１４に示すＭＯＳ技術電
力装置の一部を示す平面図である。
【図１９】本はつめいの第３実施例によるＭＯＳ技術電
力装置の一部を示す平面図である。
力装置の一部を示す平面図である。
【図２０】図１９のXX-XX 線断面図である。
【図２１】図１９のXXI-XXI 線断面図である。
【図２２】中間の製造工程で用いるフォトリソグラフィ
マスクの整列性を示すための図１９に示すＭＯＳ技術電
力装置の一部を示す平面図である。
マスクの整列性を示すための図１９に示すＭＯＳ技術電
力装置の一部を示す平面図である。
【図２３】本発明の第４実施例によるＭＯＳ技術電力装
置の一部を示す平面図である。
置の一部を示す平面図である。
【図２４】図２３のXXIV-XXIV 線断面図である。
【図２５】図２３のXXV-XXV 線断面図である。
【図２６】中間の製造工程で用いるフォトリソグラフィ
マスクの整列性を示すための図２３に示すＭＯＳ技術電
力装置の一部を示す平面図である。
マスクの整列性を示すための図２３に示すＭＯＳ技術電
力装置の一部を示す平面図である。
【図２７】本発明の第５実施例によるＭＯＳ技術電力装
置の一部を示す平面図である。
置の一部を示す平面図である。
【図２８】図２７のXXVIII-XXVIII 線断面図である。
【図２９】中間の製造で用いたフォトリソグラフィマス
クの整列性を示すための図２７のＭＯＳ技術電力装置の
一部を示す平面図である。
クの整列性を示すための図２７のＭＯＳ技術電力装置の
一部を示す平面図である。
２ エピタキシャル層 ３ 本体領域（本体細条） ４，４０ 本体領域 ５ 横方向部分 ６，６０ ソース領域 ７ ゲート酸化膜 ８ ポリシリコン層 ９ 誘電体層 １０ ソース金属層 １１ コンタクト窓 １２ 窓 １５，１６，１７ マスク
───────────────────────────────────────────────────── フロントページの続き (71)出願人 591063888 コンソルツィオ ペル ラ リセルカ ス ーラ マイクロエレットロニカ ネル メ ッツォジオルノ ＣＯＮＳＯＲＺＩＯ ＰＥＲ ＬＡ ＲＩ ＣＥＲＣＡ ＳＵＬＬＡ ＭＩＣＲＯＥＬ ＥＴＴＲＯＮＩＣＡ ＮＥＬ ＭＥＺＺＯ ＧＩＯＲＮＯ イタリア国 カターニア 95121 カター ニアストラダーレ プリモソーレ 50 (72)発明者 マグリ アンジェロ イタリア国 カタニア 95032 ベルパッ ソ ヴィア エッフェ カイローリ 28 ／ビー (72)発明者 フリシナ フェルッチオ イタリア国 カタニア 95030 サンタガ タ リ バッティアティ ヴィア トレ トーリ 11 (72)発明者 フェーラ ジュセッペ イタリア国 95126 カタニア ヴィア アチカステロ 12
Claims (59)
- 【請求項１】 第１導電型の半導体材料層と、 前記半導体材料層上に位置する第１絶縁材料層と、 該第１絶縁材料層上に位置する導電材料層と、 複数の基本機能ユニットであって、各ユニットが前記半
導体材料層内に形成された第２導電型の細長本体領域
と、 該細長本体領域上の前記第１絶縁材料層及び前記導電材
料層に形成された第１細長窓と、 前記細長本体領域内に、前記細長本体領域の長さに沿っ
て設けれた第１導電型のソース領域と、 前記導電材料層上及び前記第１細長窓の垂直エッジに設
けられた絶縁材料層であって、第２細長窓を有する第２
絶縁材料層と、 前記第２絶縁材料層上に設けられ、且つ前記第２細長窓
を経て、前記本体領域の第１導電型のドーパントが付与
されてない本体部分及び前記ソース領域に前記細長本体
領域の長さに沿って接触する金属層と、を具えることを
特徴とするＭＯＳ技術パワーデバイス。 - 【請求項２】 前記第１絶縁材料層が酸化層であり、前
記導電材料層が多結晶シリコン層であり、前記第２絶縁
材料層がパッシベーション層であることを特徴とする請
求項１記載のＭＯＳ技術パワーデバイス。 - 【請求項３】 前記多結晶シリコン層は低抵抗率を有す
るようにドーパントがドープされていることを特徴とす
る請求項２記載のＭＯＳ技術パワーデバイス。 - 【請求項４】 前記多結晶シリコン層と前記パッシベー
ション層との間に介挿されたシリサイド層を更に具えて
いることを特徴とする請求項２記載のＭＯＳ技術パワー
デバイス。 - 【請求項５】 前記シリサイド層はコバルトシリサイド
層であることを特徴とする請求項４記載のＭＯＳ技術パ
ワーデバイス。 - 【請求項６】 各細長本体領域が高ドープ中心細長深部
本体領域と２つの低ドープ側部細長チャネル領域とを含
み、前記高ドープ中心細長深部本体領域が前記第１の細
長窓の長辺エッジとほぼ整列する長辺エッジを有してい
ることを特徴とする請求項１記載のＭＯＳ技術パワーデ
バイス。 - 【請求項７】 各ソース領域が、前記細長本体領域の長
さ方向において第１導電型のドーパントが付与されてな
い細長本体領域の本体部分と交互に位置して前記細長本
体領域の長さ方向に延在する第１導電型の複数のソース
部分を含むことを特徴とする請求項１記載のＭＯＳ技術
パワーデバイス。 - 【請求項８】 前記ソース部分の長さが前記本体部分長
さより大きいことを特徴とする請求項７記載のＭＯＳ技
術パワーデバイス。 - 【請求項９】 前記細長本体領域のソース部分及び本体
部分がそれぞれ隣接する基本機能ユニットの本体領域の
ソース部分及び本体部分と、前記細長本体領域の長さ方
向に対し横方向にほぼ整列していることを特徴とする請
求項８記載のＭＯＳ技術パワーデバイス。 - 【請求項１０】 前記本体領域のソース部分及び本体部
分が隣接する基本機能ユニットの本体領域内のソース部
分及び本体部分に対し長さ方向にシフトしていることを
特徴とする請求項８記載のＭＯＳ技術パワーデバイス。 - 【請求項１１】 前記ソース部分の長さが前記本体部分
の長さにほぼ等しいことを特徴とする請求項７記載のＭ
ＯＳ技術パワーデバイス。 - 【請求項１２】 前記細長本体領域のソース部分及び本
体部分がそれぞれ隣接する基本機能ユニットの本体領域
の本体部分及びソース部分と、前記細長本体領域の長さ
方向に対し横方向にほぼ整列していることを特徴とする
請求項１１記載のＭＯＳ技術パワーデバイス。 - 【請求項１３】 前記細長本体領域がそれぞれの長辺エ
ッジに沿って互いに融合した第１の細長ハーフストライ
プと第２の細長ハーフストライプを具え、各ハーフスト
ライプが各ハーフストライプの長さ方向において第１導
電型のドーパントが付与されてないハーフストライプの
本体部分と交互に位置する第１導電型の複数のソース部
分を含み、第１の細長ハーフストライプのソース部分及
び本体部分がそれぞれ第２のハーフストライプの本体部
分及びソース部分と長さ方向に対し横方向に整列してい
ることを請求項１記載のＭＯＳ技術パワーデバイス。 - 【請求項１４】 各ハーフストライプ内のソース部分は
隣接する基本機能ユニットの本体領域の対応するハーフ
ストライプ内のソース部分と横方向にほぼ整列している
ことを請求項１３記載のＭＯＳ技術パワーデバイス。 - 【請求項１５】 前記細長本体領域がそれぞれの長辺エ
ッジに沿って互いに融合した第１の細長ハーフストライ
プと第２の細長ハーフストライプを具え、第１の細長ハ
ーフストライプが前記細長本体領域の長さ方向にそのほ
ぼ全長に亘って延在する第１導電型の細長ソース部分を
含み、第２の細長ハーフストライプが前記細長本体領域
の長さ方向にそのほぼ全長に亘って延在し、第１導電型
のドーパントを有していないことを請求項１記載のＭＯ
Ｓ技術パワーデバイス。 - 【請求項１６】 前記半導体材料層は半導体材料基板上
に重畳されていることを請求項１記載のＭＯＳ技術パワ
ーデバイス。 - 【請求項１７】 前記半導体材料層は低ドープ層であ
り、且つ前記半導体材料基板は高ドープ層であることを
請求項１６記載のＭＯＳ技術パワーデバイス。 - 【請求項１８】 前記半導体材料基板は第１導電型であ
ることを請求項１７記載のＭＯＳ技術パワーデバイス。 - 【請求項１９】 前記半導体材料基板は第２導電型であ
ることを請求項１７記載のＭＯＳ技術パワーデバイス。 - 【請求項２０】 第１導電型がＮ型であり、第２導電型
がＰ型であることを請求項１記載のＭＯＳ技術パワーデ
バイス。 - 【請求項２１】 第１導電型がＰ型であり、第２導電型
がＮ型であることを請求項１記載のＭＯＳ技術パワーデ
バイス。 - 【請求項２２】 ＭＯＳ技術パワーデバイスを製造する
に当たり、 第１導電型の半導体材料層上に第１絶縁材料層を形成す
るステップと、 前記第１絶縁材料層上に第１導電材料層形成するステッ
プと、 前記第１導電材料層を選択的に除去して長辺エッジを有
する少なくとも一つの第１細長窓を形成するステップ
と、 前記細長窓の下部の前記半導体材料層内に第２導電型の
本体領域を形成するステップと、 前記本体領域内にその長さ方向に沿って第１導電型のソ
ース領域及び第１導電型のドーパントが付与されてない
本体領域の本体部分を形成するステップと、 前記第１導電材料層上及び前記第１細長窓の長辺エッジ
上に第２絶縁材料層を形成するステップと、 前記第２絶縁材料層に第２細長窓を形成するステップ
と、 前記第２絶縁材料層を覆い、前記第２細長窓を経て前記
ソース領域及び本体部分に前記本体領域の長さに沿って
接触する第２導電材料層を形成するステップと、を具え
ることを特徴とするＭＯＳ技術パワーデバイスの製造方
法。 - 【請求項２３】 前記本体領域を形成するステップは、
前記第１導電材料層をマスクとして用いて第２導電型の
ドーパントを前記細長窓を経て前記半導体材料層内に導
入するステップを含むことを特徴とする請求項２２記載
の方法。 - 【請求項２４】 前記本体領域を形成するステップは、 第２導電型のドーパントを、前記半導体材料層の表面か
ら所定の距離に第２導電型のドーパントのピーク濃度を
生じさせるのに十分な所定の高エネルギーで高ドーズに
注入するステップと、 前記半導体材料層内の第２導電型のドーパントを熱拡散
させ、高ドープ中心細長深部本体領域と２つの低ドープ
側部細長チャネル領域とを具え、前記細長深部本体領域
の長辺エッジが前記細長窓の長辺エッジとほぼ整列した
本体領域を形成するステップとを具えることを特徴とす
る請求項２３記載の方法。 - 【請求項２５】 前記本体領域を形成するステップは、 前記第１導電材料層をマスクとして用い、第２導電型の
第１ドーパントを前記第１細長窓を経て、第１ドーパン
トのピーク濃度を前記半導体材料層のほぼ表面に生じさ
せるのに好適な第１注入エネルギーで前記半導体材料内
に注入するステップと、 前記第１導電材料層をマスクとして用い、第２導電型の
第２ドーパントを前記第１細長窓を経て、第２ドーパン
トのピーク濃度を前記半導体材料層の表面から所定の距
離に生じさせるのに好適な第２注入エネルギーで前記半
導体材料内に注入するステップと、 前記半導体材料層内の第１ドーパント及び第２ドーパン
トを熱拡散させ、高ドープ中心細長深部本体領域と２つ
の低ドープ側部細長チャネル領域とを具え、前記細長深
部本体領域の長辺エッジが前記細長窓の長辺エッジとほ
ぼ整列した本体領域を形成するステップとを含むことを
特徴とする請求項２２記載の方法。 - 【請求項２６】 前記第１絶縁材料層は２酸化シリコン
層であり、前記第１導電材料層はドープ多結晶シリコン
層であり、且つ第２絶縁材料層はパッシベーション層で
あることを特徴とする請求項２２記載の方法。 - 【請求項２７】 前記第１導電材料層を選択的に除去し
て第１細長窓を形成するステップは、前記第１導電材料
層を選択的に除去するのに使用するフォトリソグラフィ
装置の光学解像度限界にほぼ等しい幅を有する細長窓を
形成することを特徴とする請求項２２記載の方法。 - 【請求項２８】 前記第１導電材料層はドープ多結晶シ
リコン層及びシリサイド層を具えることを特徴とする請
求項２２記載の方法。 - 【請求項２９】 前記シリサイド層はコバルトシリサイ
ド層であることを特徴とする請求項２８記載の方法。 - 【請求項３０】 前記第１細長窓を形成するステップは
互いにほぼ平行な複数の細長窓を形成し、且つ前記本体
領域を形成するステップは前記複数の細長窓の下部の前
記半導体材料層内に複数の第２導電型の本体領域を形成
することを特徴とする請求項２２記載の方法。 - 【請求項３１】 前記半導体材料層は高ドープ半導体基
板上にエピタキシャル成長した低ドープ層であることを
特徴とする請求項２２記載の方法。 - 【請求項３２】 前記半導体基板は第１導電型であるこ
とを特徴とする請求項３１記載の方法。 - 【請求項３３】 前記半導体基板は第２導電型であるこ
とを特徴とする請求項３１記載の方法。 - 【請求項３４】 第１導電型はＮ型であり、第２導電型
はＰ型であることを特徴とする請求項２２記載の方法。 - 【請求項３５】 第１導電型はＰ型であり、第２導電型
はＮ型であることを特徴とする請求項２２記載の方法。 - 【請求項３６】 第１導電型の半導体材料層と、 前記半導体材料層の表面に形成され、各々第１導電型の
ドーパントが存在しない本体部分を有する複数の第２導
電型の本体領域と、 各本体領域の長さに沿って各本体領域の表面に形成され
た第１導電型のソース領域と、 前記半導体材料層の表面上に設けられた第１絶縁材料層
と、 前記第１絶縁材料層上に設けられた導電材料層と、 各ソース領域及び各本体領域を露出させる前記導電材料
層に形成された複数の第１細長窓と前記導電材料層上及
び前記第１細長窓の各長辺エッジ上に設けられた絶縁材
料層であって、複数の第２細長窓を有する第２絶縁材料
層と、 前記第２絶縁材料層上に設けられ、且つ前記複数の第２
細長窓を経て各本体領域の長さに沿って各本体部分及び
各ソース領域に接触する金属層とを具えることを特徴と
するＭＯＳゲート装置。 - 【請求項３７】 前記多結晶シリコン層と前記パッシベ
ーション層との間に介挿されたシリサイド層を更に具え
ていることを特徴とする請求項３６記載のＭＯＳゲート
装置。 - 【請求項３８】 各本体領域は細長本体領域であって、
内部にそれぞれソース領域が設けられた高ドープ中心細
長深部本体領域と、前記細長本体領域の側部に設けられ
た２つの低ドープ側部細長領域とを含み、該低ドープ側
部細長領域がＭＯＳゲート装置のチャネル領域を形成す
ることを特徴とする請求項３６記載のＭＯＳゲート装
置。 - 【請求項３９】 前記本体領域が細長領域であり、且つ
各ソース領域が、各細長本体領域の長さ方向に沿って各
細長本体領域の本体部分と交互に位置する複数のソース
部分を含みむことを特徴とする請求項３６記載のＭＯＳ
ゲート装置。 - 【請求項４０】 各ソース部分が第１の長さを有し、各
本体部分が第２の長さを有し、各ソース部分の第１の長
さが各本体部分の第２の長さより大きいことを特徴とす
る請求項３９記載のＭＯＳゲート装置。 - 【請求項４１】 一つの細長本体領域内の各ソース部分
が隣接する各本体領域内の各ソース部分と前記本体領域
の長さ方向に対し横方向にほぼ整列し、且つ該細長本体
領域内の各本体部分が隣接する各本体領域内の各本体部
分と横方向にほぼ整列していることを特徴とする請求項
４０記載のＭＯＳゲート装置。 - 【請求項４２】 一つの本体領域内の各ソース部分が隣
接する各本体領域内の各ソース部分に対し本体領域の長
さ方向にシフトし、且つ該本体領域内の各本体部分が隣
接する各本体領域内の各本体部分に対し長さ方向にシフ
トしていることを特徴とする請求項４０記載のＭＯＳゲ
ート装置。 - 【請求項４３】 各ソース部分が第１の長さを有し、各
本体部分が第２の長さを有し、各ソース部分の第１の長
さが各本体部分の第２の長さに等しいことを特徴とする
請求項３９記載のＭＯＳゲート装置。 - 【請求項４４】 一つの細長本体領域内の各ソース部分
が隣接する各本体領域内の各ソース部分と細長本体領域
の長さ方向に対し横方向にほぼ整列していることを特徴
とする請求項４３記載のＭＯＳゲート装置。 - 【請求項４５】 各本体領域が細長領域であり、且つ各
細長本体領域がそれぞれの長辺エッジに沿って互いに融
合した第１の細長ストライプと第２の細長ストライプを
具え、第１の細長ストライプ及び第２の細長ストライプ
の各々が第１の細長ストライプ及び第２の細長ストライ
プの長さ方向に延在する複数のソース部分及び複数の本
体部分を含み、第１の細長ストライプの各ソース部分が
第２の細長ストライプの各本体部分と横方向にほぼ整列
し、第１の細長ストライプの各本体部分が第２の細長ス
トライプの各ソース部分と横方向にほぼ整列しているこ
とを請求項３６記載のＭＯＳゲート装置。 - 【請求項４６】 各本体領域は長さ方向を有する細長領
域であり、且つ各ソース領域は前記細長本体領域内にそ
のほぼ全長に亘って設けられた細長領域であることを特
徴とする請求項３６記載のＭＯＳゲート装置。 - 【請求項４７】 ＭＯＳ技術パワーデバイスを製造する
に当たり、 高ドープ半導体基板上に設けられた第１導電型の半導体
材料層を含む半導体基板を準備するステップと、 前記半導体材料層の表面上に第１絶縁材料層を形成し、
この第１絶縁材料層上に導電材料層を形成するステップ
と、 前記導電材料層を選択的に除去して前記導電材料層にそ
の下の半導体材料層を露出させる複数の第１細長窓を形
成するステップと、 前記導電材料層の各第１細長窓を経て前記半導体材料層
の表面に第２導電型の各別の本体領域を形成するステッ
プと、 各本体領域内に、その長さに沿って、第１導電型のソー
ス領域及び第１導電型のドーパントが存在しない本体領
域の本体部分を形成するステップと、 前記導電材料層上及び前記第１細長窓の長辺エッジに沿
って第２絶縁材料層を形成するステップと、 前記第２絶縁材料層に複数の第２細長窓を形成するステ
ップと、 前記第２絶縁材料層上に、前記第２絶縁材料層の各第２
細長窓を経て各本体部分及び各ソース領域に接触する金
属層を形成するステップと、を具えることを特徴とする
ＭＯＳ技術パワーデバイスの製造方法。 - 【請求項４８】 前記ソース領域を形成するステップ
は、 半導体基板の表面上にフォトレジスト層を堆積するステ
ップと、 半導体基板をフォトリソグラフィマスクを経てエネルギ
ー源に選択的にさらすステップと、 前記フォトレジスト層を半導体基板の表面から選択的に
除去して前記フォトレジスト層に窓を形成するステップ
と、 前記導電材料層の第１細長窓及び前記フォトレジストの
窓を経て第１導電型のドーパントを注入して各本体領域
内にソース領域を形成するステップとを含むことを特徴
とする請求項４７記載のＭＯＳゲート装置の製造方法。 - 【請求項４９】 前記本体領域を形成するステップは細
長本体領域を形成し、前記ソース領域を形成するステッ
プは、各細長本体領域の長さ方向に沿って各細長本体領
域の複数の本体部分と交互に位置する複数のソース部分
を各細長本体領域内に形成することを特徴とする請求項
４８記載のＭＯＳゲート装置の製造方法。 - 【請求項５０】 前記ソース領域を形成するステップ
は、第１の長さを有する各ソース部分を形成するととも
に第２の長さを有する各本体部分を形成し、第１の長さ
のほうが第２の長さより大きいことをことを特徴とする
請求項４９記載のＭＯＳゲート装置の製造方法。 - 【請求項５１】 前記ソース領域を形成するステップ
は、一つの細長本体領域内に各ソース部分を、隣接する
各細長本体領域内の各ソース部分と細長本体領域の長さ
方向に対し横方向にほぼ整列するように形成するととも
に、一つの細長本体領域内に各本体部分を、隣接する各
細長本体領域内の各本体部分と横方向にほぼ整列するよ
うに形成することを特徴とする特徴とする請求項５０記
載のＭＯＳゲート装置の製造方法。 - 【請求項５２】 前記ソース領域を形成するステップ
は、一つの細長本体領域内に各ソース部分を、隣接する
各細長本体領域内の各ソース部分に対し細長本体領域の
長さ方向にシフトするように形成するとともに、一つの
細長本体領域内に各本体部分を、隣接する各細長本体領
域内の各本体部分に対し細長本体領域の長さ方向にシフ
トするように形成することを特徴とする特徴とする請求
項５０記載のＭＯＳゲート装置の製造方法。 - 【請求項５３】 前記ソース領域を形成するステップ
は、第１の長さを有する各ソース部分を形成するととも
に第１の長さに等しい第２の長さを有する各本体部分を
形成することを特徴とする請求項４９記載のＭＯＳゲー
ト装置の製造方法。 - 【請求項５４】 前記ソース領域を形成するステップ
は、一つの細長本体領域内に各ソース部分を、隣接する
各細長本体領域内の各本体部分と細長本体領域の長さ方
向に対し横方向にほぼ整列するように形成するととも
に、一つの細長本体領域内に各本体部分を、隣接する各
細長本体領域内の各ソース部分と横方向にほぼ整列する
ように形成することを特徴とする特徴とする請求項５３
記載のＭＯＳゲート装置の製造方法。 - 【請求項５５】 前記各本体領域を形成するステップは
前記半導体材料層内に細長本体領域を形成し、且つ前記
本体領域内にソース領域を形成するステップは、 前記本体領域のほぼ全長に亘って長さ方向に沿って複数
の本体部分と交互に位置する複数のソース部分を含む第
１の細長ストライプを形成するとともに、 長さ方向エッジが前記第１の細長ストライプの長さ方向
エッジと融合され、且つその長さ方向に沿って複数のソ
ース部分と交互に位置する複数の本体部分を含む第２の
細長ストライプを、第１細長ストライプの各ソース部分
が第２細長ストライプの各本体部分と長さ方向に対し横
方向にほぼ整列するとともに第１細長ストライプの各本
体部分が第２細長ストライプの各ソース部分と横方向に
ほぼ整列するように形成することを特徴とする請求項４
８記載のＭＯＳゲート装置の製造方法。 - 【請求項５６】 前記本体領域を形成するステップは細
長本体領域を形成し、且つ前記ソース領域を形成するス
テップは前記細長本体領域のほぼ全長に亘り細長ソース
領域を形成することを特徴とする請求項４８記載のＭＯ
Ｓゲート装置の製造方法。 - 【請求項５７】 前記本体領域を形成するステップは、
前記導電材料層をマスクとして用いて、第２導電型のド
ーパントを各第１窓を経て前記半導体材料層内に選択的
に導入するステップを含むことを特徴とする請求項４７
記載のＭＯＳゲート装置の製造方法。 - 【請求項５８】 前記本体領域を形成するステップは、 第２導電型のドーパントを、前記半導体材料層の表面か
ら所定の距離に第２導電型のドーパントのピーク濃度を
生じさせるのに十分な所定の高エネルギーで高ドーズに
注入し、 前記半導体材料層内の第２導電型のドーパントを熱拡散
させ、高ドープ中心細長深部本体領域と２つの低ドープ
側部細長チャネル領域とを具え、前記細長深部本体領域
の長辺エッジが前記細長窓の長辺エッジとほぼ整列した
細長本体領域を形成するステップを含むことを特徴とす
る請求項５７記載のＭＯＳゲート装置の製造方法。 - 【請求項５９】 前記本体領域を形成するステップは、 前記導電材料層をマスクとして用い、第２導電型の第１
ドーパントを各第１窓を経て前記半導体材料内に、第１
ドーパントのピーク濃度を前記半導体材料層のほぼ表面
に生じさせるのに好適な第１注入エネルギーで注入し、 前記導電材料層をマスクとして用い、第２導電型の第２
ドーパントを各第１窓を経て前記半導体材料内に、第２
ドーパントのピーク濃度を前記半導体材料層の表面から
所定の距離に生じさせるのに好適な第２注入エネルギー
で、前記第１注入ドーズより高いドーズに注入し、 前記半導体材料層内の第２導電型のドーパントを熱拡散
させ、高ドープ中心細長深部本体領域と２つの低ドープ
側部細長チャネル領域とを具え、前記細長深部本体領域
の長辺エッジが前記細長窓の長辺エッジとほぼ整列した
本体領域を形成するステップを含むことを特徴とする請
求項４７記載のＭＯＳゲート装置の製造方法。
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|---|---|
| EP0772241A1 (en) | 1997-05-07 |
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| DE69533134D1 (de) | 2004-07-15 |
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| US20010012654A1 (en) | 2001-08-09 |
| US6054737A (en) | 2000-04-25 |
| EP0772241B1 (en) | 2004-06-09 |
| US6548864B2 (en) | 2003-04-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040203 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040607 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20040715 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040921 |
|
| A313 | Final decision of rejection without a dissenting response from the applicant |
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|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20060106 |
|
| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20060125 |