JPH0870123A - 縦型パワーｍｏｓｆｅｔ及びその製造方法 - Google Patents
縦型パワーｍｏｓｆｅｔ及びその製造方法Info
- Publication number
- JPH0870123A JPH0870123A JP22569294A JP22569294A JPH0870123A JP H0870123 A JPH0870123 A JP H0870123A JP 22569294 A JP22569294 A JP 22569294A JP 22569294 A JP22569294 A JP 22569294A JP H0870123 A JPH0870123 A JP H0870123A
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- JP
- Japan
- Prior art keywords
- region
- zener diode
- vertical power
- power mosfet
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- Prior art date
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- Pending
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 ツェナーダイオードにおけるＮ- 領域のＬ長
を自由に設定することができ、かつツェナーダイオード
が全チップ面積に占める割合を低減できる縦型パワーＭ
ＯＳＦＥＴ、及びその製造方法を提供する。 【構成】 ツェナーダイオード１３部分のＮ- 領域下の
Ｐ型エピ層２に溝を設け、Ｎ- 領域を縦方向に形成する
ことによりツェナーダイオード１３を構成する。前記Ｎ
- 領域のＬ長は、前記溝の深さの大、小によりそれぞれ
長く、または短く設定することができる。
を自由に設定することができ、かつツェナーダイオード
が全チップ面積に占める割合を低減できる縦型パワーＭ
ＯＳＦＥＴ、及びその製造方法を提供する。 【構成】 ツェナーダイオード１３部分のＮ- 領域下の
Ｐ型エピ層２に溝を設け、Ｎ- 領域を縦方向に形成する
ことによりツェナーダイオード１３を構成する。前記Ｎ
- 領域のＬ長は、前記溝の深さの大、小によりそれぞれ
長く、または短く設定することができる。
Description
【０００１】
【産業上の利用分野】本発明は、縦型パワーＭＯＳＦＥ
Ｔ及びその製造方法に関する。
Ｔ及びその製造方法に関する。
【０００２】
【従来の技術】縦型パワーＭＯＳＦＥＴでは、ゲート絶
縁膜の静電破壊対策として、図８に示すようにゲート電
極（図示せず）とソース電極（図示せず）の間にツェナ
ーダイオードを形成した構造となっている。そして、通
常の製品では、双方向ツェナーダイオードを３段設け、
耐圧を２０〜３０Ｖに調整している。
縁膜の静電破壊対策として、図８に示すようにゲート電
極（図示せず）とソース電極（図示せず）の間にツェナ
ーダイオードを形成した構造となっている。そして、通
常の製品では、双方向ツェナーダイオードを３段設け、
耐圧を２０〜３０Ｖに調整している。
【０００３】ツェナーダイオードのブレークダウン後の
特性は、ツェナーダイオードの性能の良し悪しを決める
重要なパラメータであり、ブレークダウン後の波形の傾
き（電圧に対する電流の傾き）が小さいと、ゲート保護
に対してマージンがなくなる。従って、前記傾きが大き
いほどツェナーの特性が良いと判断できる。
特性は、ツェナーダイオードの性能の良し悪しを決める
重要なパラメータであり、ブレークダウン後の波形の傾
き（電圧に対する電流の傾き）が小さいと、ゲート保護
に対してマージンがなくなる。従って、前記傾きが大き
いほどツェナーの特性が良いと判断できる。
【０００４】
【発明が解決しようとする課題】前記ブレークダウン後
の波形の傾きは、ツェナーダイオードにおけるＮ- 領域
の抵抗値に依存する。すなわち、図８においてＮ- 領域
の濃度と長さＬが重要なファクターとなる。
の波形の傾きは、ツェナーダイオードにおけるＮ- 領域
の抵抗値に依存する。すなわち、図８においてＮ- 領域
の濃度と長さＬが重要なファクターとなる。
【０００５】Ｎ- 領域の長さＬは通常５〜９μｍである
が、これが長くなりすぎると抵抗値が過大となり、上記
の特性不良の原因になる。しかし、逆に短すぎると空乏
層のリーチにより耐圧が低下するというトレードオフの
関係にある。従って、Ｎ- 領域の前記Ｌ長を調整するこ
とが非常に重要となる。
が、これが長くなりすぎると抵抗値が過大となり、上記
の特性不良の原因になる。しかし、逆に短すぎると空乏
層のリーチにより耐圧が低下するというトレードオフの
関係にある。従って、Ｎ- 領域の前記Ｌ長を調整するこ
とが非常に重要となる。
【０００６】本発明は、この点に鑑みなされたもので、
その第一の目的は、ツェナーダイオードにおけるＮ- 領
域のＬ長を自由に設定することが可能な縦型パワーＭＯ
ＳＦＥＴ、及びその製造方法を提供することにある。ま
た、本発明の第二の目的は、ツェナーダイオードが全チ
ップ面積に占める割合を低減することができる縦型パワ
ーＭＯＳＦＥＴ、及びその製造方法を提供することにあ
る。
その第一の目的は、ツェナーダイオードにおけるＮ- 領
域のＬ長を自由に設定することが可能な縦型パワーＭＯ
ＳＦＥＴ、及びその製造方法を提供することにある。ま
た、本発明の第二の目的は、ツェナーダイオードが全チ
ップ面積に占める割合を低減することができる縦型パワ
ーＭＯＳＦＥＴ、及びその製造方法を提供することにあ
る。
【０００７】
【課題を解決するための手段】上記第一の目的を達成す
るため本発明では、基板におけるＮ- 領域下の部分に溝
による段差を設け、この段差の深さの大小によってＮ-
領域のＬ長を自由に設定するようにした。また、上記第
二の目的を達成するため本発明では、従来横型であった
Ｎ- 領域を縦型に変えたものである。
るため本発明では、基板におけるＮ- 領域下の部分に溝
による段差を設け、この段差の深さの大小によってＮ-
領域のＬ長を自由に設定するようにした。また、上記第
二の目的を達成するため本発明では、従来横型であった
Ｎ- 領域を縦型に変えたものである。
【０００８】すなわち、請求項１に記載の縦型パワーＭ
ＯＳＦＥＴは、ツェナーダイオード部のＮ- 領域が縦方
向に形成されていることを特徴とする。
ＯＳＦＥＴは、ツェナーダイオード部のＮ- 領域が縦方
向に形成されていることを特徴とする。
【０００９】請求項２に記載の縦型パワーＭＯＳＦＥＴ
の製造方法は、ツェナーダイオード部のＮ- 領域下のエ
ピ層に溝を設け、前記Ｎ- 領域を縦方向に形成すること
を特徴とする。
の製造方法は、ツェナーダイオード部のＮ- 領域下のエ
ピ層に溝を設け、前記Ｎ- 領域を縦方向に形成すること
を特徴とする。
【００１０】
【作用】請求項１，２の発明においては前記溝の深い浅
いによって、Ｎ- 領域のＬ長を大きくし、または小さく
することができる。また、従来横型であったＮ- 領域を
縦型に形成することで、ツェナーダイオードの横方向の
寸法を小さくすることができる。
いによって、Ｎ- 領域のＬ長を大きくし、または小さく
することができる。また、従来横型であったＮ- 領域を
縦型に形成することで、ツェナーダイオードの横方向の
寸法を小さくすることができる。
【００１１】
【実施例】以下、本発明を、図面に示す実施例により具
体的に説明する。 実施例１ 図１〜７は、縦型パワーＭＯＳＦＥＴの製造方法を工程
順に示す断面説明図である。以下、これら図１〜７に基
づいて説明する。
体的に説明する。 実施例１ 図１〜７は、縦型パワーＭＯＳＦＥＴの製造方法を工程
順に示す断面説明図である。以下、これら図１〜７に基
づいて説明する。
【００１２】（１）図１に示すように、Ｐ+ −ｓｕｂ
（符号は１）上にＰ型エピ２を形成したＳｉウエハを基
板３とし、写真製版によりＰ型エピ２をエッチングす
る。エッチング深さは、１〜３μｍとする。
（符号は１）上にＰ型エピ２を形成したＳｉウエハを基
板３とし、写真製版によりＰ型エピ２をエッチングす
る。エッチング深さは、１〜３μｍとする。
【００１３】（２）図２に示すように、Ｐ型エピ２上に
酸化膜４を膜厚３０００〜６０００Åに形成し、この酸
化膜４を写真製版によりパターンニングした後、残した
酸化膜４部分をマスクにしてＮ型ウエル５を形成する。
酸化膜４を膜厚３０００〜６０００Åに形成し、この酸
化膜４を写真製版によりパターンニングした後、残した
酸化膜４部分をマスクにしてＮ型ウエル５を形成する。
【００１４】（３）図３に示すように、フィールド酸化
膜６を膜厚５０００〜１００００Åに形成した後、Ｎ型
ウエル５上にフィールド酸化膜６をパターンニングし、
その後、それ以外の領域にゲート酸化膜７（３００〜６
００Å）を形成する。
膜６を膜厚５０００〜１００００Åに形成した後、Ｎ型
ウエル５上にフィールド酸化膜６をパターンニングし、
その後、それ以外の領域にゲート酸化膜７（３００〜６
００Å）を形成する。
【００１５】（４）図４に示すように、ポリシリコン８
を約５０００Å成長させた後、このポリシリコン８の全
面に、例えばリンのようなＮ型不純物イオン９を注入す
る。この不純物イオンのドーズ量は１×１０13〜５×１
０13／ｃｍ2 とする。
を約５０００Å成長させた後、このポリシリコン８の全
面に、例えばリンのようなＮ型不純物イオン９を注入す
る。この不純物イオンのドーズ量は１×１０13〜５×１
０13／ｃｍ2 とする。
【００１６】（５）次に、Ｎ型ボディを形成するための
不必要な部分のポリシリコン８とゲート酸化膜７をエッ
チングする。その後、図５に示すように、Ｎ型不純物イ
オン９の注入を行い、更に１１００〜１２００℃の熱拡
散を行って、Ｎ型ボディ１０を形成すると同時にポリシ
リコン８もＮ型化する。
不必要な部分のポリシリコン８とゲート酸化膜７をエッ
チングする。その後、図５に示すように、Ｎ型不純物イ
オン９の注入を行い、更に１１００〜１２００℃の熱拡
散を行って、Ｎ型ボディ１０を形成すると同時にポリシ
リコン８もＮ型化する。
【００１７】（６）リソグラフィー技術を用い、ポリシ
リコン８領域をレジストでマスクして、高濃度のＮ型不
純物をＮボディ１０中にドーズ量１×１０15〜１×１０
16／ｃｍ2 で注入した後、１１００〜１２００℃の熱拡
散を行ってＮ+ 領域を形成する。
リコン８領域をレジストでマスクして、高濃度のＮ型不
純物をＮボディ１０中にドーズ量１×１０15〜１×１０
16／ｃｍ2 で注入した後、１１００〜１２００℃の熱拡
散を行ってＮ+ 領域を形成する。
【００１８】（７）リソグラフィー技術を用い、（６）
で形成したＮ+ 領域とツェナーダイオードでＮ- 領域と
なるべき部分を、図６に示すようにレジスト１１でマス
クして、例えばボロンのようなＰ型不純物イオンを高濃
度（１×１０15〜５×１０15／ｃｍ2 ）で注入する。こ
こで、ツェナーダイオードでＮ- 領域となる部分、すな
わちレジストパターンニングされる領域は、（１）でＳ
ｉ溝を形成した段差部にかかっているため、Ｎ- 領域は
図６に示すような形状になる。その後、Ｐ+ 型イオンを
活性化するために、８５０〜９５０℃の熱処理を行って
Ｐ+ ソース１２と、ツェナーのＰ+ 領域を形成する。こ
こで、熱処理の条件は、ポリシリコン中のボロンがＳｉ
基板３に突き抜けないように設定する必要がある。図６
において１３はツェナーダイオードを示している。
で形成したＮ+ 領域とツェナーダイオードでＮ- 領域と
なるべき部分を、図６に示すようにレジスト１１でマス
クして、例えばボロンのようなＰ型不純物イオンを高濃
度（１×１０15〜５×１０15／ｃｍ2 ）で注入する。こ
こで、ツェナーダイオードでＮ- 領域となる部分、すな
わちレジストパターンニングされる領域は、（１）でＳ
ｉ溝を形成した段差部にかかっているため、Ｎ- 領域は
図６に示すような形状になる。その後、Ｐ+ 型イオンを
活性化するために、８５０〜９５０℃の熱処理を行って
Ｐ+ ソース１２と、ツェナーのＰ+ 領域を形成する。こ
こで、熱処理の条件は、ポリシリコン中のボロンがＳｉ
基板３に突き抜けないように設定する必要がある。図６
において１３はツェナーダイオードを示している。
【００１９】（８）最後に、層間絶縁膜１４をデポ（５
０００〜１００００Å）した後、コンタクト穴を形成
し、Ａｌをパターニングして図７に示す縦型パワーＭＯ
ＳＦＥＴを得る。図７において１５はゲートポリシリコ
ン、１６はＡｌのソース電極、１７はＡｌのゲート電
極、１８はドレイン電極である。
０００〜１００００Å）した後、コンタクト穴を形成
し、Ａｌをパターニングして図７に示す縦型パワーＭＯ
ＳＦＥＴを得る。図７において１５はゲートポリシリコ
ン、１６はＡｌのソース電極、１７はＡｌのゲート電
極、１８はドレイン電極である。
【００２０】
【発明の効果】以上の説明で明らかなように、請求項１
に記載の縦型パワーＭＯＳＦＥＴ、及び請求項２に記載
の縦型パワーＭＯＳＦＥＴの製造方法は、ツェナーダイ
オード部のＮ- 領域下のエピ層に溝を設け、ツェナーダ
イオード部のＮ- 領域を縦方向に形成する構成としたも
のであり、ツェナーダイオードのＮ- 領域のＬ長を、前
記溝の浅い深いによって設定することが可能となり、こ
のためツェナーダイオードのブレークダウン特性向上に
対し自由度をもたせることができる。また請求項１，２
の構成では、Ｎ- 領域を縦方向に形成するので、ツェナ
ーダイオードが全チップ面積に占める割合を低減させる
ことができる。このため、チップサイズを縮小すること
ができる。
に記載の縦型パワーＭＯＳＦＥＴ、及び請求項２に記載
の縦型パワーＭＯＳＦＥＴの製造方法は、ツェナーダイ
オード部のＮ- 領域下のエピ層に溝を設け、ツェナーダ
イオード部のＮ- 領域を縦方向に形成する構成としたも
のであり、ツェナーダイオードのＮ- 領域のＬ長を、前
記溝の浅い深いによって設定することが可能となり、こ
のためツェナーダイオードのブレークダウン特性向上に
対し自由度をもたせることができる。また請求項１，２
の構成では、Ｎ- 領域を縦方向に形成するので、ツェナ
ーダイオードが全チップ面積に占める割合を低減させる
ことができる。このため、チップサイズを縮小すること
ができる。
【図１】本発明による縦型パワーＭＯＳＦＥＴの製造方
法の実施例を示す断面説明図であって、第１工程に係る
ものである。
法の実施例を示す断面説明図であって、第１工程に係る
ものである。
【図２】図１実施例を示す断面説明図であって、第２工
程に係るものである。
程に係るものである。
【図３】図１実施例を示す断面説明図であって、第３工
程に係るものである。
程に係るものである。
【図４】図１実施例を示す断面説明図であって、第４工
程に係るものである。
程に係るものである。
【図５】図１実施例を示す断面説明図であって、第５工
程に係るものである。
程に係るものである。
【図６】図１実施例を示す断面説明図であって、第６工
程に係るものである。
程に係るものである。
【図７】図１実施例を示す断面説明図であって、第７工
程に係るものである。
程に係るものである。
【図８】従来の縦型パワーＭＯＳＦＥＴの要部構造を示
す断面図である。
す断面図である。
１ Ｐ+ −ｓｕｂ ２ Ｐ型エピ ３ 基板 ４ 酸化膜 ５ Ｎ型ウエル ６ フィールド酸化膜 ７ ゲート酸化膜 ８ ポリシリコン ９ Ｎ型不純物イオン １０ Ｎ型ボディ １１ レジスト １２ Ｐ+ ソース １３ ツェナーダイオード １４ 層間絶縁膜 １５ ゲートポリシリコン １６ ソース電極 １７ ゲート電極 １８ ドレイン電極
Claims (2)
- 【請求項１】 ツェナーダイオード部のＮ- 領域が縦方
向に形成されていることを特徴とする縦型パワーＭＯＳ
ＦＥＴ。 - 【請求項２】 ツェナーダイオード部のＮ- 領域下のエ
ピ層に溝を設け、前記Ｎ- 領域を縦方向に形成すること
を特徴とする縦型パワーＭＯＳＦＥＴの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22569294A JPH0870123A (ja) | 1994-08-26 | 1994-08-26 | 縦型パワーｍｏｓｆｅｔ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22569294A JPH0870123A (ja) | 1994-08-26 | 1994-08-26 | 縦型パワーｍｏｓｆｅｔ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0870123A true JPH0870123A (ja) | 1996-03-12 |
Family
ID=16833303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22569294A Pending JPH0870123A (ja) | 1994-08-26 | 1994-08-26 | 縦型パワーｍｏｓｆｅｔ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0870123A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6495863B2 (en) | 2000-10-31 | 2002-12-17 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having diode for input protection circuit of MOS structure device |
| NL2019311B1 (en) * | 2016-09-30 | 2018-04-10 | Shindengen Electric Mfg | Semiconductor device |
-
1994
- 1994-08-26 JP JP22569294A patent/JPH0870123A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6495863B2 (en) | 2000-10-31 | 2002-12-17 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having diode for input protection circuit of MOS structure device |
| DE10129289B4 (de) * | 2000-10-31 | 2006-11-09 | Mitsubishi Denki K.K. | Halbleitervorrichtung mit einer Diode für eine Eingangsschutzschaltung einer MOS-Vorrichtung und Verfahren zu deren Herstellung |
| NL2019311B1 (en) * | 2016-09-30 | 2018-04-10 | Shindengen Electric Mfg | Semiconductor device |
| US10566420B2 (en) | 2016-09-30 | 2020-02-18 | Shindengen Electric Manufacturing Co., Ltd. | Semiconductor device |
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