JPS6153774A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS6153774A JPS6153774A JP17488884A JP17488884A JPS6153774A JP S6153774 A JPS6153774 A JP S6153774A JP 17488884 A JP17488884 A JP 17488884A JP 17488884 A JP17488884 A JP 17488884A JP S6153774 A JPS6153774 A JP S6153774A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7836—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a significant overlap between the lightly doped extension and the gate electrode
-
- H—ELECTRICITY
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、サブミクロンのＭＯ８ＬＳＩ に適用して
有効な半導体装置およびその製造方法に関するものであ
る。
有効な半導体装置およびその製造方法に関するものであ
る。
サブミクロンスケールのＭＯ８ＬＳＩの基本素子である
ＭＯＳ ＦＥＴとしては、第１図に示す構造のものが知
られている（ Ａａ Ｒｅ ｌ ｓｍａｎ 、’″Ｌｏ
ｗｔｅｍｐｅｒａｔｕｒｅ Ｐｒｏｃｅｓｓｔｎｇ
ａｎｄ ｓｍａｔｔｄｉｍｅｎａｉｏｎ Ｄｅｖｉ
ｃｅ Ｆａｂｒｉｃａｔｉｏｎ” １６５ｔｈ ｍ６
ｅｔｉｎｓＦ ｏｆ Ｅｌｅｅｔｒｏ−ｃｈｅｍｉ
ｃａｔｓｏｃｉ６ｔｙ Ｎ［Ｌ１９９．Ｍａｙ、１９８
４）。
ＭＯＳ ＦＥＴとしては、第１図に示す構造のものが知
られている（ Ａａ Ｒｅ ｌ ｓｍａｎ 、’″Ｌｏ
ｗｔｅｍｐｅｒａｔｕｒｅ Ｐｒｏｃｅｓｓｔｎｇ
ａｎｄ ｓｍａｔｔｄｉｍｅｎａｉｏｎ Ｄｅｖｉ
ｃｅ Ｆａｂｒｉｃａｔｉｏｎ” １６５ｔｈ ｍ６
ｅｔｉｎｓＦ ｏｆ Ｅｌｅｅｔｒｏ−ｃｈｅｍｉ
ｃａｔｓｏｃｉ６ｔｙ Ｎ［Ｌ１９９．Ｍａｙ、１９８
４）。
第１図において、１はＰ−形のシリコン基板、２．３は
シリコン基板１の主表面に形成されたそれぞれＮ 形の
ソース領域、ドレイン領域、４．５はシリコン基板１の
主表面にそれぞれソース領域２、ドレイン領域３からチ
ャンネル領域側にのびて形成されたＮ−形の領域、６は
シリコン基板１の主表面で領域４と５の間に形成された
Ｐ形の領域、７はシリコン基板１の主表面に形成された
５１０２からなるゲート酸化腰、８はゲーＩｆ化膜７上
に形成されたポリシリコンまたは金属シリサイドからな
るゲート電極、９はゲート電極Ｂ上に形成されたり７ラ
クトリ金属からなるゲート電極、１０はゲート電極８，
９の両端に形成された５１０２からなるサイドウオール
である。ゲート電極８の下の薄いＰ形の領域６はゲート
しきい値電圧Ｖｔｈコントロールのために形成されてお
り、ＭＯＳＦＥＴのショートチャンネル効果を軽減する
作用をする。また、Ｎ の領域４，５はホットキャリア
効果を軽減するために設けられており、ソース側、ドレ
イン側にそれぞれＮＮＰ接合のダイオード構造が形成さ
れている。
シリコン基板１の主表面に形成されたそれぞれＮ 形の
ソース領域、ドレイン領域、４．５はシリコン基板１の
主表面にそれぞれソース領域２、ドレイン領域３からチ
ャンネル領域側にのびて形成されたＮ−形の領域、６は
シリコン基板１の主表面で領域４と５の間に形成された
Ｐ形の領域、７はシリコン基板１の主表面に形成された
５１０２からなるゲート酸化腰、８はゲーＩｆ化膜７上
に形成されたポリシリコンまたは金属シリサイドからな
るゲート電極、９はゲート電極Ｂ上に形成されたり７ラ
クトリ金属からなるゲート電極、１０はゲート電極８，
９の両端に形成された５１０２からなるサイドウオール
である。ゲート電極８の下の薄いＰ形の領域６はゲート
しきい値電圧Ｖｔｈコントロールのために形成されてお
り、ＭＯＳＦＥＴのショートチャンネル効果を軽減する
作用をする。また、Ｎ の領域４，５はホットキャリア
効果を軽減するために設けられており、ソース側、ドレ
イン側にそれぞれＮＮＰ接合のダイオード構造が形成さ
れている。
このような構成において、ソース・ドレイン間に電圧Ｖ
Ｄ を印加すると、Ｎ−Ｐ接合からＮ−形の領域４，５
とＰ形の領域６とに空乏層といわれる高電界領域が拡が
る。このように空乏層は領域４．５の全域に拡がるため
、その幅Ｗ１が広いほどＮ−Ｐ接合の最大電界強度が低
くなう、ホットキャリア効果を軽減できる。したがって
、領域４．５の＠Ｗ １は広くすればよいことにはなる
が、１１別の点からあまシ大きくはできない。すなわち
、ゲート電極に電圧を印加してＦＥＴをオン状態にした
とき、この領域４．５はドレイン電流に対する寄生抵抗
として働くために、幅Ｗ、が広いと電圧降下を起こし電
流効率が低くなるという問題がある。
Ｄ を印加すると、Ｎ−Ｐ接合からＮ−形の領域４，５
とＰ形の領域６とに空乏層といわれる高電界領域が拡が
る。このように空乏層は領域４．５の全域に拡がるため
、その幅Ｗ１が広いほどＮ−Ｐ接合の最大電界強度が低
くなう、ホットキャリア効果を軽減できる。したがって
、領域４．５の＠Ｗ １は広くすればよいことにはなる
が、１１別の点からあまシ大きくはできない。すなわち
、ゲート電極に電圧を印加してＦＥＴをオン状態にした
とき、この領域４．５はドレイン電流に対する寄生抵抗
として働くために、幅Ｗ、が広いと電圧降下を起こし電
流効率が低くなるという問題がある。
一方、チャンネル長さＬは小さいほど電流効率が太きく
、シかもゲート領域が小さくなって素子の微細化が可能
となって好ましい。しかし、チャンネル長さＬがサブミ
クロンスケール（例えば０゜５μｍ）に小さくなると著
しいショートチャンネル効果が起こυ、ｖｔｈ値が極端
に低くなる上にそのバラツキ変動が大きくなって、安定
な性能を得ること困難になり小さくするにも限度がある
。
、シかもゲート領域が小さくなって素子の微細化が可能
となって好ましい。しかし、チャンネル長さＬがサブミ
クロンスケール（例えば０゜５μｍ）に小さくなると著
しいショートチャンネル効果が起こυ、ｖｔｈ値が極端
に低くなる上にそのバラツキ変動が大きくなって、安定
な性能を得ること困難になり小さくするにも限度がある
。
したがって、サブミクロンの素子を得るにはホットキャ
リア効果とショートチャンネル効果とを同時に軽減して
なお微細化をはかるために特別に工夫を施さなければな
らない。
リア効果とショートチャンネル効果とを同時に軽減して
なお微細化をはかるために特別に工夫を施さなければな
らない。
本発明は、このような点に鑑みて考えられたものであυ
、その目的とするところは、すブミクロンスケールの微
細化素子であってもホットキャリア効果やショートチャ
ンネル効果が十分に軽減でき高性能を保持できるような
半導体装置およびその製造方法を提供することにある。
、その目的とするところは、すブミクロンスケールの微
細化素子であってもホットキャリア効果やショートチャ
ンネル効果が十分に軽減でき高性能を保持できるような
半導体装置およびその製造方法を提供することにある。
本発明はこのような目的を達成するために、チャンネル
領域が主表面よ逆凸状に形成された第１導電形で低濃度
の半導体基板に、ソース、ドレインとなる第２導電形の
高濃度領域とこれに接した第２導電形の低濃度領域を形
成し、さらにチャンネル領域に埋込まれた第１４電形の
領域とチャンネル領域のゲート絶縁膜下に第１導電形の
領域を形成し、例えばＮＮＰＰ構造にして最大電界強度
を低くしホットキャリア効果を軽減し、かつチャンネル
を縦方向にも形成して平面的チャンネル長さを短かくし
ながら実効的チャンネル長さは十分にとってショートチ
ャンネル効果を軽減するようにしたものである。
領域が主表面よ逆凸状に形成された第１導電形で低濃度
の半導体基板に、ソース、ドレインとなる第２導電形の
高濃度領域とこれに接した第２導電形の低濃度領域を形
成し、さらにチャンネル領域に埋込まれた第１４電形の
領域とチャンネル領域のゲート絶縁膜下に第１導電形の
領域を形成し、例えばＮＮＰＰ構造にして最大電界強度
を低くしホットキャリア効果を軽減し、かつチャンネル
を縦方向にも形成して平面的チャンネル長さを短かくし
ながら実効的チャンネル長さは十分にとってショートチ
ャンネル効果を軽減するようにしたものである。
また、第１導電形の低濃度の半導体基板の主表面に、幅
の異なる２つのサイドウオールを利用して第１導電形の
第３牛導体領域を形成した後、これよシ広い幅の範囲に
わたって主表面に第１導電形の億σ度の半４体層を形成
するとともに、この半導体層のさらに外周部の主表面に
第２導電形の低濃度の第２半導体領域を形成し、次いで
、半導体層の主表面に第１導電形の第４半導体領域、チ
ャンネル領域を覆うゲート絶縁膜を形成し、このゲート
絶縁膜を覆うようにゲート電極を形成した後、これをマ
スクにして主表面に第２導電形の高濃度の第１半導体領
域を形成するようにしたものである。
の異なる２つのサイドウオールを利用して第１導電形の
第３牛導体領域を形成した後、これよシ広い幅の範囲に
わたって主表面に第１導電形の億σ度の半４体層を形成
するとともに、この半導体層のさらに外周部の主表面に
第２導電形の低濃度の第２半導体領域を形成し、次いで
、半導体層の主表面に第１導電形の第４半導体領域、チ
ャンネル領域を覆うゲート絶縁膜を形成し、このゲート
絶縁膜を覆うようにゲート電極を形成した後、これをマ
スクにして主表面に第２導電形の高濃度の第１半導体領
域を形成するようにしたものである。
以下、本発明を実施例にもとづいて詳細に説明する。
第２図は本発明に係る半導体装置の一実施例の断面図で
ある。図において、Ｍ１図と同一または和尚部分には同
一符号を付しである。シリコン基板１はチャンネル領域
の部分が主表面よシ突き出て凸状に形成されておシ、こ
の凸状のチャンネル領域の主表面にＰ形の領域６が形成
されている。
ある。図において、Ｍ１図と同一または和尚部分には同
一符号を付しである。シリコン基板１はチャンネル領域
の部分が主表面よシ突き出て凸状に形成されておシ、こ
の凸状のチャンネル領域の主表面にＰ形の領域６が形成
されている。
Ｎ形の領域４，５は従来よシ幅Ｗ２が小さく形成されて
おり、その間のシリコン基板１中には所定の間隔をおい
てＰ形の領域１１が形成されている。また、ゲート駿化
膜７は凸状を有するシリコン基板１の主表面全体に形成
され、ゲート電極８．９はこのゲート酸化膜Ｔ上に凸状
のチャンネル領域を側面まで覆うように形成されている
。領域４．５と領域６の間にシリコン基板１の１部であ
るＰ 形の領域１２が介在されることにより、ン十−一 一ス側、ドレイン側にＮＮＰＰ接合のダイオード栴造が
形成される。このため、Ｎ−影領域４．５の幅Ｗ２をＷ
意＜Ｗｌ のよう小さくしても、空乏層が領域４，５と
領域１２の全域、およびＰ形の領域６の一部に拡がるた
めにＮ″″Ｐ−接合における最大電界強度を小さく、ま
たは従来と同程度に抑えることが可能となる。この結果
、ホットキャリア効果を軽減できる。
おり、その間のシリコン基板１中には所定の間隔をおい
てＰ形の領域１１が形成されている。また、ゲート駿化
膜７は凸状を有するシリコン基板１の主表面全体に形成
され、ゲート電極８．９はこのゲート酸化膜Ｔ上に凸状
のチャンネル領域を側面まで覆うように形成されている
。領域４．５と領域６の間にシリコン基板１の１部であ
るＰ 形の領域１２が介在されることにより、ン十−一 一ス側、ドレイン側にＮＮＰＰ接合のダイオード栴造が
形成される。このため、Ｎ−影領域４．５の幅Ｗ２をＷ
意＜Ｗｌ のよう小さくしても、空乏層が領域４，５と
領域１２の全域、およびＰ形の領域６の一部に拡がるた
めにＮ″″Ｐ−接合における最大電界強度を小さく、ま
たは従来と同程度に抑えることが可能となる。この結果
、ホットキャリア効果を軽減できる。
また、チャンネル領域は縦方向にも形成されるので、実
効的なチャンネル長さを従来のり、 と同
。
効的なチャンネル長さを従来のり、 と同
。
じにしても平面的に見た見かけ上のチャンネル長さＬ２
は小さくできる。このため、パターンを微細化してもシ
ョートチャンネル効果の影響を軽減できる。
は小さくできる。このため、パターンを微細化してもシ
ョートチャンネル効果の影響を軽減できる。
さらに、微細化によってソース領域２とドレイン領域３
が接近するが、両者の接近によって生ずるパンチスルー
によるショートチャンネル促進効果は、チャンネル領域
に埋込まれたＰ形の領域１１の働きによって回避できる
。
が接近するが、両者の接近によって生ずるパンチスルー
によるショートチャンネル促進効果は、チャンネル領域
に埋込まれたＰ形の領域１１の働きによって回避できる
。
次にこのような半導体装置を製造する方法について説明
する。
する。
第３図（、）〜（２）は本発明に係る半導体装置の製造
方法の一実施例における各工程の断面図である。
方法の一実施例における各工程の断面図である。
先つ、Ｐ 形のシリコン基板１にＬＯＣＯ３等のアイソ
レーション処理をした後、主表面に薄い（１００Ａ以下
）Ｓｉ８Ｎ４の窒化膜１４と比較的厚い（０，２〜０．
３ ｐｍ ） ＣＶＤにより作られるＳｉＯ２の酸化膜
１５とを順次形成し、しかる後にリングラフィ技術によ
シサプミクロン幅の溝を形成すべくこの部分の窒化膜１
４と酸化膜１５とを除去する。次いで、ＬＰＣＶＤ法に
よＦ） Ｓ ｈ Ｎ４膜を溝がほぼ埋められる程度の厚
さく例えば０．１μｍ）に形成した後、方向性エツチン
グ（例えばＲＩＥ （Ｒｅｔｃｔｉｖ３Ｉｏｎ Ｅｔ
ｃｈｉｎｇ ） ）を行なって゛前記溝内壁に所定幅（
０，１μｍ以下）のＳｉ３Ｎ４からなるサイドウオール
１６を形成する（第３図（ａ））。
レーション処理をした後、主表面に薄い（１００Ａ以下
）Ｓｉ８Ｎ４の窒化膜１４と比較的厚い（０，２〜０．
３ ｐｍ ） ＣＶＤにより作られるＳｉＯ２の酸化膜
１５とを順次形成し、しかる後にリングラフィ技術によ
シサプミクロン幅の溝を形成すべくこの部分の窒化膜１
４と酸化膜１５とを除去する。次いで、ＬＰＣＶＤ法に
よＦ） Ｓ ｈ Ｎ４膜を溝がほぼ埋められる程度の厚
さく例えば０．１μｍ）に形成した後、方向性エツチン
グ（例えばＲＩＥ （Ｒｅｔｃｔｉｖ３Ｉｏｎ Ｅｔ
ｃｈｉｎｇ ） ）を行なって゛前記溝内壁に所定幅（
０，１μｍ以下）のＳｉ３Ｎ４からなるサイドウオール
１６を形成する（第３図（ａ））。
次に、酸化膜１５、サイドウオール１６をマスクにして
シリコン基板１にＢ（ホウ素）をイオン注入してＰ形の
領域１１を形成する（第３図（ｂ））０この領域１１は
例えば深さが０．１μｍ８度、濃度が１０１６〜１０ｉ
ｌｌケ／ ｃｍ ”のオーダに設定されるが、これらは
各条件を考直して最適値が選ばれる。
シリコン基板１にＢ（ホウ素）をイオン注入してＰ形の
領域１１を形成する（第３図（ｂ））０この領域１１は
例えば深さが０．１μｍ８度、濃度が１０１６〜１０ｉ
ｌｌケ／ ｃｍ ”のオーダに設定されるが、これらは
各条件を考直して最適値が選ばれる。
次に、サイドウオール１６を燐酸処理によって除去し、
再びＬＰＣＶＤ 法によｐｓ１３Ｎ４膜を前の工程よシ
薄く（例えば０．０５μｍ）形成した後ＲＩＥを行なっ
て溝内壁にサイドウオール１６の幅よシ小さい所定幅（
０，０５７１ｍ以下）のＳ ｉ ｓ Ｎ４からなるサイ
ドウオール１７を形成する。したがって、このサイドウ
オール１７と領域１１は離れて配置される。次いで、シ
リコン基板１の露出している主表面にエピタキシャル生
長により、基板１と同程度の不純物濃度のＰ−形のエビ
タキシャル層１８を形成する。このエピタキシャル層１
８の思さは、酸化膜」５の厚さの半分よシや中大きい程
度に形成され、例えば０．１〜０．１５μｍに設定され
る。次いで、熱酸化によりエピタキシャル層１８の表面
に５ｌｏ２の酸化膜１９を形成する（第３図（ｃ） ）
ｏこの酸化膜１９の厚さは、後の工程においてＰ（リ
ン）を注入する際にこれがエピタキシャル層１８まで到
達しない程度の厚さに設定される。
再びＬＰＣＶＤ 法によｐｓ１３Ｎ４膜を前の工程よシ
薄く（例えば０．０５μｍ）形成した後ＲＩＥを行なっ
て溝内壁にサイドウオール１６の幅よシ小さい所定幅（
０，０５７１ｍ以下）のＳ ｉ ｓ Ｎ４からなるサイ
ドウオール１７を形成する。したがって、このサイドウ
オール１７と領域１１は離れて配置される。次いで、シ
リコン基板１の露出している主表面にエピタキシャル生
長により、基板１と同程度の不純物濃度のＰ−形のエビ
タキシャル層１８を形成する。このエピタキシャル層１
８の思さは、酸化膜」５の厚さの半分よシや中大きい程
度に形成され、例えば０．１〜０．１５μｍに設定され
る。次いで、熱酸化によりエピタキシャル層１８の表面
に５ｌｏ２の酸化膜１９を形成する（第３図（ｃ） ）
ｏこの酸化膜１９の厚さは、後の工程においてＰ（リ
ン）を注入する際にこれがエピタキシャル層１８まで到
達しない程度の厚さに設定される。
次に、サイドウオール１７を燐酸処理によシ除去し、こ
の除去し之後のシリコン基板１上にＰを注入して主表面
にＮ−形の領域４，５を形成する（第３図（ｄ））。こ
の領域４，５の深さ、濃度は後工程で作られるソース、
ドレイン領域のそれよシも小さい値に設定される。
の除去し之後のシリコン基板１上にＰを注入して主表面
にＮ−形の領域４，５を形成する（第３図（ｄ））。こ
の領域４，５の深さ、濃度は後工程で作られるソース、
ドレイン領域のそれよシも小さい値に設定される。
次に、酸化膜１９を酸処理によシ除去し、エピタキシャ
ル層１８の表面にＢを注入してＰ形の領域６を形成した
後、新たに熱酸化によ、！１）ＳＩＣｈのゲート酸化膜
７を形成する。この場合、Ｎ″″形の領域４，５上のゲ
ート酸化膜７は注入されたＰの影響で酸化が早くなシ厚
く形成される。次いで溝内部を完全に埋めるように厚く
ポリシリコン膜を形成し、さらにこのポリシリコン膜の
溝上方の凹んだ部分にホトレジストを入れてポリシリコ
ン膜の表面を平坦化した後、ポリシリコンとホトレジス
トとに対し同じエツチング速度を有するエツチングガス
によってＲＩＥを行ない、酸化膜１５上のポリシリコン
膜を除去した後にさらに溝内の上方のポリシリコン膜も
除去したところでエツチングを停止する。これによって
、ゲート［［８が形成される（第３図（ｅ））。
ル層１８の表面にＢを注入してＰ形の領域６を形成した
後、新たに熱酸化によ、！１）ＳＩＣｈのゲート酸化膜
７を形成する。この場合、Ｎ″″形の領域４，５上のゲ
ート酸化膜７は注入されたＰの影響で酸化が早くなシ厚
く形成される。次いで溝内部を完全に埋めるように厚く
ポリシリコン膜を形成し、さらにこのポリシリコン膜の
溝上方の凹んだ部分にホトレジストを入れてポリシリコ
ン膜の表面を平坦化した後、ポリシリコンとホトレジス
トとに対し同じエツチング速度を有するエツチングガス
によってＲＩＥを行ない、酸化膜１５上のポリシリコン
膜を除去した後にさらに溝内の上方のポリシリコン膜も
除去したところでエツチングを停止する。これによって
、ゲート［［８が形成される（第３図（ｅ））。
次に、主表面上に形成されていた酸化膜１５を酸処理に
より除去した後、ゲート１項８をマスクにしてＡＩ（ヒ
素）を注入してソース、ドレインとなるＮ 形の領域２
，３を形成する。さらに、Ｐをポリシリコンのゲート電
極８に注入して導電性を高める（第３図（ｆ））ｏ
。
より除去した後、ゲート１項８をマスクにしてＡＩ（ヒ
素）を注入してソース、ドレインとなるＮ 形の領域２
，３を形成する。さらに、Ｐをポリシリコンのゲート電
極８に注入して導電性を高める（第３図（ｆ））ｏ
。
次に、ＣＶＤ法によりｗ＜タングステン〕等のリフ２ク
トリ金属をポリシリコンのゲート電極８上だけに選択形
成せしめて、このゲート＠極８全体をゲート電極９で】
う（第３図（ｔ））。これによって、第２図に示したも
のと同じ構造の半導体装置が得られる。なお、Ｐ 形の
エピタキシャル層１８の両端部がＰ″″形の領域１２に
なる。
トリ金属をポリシリコンのゲート電極８上だけに選択形
成せしめて、このゲート＠極８全体をゲート電極９で】
う（第３図（ｔ））。これによって、第２図に示したも
のと同じ構造の半導体装置が得られる。なお、Ｐ 形の
エピタキシャル層１８の両端部がＰ″″形の領域１２に
なる。
その後、全面に保ｌ用のＰＳＧ膜をＣＶＤ法で形成し、
コンタクト孔を介して各電極の配線を行なって素子を児
成させることはいうまでもない。
コンタクト孔を介して各電極の配線を行なって素子を児
成させることはいうまでもない。
このように本発明に係る半導体装置によると、チャンネ
ル領域が主表面より凸状に形成された第１導電形低ご度
の半導体基板に、ソース、ドレインとなる第２導電形の
高濃度領域とこれに接した第２４定形の低濃度領域を形
成し、さらにチャンネル領域に埋込まれた第１導電形の
領域とゲート絶縁膜下の第１導電形の領域とを形成して
、ソース（ＩＩ＋ 、ドレイン側に例えばＮ”Ｎ−Ｐ−
Ｐ接合のダイオード構造を形成することにより、Ｎ−領
域の幅を大きくすることな（Ｎ−Ｐ−接合の最大妬１界
強度を低くできるために、微細化へけかシながらホット
キャリア効果を軽減することができ、かつチャンネルを
縦方向にも形成することにより、平面的チャンネル長を
短かくしながら実効的チャンネル長は十分にとることが
できるために、微細化をはかυながらショートチャンネ
ル効果を軽減することができる効果がある。
ル領域が主表面より凸状に形成された第１導電形低ご度
の半導体基板に、ソース、ドレインとなる第２導電形の
高濃度領域とこれに接した第２４定形の低濃度領域を形
成し、さらにチャンネル領域に埋込まれた第１導電形の
領域とゲート絶縁膜下の第１導電形の領域とを形成して
、ソース（ＩＩ＋ 、ドレイン側に例えばＮ”Ｎ−Ｐ−
Ｐ接合のダイオード構造を形成することにより、Ｎ−領
域の幅を大きくすることな（Ｎ−Ｐ−接合の最大妬１界
強度を低くできるために、微細化へけかシながらホット
キャリア効果を軽減することができ、かつチャンネルを
縦方向にも形成することにより、平面的チャンネル長を
短かくしながら実効的チャンネル長は十分にとることが
できるために、微細化をはかυながらショートチャンネ
ル効果を軽減することができる効果がある。
また、幅の異なる２つのサイドウオールを利用して、半
導体基板に主表面よυ凸状にチャンネル領域を形成する
とともに、埋込みの第３半導体領域および低濃度の第２
半導体領域を形成し、次いテ、ケート絶縁膜上のゲート
電極を用いてソース、ドレインとなる高濃度のＷＳ１半
導体領域を形成するようにしたため、簡単な工程で高精
度に各領域を形成することができ、生産性が向上する。
導体基板に主表面よυ凸状にチャンネル領域を形成する
とともに、埋込みの第３半導体領域および低濃度の第２
半導体領域を形成し、次いテ、ケート絶縁膜上のゲート
電極を用いてソース、ドレインとなる高濃度のＷＳ１半
導体領域を形成するようにしたため、簡単な工程で高精
度に各領域を形成することができ、生産性が向上する。
第１図は従来の半導体装置の断面図、第２図は本発明に
係る半導体装置の一実施例の断面図、第３図（、）〜（
？）は本発明に係る半導体装置の製造方法の一実施例に
おける各工程の断面図である。 １・・ｅ・シリコンＭ板、２・・・・ソース領域、３・
・・・ドレイン領域、４，５・・・・Ｎ−形の領域、６
・・嗜・Ｐ形の領域、７・・・拳ゲート絶縁膜、８，９
・拳・・ゲート電極、１１−・・・Ｐ形の領域、１２・
・・・Ｐ″″形の領域、１５・・・・酸化膜、１６．１
７・・拳・サイドウオール、１８・・・・エピタキシャ
ル層。 、′Ｊ４’； １１角 如３図
係る半導体装置の一実施例の断面図、第３図（、）〜（
？）は本発明に係る半導体装置の製造方法の一実施例に
おける各工程の断面図である。 １・・ｅ・シリコンＭ板、２・・・・ソース領域、３・
・・・ドレイン領域、４，５・・・・Ｎ−形の領域、６
・・嗜・Ｐ形の領域、７・・・拳ゲート絶縁膜、８，９
・拳・・ゲート電極、１１−・・・Ｐ形の領域、１２・
・・・Ｐ″″形の領域、１５・・・・酸化膜、１６．１
７・・拳・サイドウオール、１８・・・・エピタキシャ
ル層。 、′Ｊ４’； １１角 如３図
Claims (1)
- 【特許請求の範囲】 １、チャンネル領域が主表面より凸状に形成された第１
導電形の低濃度の半導体基板と、この半導体基板の主表
面に形成された第２導電形の高濃度の第１半導体領域と
、前記主表面上に前記第１半導体領域に接しかつ前記チ
ャンネル領域に接して形成された第２導電形の低濃度の
第２半導体領域と、前記チャンネル領域中に埋め込まれ
た第１導電形の第３半導体領域と、前記チャンネル領域
の主表面に形成された第１導電形の第４半導体領域と、
前記チャンネル領域上に絶縁膜を介して形成されたゲー
ト電極とを備えた半導体装置。 ２、第１導電形の低濃度の半導体基板上に溝を有する第
１の絶縁膜を形成する工程と、この溝の内壁に第１のサ
イドウォールを形成し、これをマスクに前記半導体基板
上に不純物を注入して第１導電形の第３半導体領域を形
成する工程と、前記第１のサイドウォールを除去した後
に溝の内壁にこれより幅の小さい第２のサイドウォール
を形成し、溝内に第１導電形の半導体層を形成する工程
と、前記第２のサイドウォールを除去した後にこの部分
の前記半導体基板上に第２導電形の低濃度の第２半導体
領域を形成する工程と、前記半導体層の主表面に第１導
電形の第４半導体領域を形成する工程と、前記第４半導
体領域、半導体層および第２半導体領域の表面にゲート
絶縁膜を形成する工程と、このゲート絶縁膜上に前記第
４半導体領域、半導体層および第２半導体領域を覆うよ
うにゲート電極を形成する工程と、このゲート電極をマ
スクに前記半導体基板上に不純物を注入して前記第２半
導体領域に接して第２導電形の高濃度の第１半導体領域
を形成する工程とを有する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17488884A JPS6153774A (ja) | 1984-08-24 | 1984-08-24 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17488884A JPS6153774A (ja) | 1984-08-24 | 1984-08-24 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6153774A true JPS6153774A (ja) | 1986-03-17 |
Family
ID=15986421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17488884A Pending JPS6153774A (ja) | 1984-08-24 | 1984-08-24 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6153774A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5029018A (en) * | 1987-11-18 | 1991-07-02 | Nissan Motor Company, Limited | Structure of image processing system |
| US5141891A (en) * | 1988-11-09 | 1992-08-25 | Mitsubishi Denki Kabushiki Kaisha | MIS-type semiconductor device of LDD structure and manufacturing method thereof |
| JPH06216148A (ja) * | 1991-03-13 | 1994-08-05 | Gold Star Electron Co Ltd | 電界効果トランジスタおよびその製造方法 |
| JPH07326752A (ja) * | 1993-12-28 | 1995-12-12 | Hyundai Electron Ind Co Ltd | モスフェット（ｍｏｓｆｅｔ）及びその製造方法 |
| JP2006190985A (ja) * | 2004-12-28 | 2006-07-20 | Hynix Semiconductor Inc | チャネル長の長い半導体素子及びその製造方法 |
| KR20220120194A (ko) * | 2021-02-23 | 2022-08-30 | 김흥대 | 오징어 눈 제거장치 |
-
1984
- 1984-08-24 JP JP17488884A patent/JPS6153774A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5029018A (en) * | 1987-11-18 | 1991-07-02 | Nissan Motor Company, Limited | Structure of image processing system |
| US5141891A (en) * | 1988-11-09 | 1992-08-25 | Mitsubishi Denki Kabushiki Kaisha | MIS-type semiconductor device of LDD structure and manufacturing method thereof |
| JPH06216148A (ja) * | 1991-03-13 | 1994-08-05 | Gold Star Electron Co Ltd | 電界効果トランジスタおよびその製造方法 |
| JP2690069B2 (ja) * | 1991-03-13 | 1997-12-10 | エルジイ・セミコン・カンパニイ・リミテッド | 電界効果トランジスタの製造方法 |
| JPH07326752A (ja) * | 1993-12-28 | 1995-12-12 | Hyundai Electron Ind Co Ltd | モスフェット（ｍｏｓｆｅｔ）及びその製造方法 |
| JP2006190985A (ja) * | 2004-12-28 | 2006-07-20 | Hynix Semiconductor Inc | チャネル長の長い半導体素子及びその製造方法 |
| JP4726612B2 (ja) * | 2004-12-28 | 2011-07-20 | 株式会社ハイニックスセミコンダクター | チャネル長の長い半導体素子の製造方法 |
| US8026557B2 (en) | 2004-12-28 | 2011-09-27 | Hynix Semiconductor, Inc. | Semiconductor device with increased channel length and method for fabricating the same |
| KR20220120194A (ko) * | 2021-02-23 | 2022-08-30 | 김흥대 | 오징어 눈 제거장치 |
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