JPS6190465A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS6190465A JPS6190465A JP21130984A JP21130984A JPS6190465A JP S6190465 A JPS6190465 A JP S6190465A JP 21130984 A JP21130984 A JP 21130984A JP 21130984 A JP21130984 A JP 21130984A JP S6190465 A JPS6190465 A JP S6190465A
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- 239000004065 semiconductor Substances 0.000 title claims description 27
- 239000012535 impurity Substances 0.000 claims abstract description 22
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 238000000034 method Methods 0.000 claims abstract description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 11
- 229920005591 polysilicon Polymers 0.000 claims description 11
- 238000005530 etching Methods 0.000 claims description 6
- 239000003870 refractory metal Substances 0.000 claims 1
- 108091006146 Channels Proteins 0.000 abstract description 18
- 230000000694 effects Effects 0.000 abstract description 17
- 230000005684 electric field Effects 0.000 abstract description 9
- 108010075750 P-Type Calcium Channels Proteins 0.000 abstract description 4
- 230000003071 parasitic effect Effects 0.000 abstract description 4
- 230000007423 decrease Effects 0.000 abstract 2
- 238000010276 construction Methods 0.000 abstract 1
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000009413 insulation Methods 0.000 abstract 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 238000001020 plasma etching Methods 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 239000002253 acid Substances 0.000 description 2
- 239000003292 glue Substances 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 238000010306 acid treatment Methods 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000004907 flux Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- SYHGEUNFJIGTRX-UHFFFAOYSA-N methylenedioxypyrovalerone Chemical compound C=1C=C2OCOC2=CC=1C(=O)C(CCC)N1CCCC1 SYHGEUNFJIGTRX-UHFFFAOYSA-N 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000013139 quantization Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
- H01L29/1045—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface the doping structure being parallel to the channel length, e.g. DMOS like
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
不発明は、サブミクロンルールが適用可能なＭＯＳ形の
電界効果トランジスタ（以下ＦＥＴと称す）構造の半導
体装置およびその製造方法に関するものである。
電界効果トランジスタ（以下ＦＥＴと称す）構造の半導
体装置およびその製造方法に関するものである。
一般に、半導体集積回路において集積度を高めるために
寸法を小さくして行くと、いわゆるンヨートチャンネル
効果が生ずるためにこれを緩和する構造が提案されてい
る。
寸法を小さくして行くと、いわゆるンヨートチャンネル
効果が生ずるためにこれを緩和する構造が提案されてい
る。
第１図は従来のこのようなＭＯＳ ＦＥＴ構造の半導体
装置の断面図である。図において、１はｐ−形のシリコ
ン基板、２．３はＮ 形のソース領域。
装置の断面図である。図において、１はｐ−形のシリコ
ン基板、２．３はＮ 形のソース領域。
ドレイン領域、４．５はソース領域２１ドレイン領域３
０チヤンネル領域側に形成されたＮ−形のり域、６は領
域４と５の間のチャンネル領域表面に形成されたＰ形の
チャンネルドープ領域、７はゲート酸化膜、８はゲート
電極、９はＳ １０．からなるサイドウオールである。
０チヤンネル領域側に形成されたＮ−形のり域、６は領
域４と５の間のチャンネル領域表面に形成されたＰ形の
チャンネルドープ領域、７はゲート酸化膜、８はゲート
電極、９はＳ １０．からなるサイドウオールである。
チャンネルドープ領域６ｔｉゲー）ｆｆｌ圧のしきい値
電圧ｖｔｈのショートチャンネル効果を低減させるため
に設けられたものである。ソース、ドレイン領域には共
にＮＮＰ接合のダイオードが形成されている。
電圧ｖｔｈのショートチャンネル効果を低減させるため
に設けられたものである。ソース、ドレイン領域には共
にＮＮＰ接合のダイオードが形成されている。
ここで、ソース領域２とドレイン領域３の間に電圧ｖａ
ｎが印加されると、領域４と６の間のＮ−Ｐ接合に高電
界が加わり、高電界領域の空乏層が領ｆ、ｕ４と６に拡
がる。Ｎ−形の領域４がない通常＋ のＮＰ接合のものに比して、この第１図の構造で
′は空乏層が領域４に拡がるために接合電界強度は低
く々す、いわゆるホットキャリヤ効果が緩和されショー
トチャンネル効果も低減される。
ｎが印加されると、領域４と６の間のＮ−Ｐ接合に高電
界が加わり、高電界領域の空乏層が領ｆ、ｕ４と６に拡
がる。Ｎ−形の領域４がない通常＋ のＮＰ接合のものに比して、この第１図の構造で
′は空乏層が領域４に拡がるために接合電界強度は低
く々す、いわゆるホットキャリヤ効果が緩和されショー
トチャンネル効果も低減される。
しかしながら、このような半導体装置においては、Ｎ−
形の領域がゲート長りの範凹の外に存在するため、素子
の寄生抵抗となり、この寄生抵抗はドレイン・ソースの
ＩＤ ｖｓｏ特性のオン抵抗を高くしてその立上り特
性を劣化せしめる。この現象は素子が高泉積化する程大
きくなってくる。
形の領域がゲート長りの範凹の外に存在するため、素子
の寄生抵抗となり、この寄生抵抗はドレイン・ソースの
ＩＤ ｖｓｏ特性のオン抵抗を高くしてその立上り特
性を劣化せしめる。この現象は素子が高泉積化する程大
きくなってくる。
従って、サブミクロン程度に寸法を小さくする場合には
、上記のよりなＮ−影領域がなく、シかも電界強度が低
く表るような構造が必要となる。
、上記のよりなＮ−影領域がなく、シかも電界強度が低
く表るような構造が必要となる。
本発明はこのような点に鑑みてなされたもので、その目
的とするところは、ＩＤ ＶＩＤ特性を低下させるこ
となくサブミクロンルールの素子ができるような半導体
装置およびその製造方法を提供することにある。
的とするところは、ＩＤ ＶＩＤ特性を低下させるこ
となくサブミクロンルールの素子ができるような半導体
装置およびその製造方法を提供することにある。
本発明はこのような目的を達成するために、ゲート酸化
膜下のチャンネル領域にソース領域およびドレイン領域
から離れて基板と同じ導電形でこれよυ不純物濃度が濃
い領域を形成したものである。また、このような半導体
装置を製造するために、基板上に形成した＠ｌ導電形の
領域の上にゲート絶縁膜を介してゲート電極を形成し、
このゲート′、ｊＬ極をマスクにして不純物を注入して
第１導″−形の領域のゲート′シ極下以外の部分を低不
純物濃度とし、ゲート電極の側壁のサイドゲート電極。
膜下のチャンネル領域にソース領域およびドレイン領域
から離れて基板と同じ導電形でこれよυ不純物濃度が濃
い領域を形成したものである。また、このような半導体
装置を製造するために、基板上に形成した＠ｌ導電形の
領域の上にゲート絶縁膜を介してゲート電極を形成し、
このゲート′、ｊＬ極をマスクにして不純物を注入して
第１導″−形の領域のゲート′シ極下以外の部分を低不
純物濃度とし、ゲート電極の側壁のサイドゲート電極。
このサイドゲート電極の１ｉｌｌ Ｑにサイドウオール
なそれぞれ形成してこれらをマスクにして基板上に第２
４′シ形のソース、ドレイン領域を形成したものである
。さらに、このような半導体装置を製造するために、基
板上に溝を有する絶縁膜を形成し、溝の内壁にサイドウ
オールを形成し、これをマスクにして第１導電形の領域
を形成し、サイドウオールを除去して溝内にゲート絶縁
膜を形成し、ポリシリコンを形成した後平坦化エツチン
グして溝内にポリシリコンを残し、このポリシリコン上
にリフラクトリ−全編のゲート電極を形成し、これをマ
スクにして不純物を注入して第２導電形のソース、ドレ
イン領域を形成したものである。
なそれぞれ形成してこれらをマスクにして基板上に第２
４′シ形のソース、ドレイン領域を形成したものである
。さらに、このような半導体装置を製造するために、基
板上に溝を有する絶縁膜を形成し、溝の内壁にサイドウ
オールを形成し、これをマスクにして第１導電形の領域
を形成し、サイドウオールを除去して溝内にゲート絶縁
膜を形成し、ポリシリコンを形成した後平坦化エツチン
グして溝内にポリシリコンを残し、このポリシリコン上
にリフラクトリ−全編のゲート電極を形成し、これをマ
スクにして不純物を注入して第２導電形のソース、ドレ
イン領域を形成したものである。
第２図は本発明に係る半導体装置の一実施例の断面図で
ある。図において、第１図と同−又は相当部分には同符
号を付しである。１０はゲート酸化膜７の下のチャンネ
ル領域でソース領域２とドレイン領域３より離れた中央
部分に形成されたＰ形のチャンネルドープ領域である。
ある。図において、第１図と同−又は相当部分には同符
号を付しである。１０はゲート酸化膜７の下のチャンネ
ル領域でソース領域２とドレイン領域３より離れた中央
部分に形成されたＰ形のチャンネルドープ領域である。
ソース領域２゜ドレイン領域３０チヤンネル領域に接す
る部分は従来のＮ−影領域でなくシリコン基板１の一部
でおるＰ−影領域となっている。従って、ソース。
る部分は従来のＮ−影領域でなくシリコン基板１の一部
でおるＰ−影領域となっている。従って、ソース。
ドレイン領域は共に、ＮＰ Ｐ接合のダイオード構造
になっている。ゲート長しは第１図のものと同じである
。
になっている。ゲート長しは第１図のものと同じである
。
このような構成において、ソース領域２とドレイン領域
３の間に電圧ＶＩＤ が印加されると、ソース領域２と
シリコン基板１のＰ−影領域１ａ間の十 − ＮＰ 接合に高電界が印加され、この高電界領域の空乏
層はＰ−影領域１１の全域に拡がる。このため、Ｐ−影
領域１ａのないＮ＋Ｐ接合に同じ電圧を印加した場合に
比して接合電界強度が低くなり、ホットキャリヤ効果が
緩和されてショートチャンネル効果も低減する。しかし
、Ｎ−影領域がないので寄生抵抗が存在せず、ＩＤ
ｖａＤ特性が低下することもない。
３の間に電圧ＶＩＤ が印加されると、ソース領域２と
シリコン基板１のＰ−影領域１ａ間の十 − ＮＰ 接合に高電界が印加され、この高電界領域の空乏
層はＰ−影領域１１の全域に拡がる。このため、Ｐ−影
領域１ａのないＮ＋Ｐ接合に同じ電圧を印加した場合に
比して接合電界強度が低くなり、ホットキャリヤ効果が
緩和されてショートチャンネル効果も低減する。しかし
、Ｎ−影領域がないので寄生抵抗が存在せず、ＩＤ
ｖａＤ特性が低下することもない。
なお、チャンネルドープ領域１００幅Ｗ、のゲート長し
に対する割合とその不純物濃度は、ショートチャンネル
効果とホットチャンネル効果とのトレード・オフを最適
化する値に設定される。
に対する割合とその不純物濃度は、ショートチャンネル
効果とホットチャンネル効果とのトレード・オフを最適
化する値に設定される。
次に、このような半導体装置の製造方法について説明す
る。
る。
第３図（、）〜（ｃ）は本発明に係る半導体装置の製造
方法の一実施例における各工程の断面図を示す。
方法の一実施例における各工程の断面図を示す。
先づ、Ｐ−形のシリコン基板１にＬＯＧＯ８等のアイソ
レーション工程を施した後、表面に５ＩＯ１のゲート酸
化膜７を形成し、次いでＢ（ホウ素）を注入してゲート
酸化膜７の下にＰ形のチャンネルドープ領域１０（不純
物濃度Ｎム）を形成する。
レーション工程を施した後、表面に５ＩＯ１のゲート酸
化膜７を形成し、次いでＢ（ホウ素）を注入してゲート
酸化膜７の下にＰ形のチャンネルドープ領域１０（不純
物濃度Ｎム）を形成する。
次に、ゲート電極となる膜と保護膜となる５ｌｓＮａ膜
を基板上に屓次形成した後、ホトエツチング処理により
ゲートのパターンを形成し、ゲート電極８と保諒膜１１
を残す。次に、これらのゲー）％極８と保護膜１１をマ
スクとしてＰ（リン）を注入（不純物濃度ＮＤ）して、
Ｐ形の領域１０をＰ−形の領域１１にする。ここで、Ｎ
ム） Ｎ ｏ に設定しであるため領域１ａの不純物
濃度Ｎムは、ＮＡＩ＝Ｎム−Ｎ、と低温度になり、領域
１ａはＰ−形になる。この際、Ｂを注入するときの打込
みエネルギ １とＰを注入すると
きの打込みエネルギを適当に選ぶことによシ、それらの
深さがり、）Ｄ、となるようにする（第３図（ａ））。
を基板上に屓次形成した後、ホトエツチング処理により
ゲートのパターンを形成し、ゲート電極８と保諒膜１１
を残す。次に、これらのゲー）％極８と保護膜１１をマ
スクとしてＰ（リン）を注入（不純物濃度ＮＤ）して、
Ｐ形の領域１０をＰ−形の領域１１にする。ここで、Ｎ
ム） Ｎ ｏ に設定しであるため領域１ａの不純物
濃度Ｎムは、ＮＡＩ＝Ｎム−Ｎ、と低温度になり、領域
１ａはＰ−形になる。この際、Ｂを注入するときの打込
みエネルギ １とＰを注入すると
きの打込みエネルギを適当に選ぶことによシ、それらの
深さがり、）Ｄ、となるようにする（第３図（ａ））。
次に、ゲート電極８と同じ材料の膜を表面に形成し、反
応性イオンエツチング（以下ＲＩＥと称す：を行ってサ
イドゲート電極８１を形成する。ゲート長りが０．５μ
ｍのときこの幅Ｗ＝ は０．１μｍ以下が適当である。
応性イオンエツチング（以下ＲＩＥと称す：を行ってサ
イドゲート電極８１を形成する。ゲート長りが０．５μ
ｍのときこの幅Ｗ＝ は０．１μｍ以下が適当である。
なお、Ｗｌは０．３μｍ程度になる。
この幅Ｗ、は領域１０の不純物濃度Ｎ、と深さり１、お
よび領域１１の不純物濃度Ｎａｌと深さＤ！と関連して
、クヨートチャンネル効果の程度とホットキャリヤ効果
の度合いとのトレード・オフを最適化する条件で設定さ
れる。次にサイドウオールとなる８１（ｈの酸化膜を表
面上にＣＶＤ法によって形成し、ＲＩＥを行ってサイド
ゲート電極９ａ ＫＭ接してサイドウオール９を形成し
た後、これらをマスクにしてＡｉ（ヒ素）をイオン注入
により打込み、引続き熱処理を行なってＮ形のソース領
域２とドレイン領域３を形成する（第３図（ｂ））。
よび領域１１の不純物濃度Ｎａｌと深さＤ！と関連して
、クヨートチャンネル効果の程度とホットキャリヤ効果
の度合いとのトレード・オフを最適化する条件で設定さ
れる。次にサイドウオールとなる８１（ｈの酸化膜を表
面上にＣＶＤ法によって形成し、ＲＩＥを行ってサイド
ゲート電極９ａ ＫＭ接してサイドウオール９を形成し
た後、これらをマスクにしてＡｉ（ヒ素）をイオン注入
により打込み、引続き熱処理を行なってＮ形のソース領
域２とドレイン領域３を形成する（第３図（ｂ））。
サイドウオール９の幅Ｗ１は、Ａ、イオン打込み層の横
方向の端部がその後の熱処理に−よりサイドゲート電極
８ａの端部まで延びる量にほぼ等しいか又はこれよシや
や小さめに設定される。このＷＳはゲート長しが０．５
μｍのとき０．０３μｍ程度になる。
方向の端部がその後の熱処理に−よりサイドゲート電極
８ａの端部まで延びる量にほぼ等しいか又はこれよシや
や小さめに設定される。このＷＳはゲート長しが０．５
μｍのとき０．０３μｍ程度になる。
このような製造１穆によって半導体装置は第３図（ｃ）
に示すよう々構造になり、第２図とほぼ同じ構造が得ら
れる。
に示すよう々構造になり、第２図とほぼ同じ構造が得ら
れる。
第１図（、）〜儲）は本発明に係る半導体装置の製造方
法の他の実施例における各工程の断面図を示す。
法の他の実施例における各工程の断面図を示す。
先づ、Ｐ−形のシリコン基板１にＬＯＣＯ８等のアイソ
レーション工程を施した後、表面に厚さ１００〜２００
Ｘ程度のＳｉ３Ｎ４の窒化膜１３および厚さ５００〜１
０００λ程度のＳｉｎ、の酸化膜１４を順次ＣＶＤ法に
よυ形成する。次いで、ゲート長しの範囲だけ酸化膜１
４９食化膜１３をＲＩＥによって除去して溝を作り、全
面にＣＶＤ法によって５ｉＳＮ４膜を厚さｔｏｏｏ！程
度に形成した妖、ＲＩＥを行って溝の側壁に５ｉｓＮ４
のサイドウオール１５を形成する。次いで、厚さ２００
〜３００Ｘ程度の熱酸化膜１６を形成した後、イオン注
入してゲート長しの内側にＰ形の領域１０を形成する（
ｇ４図（ａ））。
レーション工程を施した後、表面に厚さ１００〜２００
Ｘ程度のＳｉ３Ｎ４の窒化膜１３および厚さ５００〜１
０００λ程度のＳｉｎ、の酸化膜１４を順次ＣＶＤ法に
よυ形成する。次いで、ゲート長しの範囲だけ酸化膜１
４９食化膜１３をＲＩＥによって除去して溝を作り、全
面にＣＶＤ法によって５ｉＳＮ４膜を厚さｔｏｏｏ！程
度に形成した妖、ＲＩＥを行って溝の側壁に５ｉｓＮ４
のサイドウオール１５を形成する。次いで、厚さ２００
〜３００Ｘ程度の熱酸化膜１６を形成した後、イオン注
入してゲート長しの内側にＰ形の領域１０を形成する（
ｇ４図（ａ））。
次に、燐酸処理によシサイドウォール１５を除去し、さ
らに薄いＨＦ’液によシ熱酸化Ｊ［１６を除去した後、
領域１０を含むゲート長り内にＳｉｎ。
らに薄いＨＦ’液によシ熱酸化Ｊ［１６を除去した後、
領域１０を含むゲート長り内にＳｉｎ。
のゲート酸化膜７を形成する（第１図（ｂ））。
次に、全面に厚さ５００−１０００人のポリシリコン膜
１７を形成した後、Ｐの拡散またはＰの打込みによりポ
リシリコン膜１７にＰを含ませる（第１図０）。
１７を形成した後、Ｐの拡散またはＰの打込みによりポ
リシリコン膜１７にＰを含ませる（第１図０）。
次に、比較的高粘度のホトレジスト膜１８を塗布して表
面を平坦化する（第１図（ｄ））。
面を平坦化する（第１図（ｄ））。
次に、ホトレジスト膜１８とＰの入ったポリシリコン膜
１７に対するエツチング率が等しいエツチングガスを選
択し、このガスを用いてＲＩＥにより平坦化エツチング
を行ない、溝の中のポリシリコン膜１７のみを残してこ
れをゲート電極８ｂとして形成する（Ｍ４図（、） ’
）３次に、Ｗ（タングステン）等のりフラクトリー金属
の膜を厚さ２０００〜３０００ｉ程度にＣＶＤ法により
ポリシリコンのゲー）ｍｕａｂ上にだけ選択的に形成し
、ゲート電極８Ｃを作る（第１図（ｆ））。
１７に対するエツチング率が等しいエツチングガスを選
択し、このガスを用いてＲＩＥにより平坦化エツチング
を行ない、溝の中のポリシリコン膜１７のみを残してこ
れをゲート電極８ｂとして形成する（Ｍ４図（、） ’
）３次に、Ｗ（タングステン）等のりフラクトリー金属
の膜を厚さ２０００〜３０００ｉ程度にＣＶＤ法により
ポリシリコンのゲー）ｍｕａｂ上にだけ選択的に形成し
、ゲート電極８Ｃを作る（第１図（ｆ））。
次に、酸化膜１４と量化膜１３を酸エツチングによシ除
去した後、ゲート電極８ｃをマスクにしてＡＩをシリコ
ン基板１上に注入してＮ 形のソース領域２．ドレイン
領域３を形成する（第１図０））。これにより第２図と
同じ構造の半導体装置が得られる。
去した後、ゲート電極８ｃをマスクにしてＡＩをシリコ
ン基板１上に注入してＮ 形のソース領域２．ドレイン
領域３を形成する（第１図０））。これにより第２図と
同じ構造の半導体装置が得られる。
なお、Ｐ形の領域１０の不純物濃度ＮＡ、深さＤＩおよ
び幅Ｗ１のゲート長しに対する割合は、ショートチャン
ネル効果の程度とホットキャリヤ効果の程度とのトレー
ドオフを最適化するように設定される。
び幅Ｗ１のゲート長しに対する割合は、ショートチャン
ネル効果の程度とホットキャリヤ効果の程度とのトレー
ドオフを最適化するように設定される。
このように本発明に係る半導体装置およびその製造方法
によると、ＩＤ ＶｍＤ特性を低下させることなくサ
ブミクロンルールの素子を得ることができ、また、この
ような素子を簡単な工程で高精度に作ることができると
いう効果がある。
によると、ＩＤ ＶｍＤ特性を低下させることなくサ
ブミクロンルールの素子を得ることができ、また、この
ような素子を簡単な工程で高精度に作ることができると
いう効果がある。
Ｍ１図は従来の半導体装置の断面図、鯖２図は本発明に
係る半導体装置の一実施例の断面図、第３図（＆）〜（
ｃ）はその製造方法の一実施例における各工程の断面図
、第１図（＆）〜（ｇ）は製造方法の他の実施例におけ
る各工程の断面図である。 １・・・・シリコン基板、２・・・・ソース領域、３・
・−・ドレイン領域、７・・・・ゲート酸（ＩＪ、８・
・・・ゲート電極、８ａ・・・・サイドゲート電極、９
・ｅ・・サイドウオール、１０・・・・Ｐ形の領域。 第１図 第３図 第３図 第１図 第１図
係る半導体装置の一実施例の断面図、第３図（＆）〜（
ｃ）はその製造方法の一実施例における各工程の断面図
、第１図（＆）〜（ｇ）は製造方法の他の実施例におけ
る各工程の断面図である。 １・・・・シリコン基板、２・・・・ソース領域、３・
・−・ドレイン領域、７・・・・ゲート酸（ＩＪ、８・
・・・ゲート電極、８ａ・・・・サイドゲート電極、９
・ｅ・・サイドウオール、１０・・・・Ｐ形の領域。 第１図 第３図 第３図 第１図 第１図
Claims (1)
- 【特許請求の範囲】 １、第１導電形の低不純物濃度の半導体基板上に第２導
電形の高不純物濃度のソース領域およびドレイン領域を
形成し、ソース領域とドレイン領域の間のチャンネル領
域表面上にゲート絶縁膜を介してゲート電極を形成した
ＭＯＳ構造の半導体装置において、絶縁膜下のチャンネ
ル領域にソース領域およびドレイン領域から離れて第１
導電形の領域が形成されていることを特徴とする半導体
装置。 ２、第１導電形の低不純物濃度の半導体基板上に第１導
電形の層とこの上の絶縁膜とを形成する工程と、この絶
縁膜上に所定パターンのゲート電極を形成する工程と、
このゲート電極をマスクにして前記第１導電形の層に第
２導電形の不純物を注入して第１導電形の低不純物濃度
の領域を形成する工程と、前記ゲート電極の側壁にサイ
ドゲート電極を形成する工程と、このサイドゲート電極
の側壁に所定幅のサイドウォールを形成する工程と、前
記ゲート電極，サイドゲート電極およびサイドウォール
をマスクにして前記半導体基板上に不純物を注入，拡散
させてサイドゲート電極の端まで延びた第２導電形の高
不純物濃度のソース領域およびドレイン領域を形成する
工程とを有する半導体装置の製造方法。 ３、第１導電形の低不純物濃度の半導体基板上にゲート
長部分を除いてこの部分に溝を有する絶縁膜を形成する
工程と、この絶縁膜の溝の内壁にサイドウォールを形成
する工程と、前記絶縁膜およびサイドウォールをマスク
にして半導体基板上に第１導電形の領域を形成する工程
と、前記サイドウォールを除去し、溝内にゲート絶縁膜
を形成する工程と、全面にポリシリコンを形成した後に
平坦化エッチングを行つて溝内のみにポリシリコンを残
す工程と、この残つたポリシリコン上にリフラクトリー
金属を形成してゲート電極とする工程と、このゲート電
極をマスクにして前記半導体基板上に不純物を注入して
第２導電形の高不純物濃度のソース領域およびドレイン
領域を形成する工程とを有する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21130984A JPS6190465A (ja) | 1984-10-11 | 1984-10-11 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21130984A JPS6190465A (ja) | 1984-10-11 | 1984-10-11 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6190465A true JPS6190465A (ja) | 1986-05-08 |
Family
ID=16603804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21130984A Pending JPS6190465A (ja) | 1984-10-11 | 1984-10-11 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6190465A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0491478A (ja) * | 1990-08-01 | 1992-03-24 | Toshiba Corp | Ｍｏｓ型半導体装置 |
| JPH05129326A (ja) * | 1991-10-31 | 1993-05-25 | Sharp Corp | 半導体装置の製造方法 |
| EP0856892A2 (en) * | 1997-01-30 | 1998-08-05 | Oki Electric Industry Co., Ltd. | MOSFET and manufacturing method thereof |
| EP1054450A3 (en) * | 1999-05-18 | 2001-02-07 | Hiroshima University | MOSFET semiconductor device with highly doped barrier region |
| US8061569B2 (en) | 2006-01-13 | 2011-11-22 | Taya Company Limited | Clip and hanger with the same |
-
1984
- 1984-10-11 JP JP21130984A patent/JPS6190465A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0491478A (ja) * | 1990-08-01 | 1992-03-24 | Toshiba Corp | Ｍｏｓ型半導体装置 |
| JPH05129326A (ja) * | 1991-10-31 | 1993-05-25 | Sharp Corp | 半導体装置の製造方法 |
| EP0856892A2 (en) * | 1997-01-30 | 1998-08-05 | Oki Electric Industry Co., Ltd. | MOSFET and manufacturing method thereof |
| EP0856892A3 (en) * | 1997-01-30 | 1999-07-14 | Oki Electric Industry Co., Ltd. | MOSFET and manufacturing method thereof |
| EP1054450A3 (en) * | 1999-05-18 | 2001-02-07 | Hiroshima University | MOSFET semiconductor device with highly doped barrier region |
| US8061569B2 (en) | 2006-01-13 | 2011-11-22 | Taya Company Limited | Clip and hanger with the same |
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