JPS6223171A - トランジスタ製造方法 - Google Patents
トランジスタ製造方法Info
- Publication number
- JPS6223171A JPS6223171A JP61065571A JP6557186A JPS6223171A JP S6223171 A JPS6223171 A JP S6223171A JP 61065571 A JP61065571 A JP 61065571A JP 6557186 A JP6557186 A JP 6557186A JP S6223171 A JPS6223171 A JP S6223171A
- Authority
- JP
- Japan
- Prior art keywords
- region
- groove
- electrical contact
- layer
- base layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 18
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 48
- 238000000034 method Methods 0.000 claims description 40
- 229910052751 metal Inorganic materials 0.000 claims description 26
- 239000002184 metal Substances 0.000 claims description 26
- 239000000377 silicon dioxide Substances 0.000 claims description 24
- 235000012239 silicon dioxide Nutrition 0.000 claims description 24
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 21
- 238000005530 etching Methods 0.000 claims description 16
- 229910052710 silicon Inorganic materials 0.000 claims description 12
- 239000010703 silicon Substances 0.000 claims description 12
- 239000004065 semiconductor Substances 0.000 claims description 10
- 239000004020 conductor Substances 0.000 claims description 7
- KWYUFKZDYYNOTN-UHFFFAOYSA-M Potassium hydroxide Chemical compound [OH-].[K+] KWYUFKZDYYNOTN-UHFFFAOYSA-M 0.000 claims description 6
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 5
- 239000000463 material Substances 0.000 claims description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 5
- 229910052782 aluminium Inorganic materials 0.000 claims description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 3
- 229910021332 silicide Inorganic materials 0.000 claims description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 98
- 210000000746 body region Anatomy 0.000 description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 238000005468 ion implantation Methods 0.000 description 9
- 150000002500 ions Chemical class 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 6
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 5
- 239000012535 impurity Substances 0.000 description 5
- 239000001301 oxygen Substances 0.000 description 5
- 229910052760 oxygen Inorganic materials 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 5
- 108091006146 Channels Proteins 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- QTBSBXVTEAMEQO-UHFFFAOYSA-N Acetic acid Chemical compound CC(O)=O QTBSBXVTEAMEQO-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- -1 boron ions Chemical class 0.000 description 3
- 239000003795 chemical substances by application Substances 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 239000012298 atmosphere Substances 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 239000012299 nitrogen atmosphere Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 230000005855 radiation Effects 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 206010011224 Cough Diseases 0.000 description 1
- 241001663154 Electron Species 0.000 description 1
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 1
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 1
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 description 1
- 238000001771 vacuum deposition Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 230000002747 voluntary effect Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は半導体基層に形成された領域への電気接点を形
成する方法に関する。
成する方法に関する。
〈従来の技術〉
半導体基層内の不純物濃度の異なる領域に金属を結合さ
せることは公知である。ここで金属とは、多結晶シリコ
ンのような導電性材料を含むものとする。
せることは公知である。ここで金属とは、多結晶シリコ
ンのような導電性材料を含むものとする。
第１ａ図は、従来技術による構造からなる二重拡散ＭＯ
３（ＤＭＯ３） トランジスタの断面図である。ＤＭＯ
Ｓトランジスタは、順に加えられる不純物の拡散が共通
の縁部、または境界に於いて相違することをを利用して
チャネル長が郭定される。
３（ＤＭＯ３） トランジスタの断面図である。ＤＭＯ
Ｓトランジスタは、順に加えられる不純物の拡散が共通
の縁部、または境界に於いて相違することをを利用して
チャネル長が郭定される。
第１ａ図のトランジスタ１０はＮ型基層１４内に拡散さ
れたＮ ドレイン１２ｄを有する。Ｎ型またはＢ型基層
１４にはＰ領域１６が含まれる。
れたＮ ドレイン１２ｄを有する。Ｎ型またはＢ型基層
１４にはＰ領域１６が含まれる。
Ｐ領域１６内にはＮ＋ソース１２ｓが設けられている。
Ｐ領域１６の部分の上にはゲート絶縁層１８が配置され
、かつゲート絶縁層１８の上には多結晶シリコンゲート
１２ｑが配置される。周知のように、トランジスタ１０
の閾値電圧以上の電圧がゲート１２ｑに印加されると、
ソース１２ｓとドレイン１２ｄとの間を電流が流れる。
、かつゲート絶縁層１８の上には多結晶シリコンゲート
１２ｑが配置される。周知のように、トランジスタ１０
の閾値電圧以上の電圧がゲート１２ｑに印加されると、
ソース１２ｓとドレイン１２ｄとの間を電流が流れる。
第１ａ図には金属接点２２及び２４が示されている。金
属接点２４はソース領域１２Ｓ及びＰ領域１６と電気的
に接続し、かつ金属接点２２はドレイン１２ｄと電気的
に接続している。更に、第３の金属接点（図示せず）が
多結晶シリコンゲート１２ｇと電気的に接続している。
属接点２４はソース領域１２Ｓ及びＰ領域１６と電気的
に接続し、かつ金属接点２２はドレイン１２ｄと電気的
に接続している。更に、第３の金属接点（図示せず）が
多結晶シリコンゲート１２ｇと電気的に接続している。
第１ａ図示のトランジスタの従来技術による変形例を第
１ｂ図に示す。第１ｂ図に示すトランジスタ５０に於て
は、ドレインとして作用するＮ＋基［５２が、それより
も不純物ｍ度が低いＮ＠滅５４の下に配置されている。
１ｂ図に示す。第１ｂ図に示すトランジスタ５０に於て
は、ドレインとして作用するＮ＋基［５２が、それより
も不純物ｍ度が低いＮ＠滅５４の下に配置されている。
Ｎ領域５４内にはＰ１領域５６があり、かつＰ＋領域５
６内には一対のＮ＋領域５８．６０が設けられている。
６内には一対のＮ＋領域５８．６０が設けられている。
Ｎ＋領域５８．６０は、第１ｂ図に於ては２個の領域と
して図示されているが、従来技術によれば、基層の表面
に於いて連続する単一の領域として形成されたトランジ
スタもある。Ｎ 領域５８．６０はトランジスタ５０の
ソースを形成する。
して図示されているが、従来技術によれば、基層の表面
に於いて連続する単一の領域として形成されたトランジ
スタもある。Ｎ 領域５８．６０はトランジスタ５０の
ソースを形成する。
耐領域５６から延長するＰ領域５７の上に絶縁層６２及
び６４が設けられている。絶縁層６２．６４の上には多
結晶シリコンゲート６６．６８がある。ゲート６６．６
８は別個のものとして図示されているが、従来技術によ
れば、基層の表面に於て連続する単一の領域とすること
もできる。同様に、絶縁層６２．６４を連続する単一の
層として形成することができる。多結晶シリコンゲート
６６．６８の電圧がトランジスタ５０の閾値電圧以上に
なると、ドレイン領域５２とソース領域５８．６０との
間を電流が流れる。
び６４が設けられている。絶縁層６２．６４の上には多
結晶シリコンゲート６６．６８がある。ゲート６６．６
８は別個のものとして図示されているが、従来技術によ
れば、基層の表面に於て連続する単一の領域とすること
もできる。同様に、絶縁層６２．６４を連続する単一の
層として形成することができる。多結晶シリコンゲート
６６．６８の電圧がトランジスタ５０の閾値電圧以上に
なると、ドレイン領域５２とソース領域５８．６０との
間を電流が流れる。
第１ｂ図に示すように、トランジスタ５０からソース電
流を伝導する金属接点７０が設けられている。別の金属
接点（図示せず）が、ゲート領域６６．６８と電気的に
接続している。このトランジスタは一般に垂直型ＤＭｏ
Ｓトランジスタと呼ばれる。
流を伝導する金属接点７０が設けられている。別の金属
接点（図示せず）が、ゲート領域６６．６８と電気的に
接続している。このトランジスタは一般に垂直型ＤＭｏ
Ｓトランジスタと呼ばれる。
周知のように、第１ａ図のトランジスタ１０及び第１ｂ
図のトランジスタ５０のようなデバイスを組立る場合に
は、できる限り表面を小ざくするのが望ましい。これは
処理されたシリコンが高価であり、かつ同一の機能を持
つデバイスを小さくすればする程その価格を安くするこ
とができるからである。
図のトランジスタ５０のようなデバイスを組立る場合に
は、できる限り表面を小ざくするのが望ましい。これは
処理されたシリコンが高価であり、かつ同一の機能を持
つデバイスを小さくすればする程その価格を安くするこ
とができるからである。
第１ｂ図示の金属接点７０のような電気接点は比較的大
きな表面領域を占有する。一般的な電気接点の領域の寸
法を第１Ｃ図に示す。同図に示すように、例えば金属接
点７０のような一般的な電気接点は本体接点、即ちＰ
領域５６ａへの接点のために６μの幅を有し、かつ更に
その両側にソース領域５８．６０と充分に接触し得るよ
うに３μの幅を有する。接点の寸法をこのようにすれば
、位置合せの誤り、側方への拡散及び例えば不十分なエ
ツチング、過剰のエツチング及びマスクの変形のように
デバイスの全体寸法を計算する際に考慮される様々な影
響を考慮しても、低抵抗性オーム接点が得られる。
きな表面領域を占有する。一般的な電気接点の領域の寸
法を第１Ｃ図に示す。同図に示すように、例えば金属接
点７０のような一般的な電気接点は本体接点、即ちＰ
領域５６ａへの接点のために６μの幅を有し、かつ更に
その両側にソース領域５８．６０と充分に接触し得るよ
うに３μの幅を有する。接点の寸法をこのようにすれば
、位置合せの誤り、側方への拡散及び例えば不十分なエ
ツチング、過剰のエツチング及びマスクの変形のように
デバイスの全体寸法を計算する際に考慮される様々な影
響を考慮しても、低抵抗性オーム接点が得られる。
従って、一般的なりＭＯＳデバイスのセルの寸法は２０
μ乃至４０μの範囲内である。電気接点の寸法を減少さ
せることができれば、ＤＭＯＳデバイスの寸法を減少さ
せることができるので、ＤＭＯＳデバイスの価格を減少
させることができる。
μ乃至４０μの範囲内である。電気接点の寸法を減少さ
せることができれば、ＤＭＯＳデバイスの寸法を減少さ
せることができるので、ＤＭＯＳデバイスの価格を減少
させることができる。
〈問題点を解決するための手段〉
本発明によれば、トランジスタの電気接点を組立る方法
は、Ｎ型エピタキシャル層が形成されているＮ型基層を
有するウェハを提供する過程と該ウェハに二酸化シリコ
ン層を被着する過程とからなる。
は、Ｎ型エピタキシャル層が形成されているＮ型基層を
有するウェハを提供する過程と該ウェハに二酸化シリコ
ン層を被着する過程とからなる。
次に、従来技術を用いて二酸化シリコン層をエツチング
し、トランジスタの活性領域を形成する窓領域を残す。
し、トランジスタの活性領域を形成する窓領域を残す。
その後に、前記窓領域にゲート絶縁層及び多結晶シリコ
ンゲート領域を形成し、このウェハに、第１のイオン注
入過程によって複数のＰウェルを形成し、かつ第２のイ
オン注入過程によって該Ｐウェル内に複数のＮ領域（ト
ランジスタソース）を形成する。更に、このウェハに異
方性エツチングを行なって、エピタキシャル層に複数の
７字形状の溝を形成する。別の実施例に於ては溝の底部
を平坦にする。これらの溝はＰウェル及びＮ領域を貫通
する。
ンゲート領域を形成し、このウェハに、第１のイオン注
入過程によって複数のＰウェルを形成し、かつ第２のイ
オン注入過程によって該Ｐウェル内に複数のＮ領域（ト
ランジスタソース）を形成する。更に、このウェハに異
方性エツチングを行なって、エピタキシャル層に複数の
７字形状の溝を形成する。別の実施例に於ては溝の底部
を平坦にする。これらの溝はＰウェル及びＮ領域を貫通
する。
次に、このウェハにＰ型イオンを用いて第３のイオン注
入処理を行うことにより、Ｐウェル即ちトランジスタ本
体領域が溝の底部まで形成される。
入処理を行うことにより、Ｐウェル即ちトランジスタ本
体領域が溝の底部まで形成される。
しかし、この第３のイオン注入処理は、Ｎ型ソースをカ
ウンタドープするのには充分ではない。次に、アルミニ
ウムまたはその合金の金属層を用いてソース及び本体領
域のオーム接点を形成する。。
ウンタドープするのには充分ではない。次に、アルミニ
ウムまたはその合金の金属層を用いてソース及び本体領
域のオーム接点を形成する。。
このようにして、表面積がより小さい電気接点を有する
トランジスタが提供される。
トランジスタが提供される。
以下に添付図面を参照しつつ、実施例に基づいて本発明
の詳細な説明する。
の詳細な説明する。
〈実施例〉
本発明の実施例によれば、垂直型ＤＭＯＳトランジスタ
を形成するための方法は、最初に約０゜００５乃至０．
１Ωｃｍ （実施例に於ては０．０７Ωｃｍ）の範囲内
にあるＮ型比抵抗を有するウェハを使用する。他の実施
例に於ては、他の不純物濃度を有するＮ型またはＰ型材
料を使用することができる。次に、比抵抗が約０．５乃
至３０Ωｃｍ（実施例に於ては２．４ΩＣｔ）でありか
つ厚さが約６乃至６０μ（実施例に於ては１３．５μ）
のＮ型エピタキシャル層を、例えばエピタキシャル成長
法により基層の上に設ける。
を形成するための方法は、最初に約０゜００５乃至０．
１Ωｃｍ （実施例に於ては０．０７Ωｃｍ）の範囲内
にあるＮ型比抵抗を有するウェハを使用する。他の実施
例に於ては、他の不純物濃度を有するＮ型またはＰ型材
料を使用することができる。次に、比抵抗が約０．５乃
至３０Ωｃｍ（実施例に於ては２．４ΩＣｔ）でありか
つ厚さが約６乃至６０μ（実施例に於ては１３．５μ）
のＮ型エピタキシャル層を、例えばエピタキシャル成長
法により基層の上に設ける。
第２ａ図には、その上にＮ型エピタキシャル層１０２を
成長させたＮ型基層１００が示されている。一般にＮ型
基層１００及びエピタキシャル層１０２の結晶配向は［
１００１である。
成長させたＮ型基層１００が示されている。一般にＮ型
基層１００及びエピタキシャル層１０２の結晶配向は［
１００１である。
次に、絶縁層１０４をＮ型エピタキシャル層１０２上に
形成する。本発明の１実施例に於ては、絶縁層１０４は
厚ざ３０００乃至８０００人の二酸化シリコン層であっ
て、例えば前記ウェハを酸素雰囲気の中で約３乃至６時
間、約１０５０乃至１２００℃の温度に加熱することに
よってＮ型エピタキシャル層１０２の上に熱成長させる
。別の方法によれば、絶縁層１０４は９００乃至１１０
０℃の水蒸気の中に０．５乃至２時間置くことによって
成長させることができる。本発明の別の実施例に於ては
、絶縁層’１０４は窒化シリコン、または二酸化シリコ
ンと窒化シリコンとの組合せからなる。
形成する。本発明の１実施例に於ては、絶縁層１０４は
厚ざ３０００乃至８０００人の二酸化シリコン層であっ
て、例えば前記ウェハを酸素雰囲気の中で約３乃至６時
間、約１０５０乃至１２００℃の温度に加熱することに
よってＮ型エピタキシャル層１０２の上に熱成長させる
。別の方法によれば、絶縁層１０４は９００乃至１１０
０℃の水蒸気の中に０．５乃至２時間置くことによって
成長させることができる。本発明の別の実施例に於ては
、絶縁層’１０４は窒化シリコン、または二酸化シリコ
ンと窒化シリコンとの組合せからなる。
次に、絶縁層１０４を従来のフォトリソグラフィ技術を
用いてマスクし、トランジスタとなるべき活性領域を露
出させる。二酸化シリコンからなる絶縁層１０４の露出
部分を、例えば緩衡フッ化水素（ＨＦ）を用いて除去し
、窓領域１０８を形成する。その後に、第２ｂ図に示す
ようにゲート絶縁層１１０をウェハの上に形成し、かつ
多結晶シリコン層１１２をゲート絶縁層１１０の上に被
着させる。
用いてマスクし、トランジスタとなるべき活性領域を露
出させる。二酸化シリコンからなる絶縁層１０４の露出
部分を、例えば緩衡フッ化水素（ＨＦ）を用いて除去し
、窓領域１０８を形成する。その後に、第２ｂ図に示す
ようにゲート絶縁層１１０をウェハの上に形成し、かつ
多結晶シリコン層１１２をゲート絶縁層１１０の上に被
着させる。
本発明の実施例に於ては、ゲート絶縁層１１０は約５０
０乃至１０００人の範囲内の厚さを有する二酸化シリコ
ンからなり、かつ例えばウェハを酸素または水蒸気の雰
囲気内で約９００乃至１１００℃に約０．５乃至２時間
加熱することによって形成される。本発明の別の実施例
に於ては、ゲート絶縁層１１０は二酸化シリコンと窒化
シリコンとの組合せを成長させまたは被着させることに
よって形成される。多結晶シリコン層１１２は一般に４
０００乃至６０００人の厚さを有し、例えば減圧気相成
長技術によって形成される。
０乃至１０００人の範囲内の厚さを有する二酸化シリコ
ンからなり、かつ例えばウェハを酸素または水蒸気の雰
囲気内で約９００乃至１１００℃に約０．５乃至２時間
加熱することによって形成される。本発明の別の実施例
に於ては、ゲート絶縁層１１０は二酸化シリコンと窒化
シリコンとの組合せを成長させまたは被着させることに
よって形成される。多結晶シリコン層１１２は一般に４
０００乃至６０００人の厚さを有し、例えば減圧気相成
長技術によって形成される。
多結晶シリコン層１１２は、一般にリンを不純物として
加えて比抵抗を約３０乃至５０Ωｃｍとし、更に従来の
フォトリスグラフィ技術を用いてマスクしてトランジス
タゲート構造を郭定する。次に、多結晶シリコン層１１
２の露出部分を、例えばふく１行余白） っ化炭素（ＣＦ４）をプロセスガスとして使用するプラ
ズマエツチング法によってエツチングする。
加えて比抵抗を約３０乃至５０Ωｃｍとし、更に従来の
フォトリスグラフィ技術を用いてマスクしてトランジス
タゲート構造を郭定する。次に、多結晶シリコン層１１
２の露出部分を、例えばふく１行余白） っ化炭素（ＣＦ４）をプロセスガスとして使用するプラ
ズマエツチング法によってエツチングする。
多結晶シリコン層１１２の残存部分は、ゲート絶縁層１
１０がエツチングされている間のエツチングに対する保
護膜として利用される。
１０がエツチングされている間のエツチングに対する保
護膜として利用される。
第２ｄ図に於て、例えばウェハを酸素の中で約０．５〜
２時間、約１０００〜１１００℃に加熱することによっ
て、咳ウェハの上に二酸化シリコン層１２０が形成され
る。ここで重要なことは、ゲートを構成する多結晶シリ
コン層１１２の上に形成される二酸化シリコン層１２０
の部分が、多結晶シリコン層１１２の不純物濃度が高い
ことによって、約１０００〜３０００人の厚さ、即ちＮ
型エピタキシャル層１０２の上に形成される二酸化シリ
コンＩ！１１２０の部分の約２倍の厚さを有することで
ある。
２時間、約１０００〜１１００℃に加熱することによっ
て、咳ウェハの上に二酸化シリコン層１２０が形成され
る。ここで重要なことは、ゲートを構成する多結晶シリ
コン層１１２の上に形成される二酸化シリコン層１２０
の部分が、多結晶シリコン層１１２の不純物濃度が高い
ことによって、約１０００〜３０００人の厚さ、即ちＮ
型エピタキシャル層１０２の上に形成される二酸化シリ
コンＩ！１１２０の部分の約２倍の厚さを有することで
ある。
第２ｄ図に於ては、例えば硼素イオンを用いてイオン流
が約１０〜２Ｘ１０１４イオン／７、イオンエネルギが
約４０〜１２０ｋｅＶのＰ型イオン注入処理をウェハに
行なうことによって、Ｎ型エピタキシャル層１０２にＰ
領域１１４を形成する。次に、このウェハに酸素または
窒素雰囲気の中で約４〜１２時間、約１１００〜１２０
０℃の温度で拡散処理を行なうことによって、図示する
よう硼素を拡散させる。この拡散処理の際に、二酸化シ
リコン層１２０の厚さが増加する。
が約１０〜２Ｘ１０１４イオン／７、イオンエネルギが
約４０〜１２０ｋｅＶのＰ型イオン注入処理をウェハに
行なうことによって、Ｎ型エピタキシャル層１０２にＰ
領域１１４を形成する。次に、このウェハに酸素または
窒素雰囲気の中で約４〜１２時間、約１１００〜１２０
０℃の温度で拡散処理を行なうことによって、図示する
よう硼素を拡散させる。この拡散処理の際に、二酸化シ
リコン層１２０の厚さが増加する。
次にこのウェハに、約５０〜’ｌ５０ｋｅＶの注入エネ
ルギで約５Ｘ１０１４〜５Ｘ１０１５イオン／ｃｒＡの
流量のＮ型砒素イオンまたは燐イオンの注入を行なう。
ルギで約５Ｘ１０１４〜５Ｘ１０１５イオン／ｃｒＡの
流量のＮ型砒素イオンまたは燐イオンの注入を行なう。
更に、このウェハに、酸素または窒素雰囲気内で約０．
５〜３時間、約１０００〜１１５０℃の温度で拡散処理
を行なうことによって、図示するように砒素または燐を
拡散させる。これによってＮ＋ソース領域１１６を形成
する。この拡散処理の際に、二酸化シリコン層１２０の
厚さも増加する。
５〜３時間、約１０００〜１１５０℃の温度で拡散処理
を行なうことによって、図示するように砒素または燐を
拡散させる。これによってＮ＋ソース領域１１６を形成
する。この拡散処理の際に、二酸化シリコン層１２０の
厚さも増加する。
第２ｅ図に於ては、ウェハにふつ化水素（ＨＦ）をエツ
チングガスとするエツチングを行なうことにより、Ｎ型
エピタキシャル層１０２の上に形成された二酸化シリコ
ン層１２０の部分を除去する。
チングガスとするエツチングを行なうことにより、Ｎ型
エピタキシャル層１０２の上に形成された二酸化シリコ
ン層１２０の部分を除去する。
ゲート１１２の上に形成された二酸化シリコン層１２０
の部分は、Ｎ型エピタキシャルｆ１１０２の上に形成さ
れた二酸化シリコン層１２０の部分の約２倍の厚さを有
するので、このエツチングはマスクを使用することなく
行なうことができ、かつＮ型エピタキシャル層１０２の
上の二酸化シリコン層１２０の部分は、多結晶シリコン
からなるゲート１１２の上の二酸化シリコン層１２０の
部分を除去することなく除去することができる。
の部分は、Ｎ型エピタキシャルｆ１１０２の上に形成さ
れた二酸化シリコン層１２０の部分の約２倍の厚さを有
するので、このエツチングはマスクを使用することなく
行なうことができ、かつＮ型エピタキシャル層１０２の
上の二酸化シリコン層１２０の部分は、多結晶シリコン
からなるゲート１１２の上の二酸化シリコン層１２０の
部分を除去することなく除去することができる。
第２ｆ図に於ては、酸化物からなる絶縁層１０４、また
はゲート１１２によって被覆されていない活性領域の部
分が異方性エツチング剤を用いてエツチングされる。周
知のように、シリコンに異方性エツチングを行なうエツ
チング剤としては、例えば水酸化カリウム（ＫＯＨ）の
ように多数のものがある。水酸化カリウムはシリコンを
非優先軸よりも優先軸に沿って非常に高速度でエツチン
グするので、Ｎ型エピタキシャル層１０２に溝１１８が
形成される。溝１１８の深さは、一般に絶縁層１０４及
び二酸化シリコン層１２０の開口部の幅によって１〜１
０μである。
はゲート１１２によって被覆されていない活性領域の部
分が異方性エツチング剤を用いてエツチングされる。周
知のように、シリコンに異方性エツチングを行なうエツ
チング剤としては、例えば水酸化カリウム（ＫＯＨ）の
ように多数のものがある。水酸化カリウムはシリコンを
非優先軸よりも優先軸に沿って非常に高速度でエツチン
グするので、Ｎ型エピタキシャル層１０２に溝１１８が
形成される。溝１１８の深さは、一般に絶縁層１０４及
び二酸化シリコン層１２０の開口部の幅によって１〜１
０μである。
次に、第２ｇ図に示すように、Ｐ領域、即ち本体領域１
１４を溝１１８の底部周辺まで延長させるために、ウェ
ハに硼素イオンを使用する別のＰ型イオン注入処理を行
なう。このウェハは、約５０乃至１５０のにＥＶのイオ
ンエネルギーを有する流量約５×１０１２乃至５Ｘ１０
１４イオン／ｃｉのイオン流を受ける。ここで重要なこ
とは、この流量ではＮ ソース領域１１６をカウンター
ドープするには不十分なことである。
１４を溝１１８の底部周辺まで延長させるために、ウェ
ハに硼素イオンを使用する別のＰ型イオン注入処理を行
なう。このウェハは、約５０乃至１５０のにＥＶのイオ
ンエネルギーを有する流量約５×１０１２乃至５Ｘ１０
１４イオン／ｃｉのイオン流を受ける。ここで重要なこ
とは、この流量ではＮ ソース領域１１６をカウンター
ドープするには不十分なことである。
第２ｈ図に関して、例えばアルミニウムまたはその合金
からなる金属層１２２をウェハの上に被着し、電気接点
として使用する。本発明の実施例に於ては、金属層１２
２は約１乃至３ミクロンの厚さを有し、公知の真空蒸着
法を用いて被着される。次に、例えばフォトレジストを
パターニングしかつ酢酸、硝酸及び燐酸の溶液によって
金属層１２２の露出部分をエツチングする従来の技術を
用いて、金属層１２２にパターンを形成する。金属層１
２２の残存部分がＮ ソース領域１１６及び１１４への
オーム接点を形成することにより、他の構成要素または
外部リード線及びゲート１１２と接続させることができ
る。
からなる金属層１２２をウェハの上に被着し、電気接点
として使用する。本発明の実施例に於ては、金属層１２
２は約１乃至３ミクロンの厚さを有し、公知の真空蒸着
法を用いて被着される。次に、例えばフォトレジストを
パターニングしかつ酢酸、硝酸及び燐酸の溶液によって
金属層１２２の露出部分をエツチングする従来の技術を
用いて、金属層１２２にパターンを形成する。金属層１
２２の残存部分がＮ ソース領域１１６及び１１４への
オーム接点を形成することにより、他の構成要素または
外部リード線及びゲート１１２と接続させることができ
る。
第２ｈ図はＤＭＯＳトランジスタの構造を示す。
ゲート１１２の電圧が前記トランジスタの閾値電圧より
も大きくなると、電流が金属層１２２からＮ＋ソース領
域１１６、チャネル領域１２３、Ｎ型エピタキシャル層
１０２、Ｎ型基層１００を通過してＮ型基層１００の底
部におるドレイン接点（図示せず）へ流れる。
も大きくなると、電流が金属層１２２からＮ＋ソース領
域１１６、チャネル領域１２３、Ｎ型エピタキシャル層
１０２、Ｎ型基層１００を通過してＮ型基層１００の底
部におるドレイン接点（図示せず）へ流れる。
第２ｈ図のトランジスタは２個の独立したゲート構造と
４つのチャネルを有するように図示されているが、ゲー
ト１１２は第２ｈ図の断面の外側に於てまたは金属層１
２２によって一体的に連結されている。Ｐ領域１１４及
びＮ＋ソース領域１１６が同様に連結されている。
４つのチャネルを有するように図示されているが、ゲー
ト１１２は第２ｈ図の断面の外側に於てまたは金属層１
２２によって一体的に連結されている。Ｐ領域１１４及
びＮ＋ソース領域１１６が同様に連結されている。
本発明の別の実施例に於ては、第２ｂ図のゲート構造を
形成した後にウェハにＰ型イオン注入法を行なってＰ領
域１１４を形成する代りに、第３ａ図に示すように、ウ
ェハにＮ型イオン注入法を（１行余白） 行なってＮ＋ソース領域」１６を形成する。次に、例え
ば水酸化カリウム（ＫＯＨ＞溶液を用いてウェハに異方
性エツチングを行ない、溝１１８を形成する。更に、こ
のウェハにＰ型イオン注入法を行なって、第３Ｃ図に示
すようにＰ型本体領域１１４を形成する。上述したよう
に、この処理に於ける注入量はにソース領域１１６をカ
ウンタードープするには不十分である。次に、多結晶シ
リコン層１１２の上に二酸化シリコン層１２０を成長さ
せ、かつ第２ｈ図に示すようにパターンを形成すると共
に、前述の実施例と同様にウェハの上に金属層１２２を
被着する。
形成した後にウェハにＰ型イオン注入法を行なってＰ領
域１１４を形成する代りに、第３ａ図に示すように、ウ
ェハにＮ型イオン注入法を（１行余白） 行なってＮ＋ソース領域」１６を形成する。次に、例え
ば水酸化カリウム（ＫＯＨ＞溶液を用いてウェハに異方
性エツチングを行ない、溝１１８を形成する。更に、こ
のウェハにＰ型イオン注入法を行なって、第３Ｃ図に示
すようにＰ型本体領域１１４を形成する。上述したよう
に、この処理に於ける注入量はにソース領域１１６をカ
ウンタードープするには不十分である。次に、多結晶シ
リコン層１１２の上に二酸化シリコン層１２０を成長さ
せ、かつ第２ｈ図に示すようにパターンを形成すると共
に、前述の実施例と同様にウェハの上に金属層１２２を
被着する。
本発明の更に別の実施例に於ては、異方性エツチング剤
を用いてＮ型エピタキシャル層１０２に完全なＶ溝をエ
ツチングする代りに、第４ａ図に示すように平坦な底部
を有する■溝をＮ型エピタキシャル層１０２にエツチン
グする。このような平坦な底部を有するＶ溝は、完全な
Ｖ溝が形成される前にウェハを異方性エツチング剤から
取除くことによって形成される。平坦な底部を有する溝
は溝の底部に存在する電場を最小とするために適してお
り、それによって本体領域１１４とＮ型エピタキシャル
層１０２との間の低破壊電圧を防止することができ、か
つ良好なオーム接点を得るために、ソース接点としての
金属層１２２をＶ溝内に均一に被着させることができる
。
を用いてＮ型エピタキシャル層１０２に完全なＶ溝をエ
ツチングする代りに、第４ａ図に示すように平坦な底部
を有する■溝をＮ型エピタキシャル層１０２にエツチン
グする。このような平坦な底部を有するＶ溝は、完全な
Ｖ溝が形成される前にウェハを異方性エツチング剤から
取除くことによって形成される。平坦な底部を有する溝
は溝の底部に存在する電場を最小とするために適してお
り、それによって本体領域１１４とＮ型エピタキシャル
層１０２との間の低破壊電圧を防止することができ、か
つ良好なオーム接点を得るために、ソース接点としての
金属層１２２をＶ溝内に均一に被着させることができる
。
等方性ウェットエツチング技術またはプラズマエツチン
グ技術を用いることによっても、第４ａ図に示す形状と
概ね類似の形状を有する領域をエツチングすることがで
きる。第４ａ図示のデバイスの作用は第２ｈ図示のデバ
イスの作用と同一である。
グ技術を用いることによっても、第４ａ図に示す形状と
概ね類似の形状を有する領域をエツチングすることがで
きる。第４ａ図示のデバイスの作用は第２ｈ図示のデバ
イスの作用と同一である。
第４ｂ図及び第４Ｃ図には、本発明の別の実施例による
トランジスタが示されている。
トランジスタが示されている。
第４ｂ図のトランジスタに於ては、第２ａ図乃至第２ｈ
図及び第４ａ図の実施例のように２個のソース＠域１１
６と２個のゲート領域１１２を使用する代りに、単一の
ソース領域１１６′と単一のゲート領域１１２′ とが
平坦な底部を有するＶ溝に接続させて該溝の一側部に配
置されている。
図及び第４ａ図の実施例のように２個のソース＠域１１
６と２個のゲート領域１１２を使用する代りに、単一の
ソース領域１１６′と単一のゲート領域１１２′ とが
平坦な底部を有するＶ溝に接続させて該溝の一側部に配
置されている。
同様に、第４Ｃ図のトランジスタは■溝に接続された単
一のゲート領域１１２′と単一のソース領域１１６′と
を有する。また、第４Ｃ図に示すように、基層１００に
形成されたドレイン領域１３０によって横型ＤＭｏＳト
ランジスタが形成される。このような構造は、エピタキ
シャル層に形成することもできる。
一のゲート領域１１２′と単一のソース領域１１６′と
を有する。また、第４Ｃ図に示すように、基層１００に
形成されたドレイン領域１３０によって横型ＤＭｏＳト
ランジスタが形成される。このような構造は、エピタキ
シャル層に形成することもできる。
第２ｈ図、第４ａ図乃至第４Ｃ図には、トランジスタの
上に接点の幅が記載されている。一般的なセルの寸法を
幅３５ミクロンとし、従来技術による第１Ｃ図示の接点
のように幅１２ミクロンの接点を有するとすれば、本発
明によれば、第４ａ図及び第４ｂ図に示すように接点の
幅が８ミクロンの場合には、正方形セルのトランジスタ
領域を最初の寸法に対して（３１／３５）２即ち７８゜
４％（９６１平方ミクロン対１２２５平方ミクロン）ま
で減少する。これによって面積を小さくしかつ同一のソ
ースを有するデバイスを形成するためのダイを小さくす
ることができる。
上に接点の幅が記載されている。一般的なセルの寸法を
幅３５ミクロンとし、従来技術による第１Ｃ図示の接点
のように幅１２ミクロンの接点を有するとすれば、本発
明によれば、第４ａ図及び第４ｂ図に示すように接点の
幅が８ミクロンの場合には、正方形セルのトランジスタ
領域を最初の寸法に対して（３１／３５）２即ち７８゜
４％（９６１平方ミクロン対１２２５平方ミクロン）ま
で減少する。これによって面積を小さくしかつ同一のソ
ースを有するデバイスを形成するためのダイを小さくす
ることができる。
同様に、第２ｈ図及び第４Ｃ図に示す接点の場合には、
トランジスタの面積をもとの大きさの（２９／３５）２
即ち６６．１％（８４１平方ミクロン対１２２５平方ミ
クロン）まで減少する。
トランジスタの面積をもとの大きさの（２９／３５）２
即ち６６．１％（８４１平方ミクロン対１２２５平方ミ
クロン）まで減少する。
周知の様に、例えば第１ｂ図に示す従来のＤＭＯＳトラ
ンジスタの場合に、急激に変化するドレイン電圧によっ
てソース６０の下のトランジスタの本体領域５７に第１
ｂ図に示すような横方向の電流の流れが生じる。この動
作は本体−ドレイン接合容岨を充電するのに必要な変位
電流によって起こる。この電流Ｉにソースの下の本体領
域の抵抗Ｒ＠掛けて０．６ボルト（ｖ＝ＩＸＲ）を超え
る場合には、ソース領域１１６と本体領域１１４とエピ
タキシャル層１０２とによって形成される奇生バイポー
ラトランジスタにバイアスがかかり、ＤＭＯＳトランジ
スタの破壊特性が大きく変化する。本発明によれば、ソ
ースの下の本体領域の横方向の寸法が減少するので、本
発明によるＤＭＯＳトランジスタは急激に変動するドレ
イン電圧に対する感度が低くなっている。本発明の実施
例に於てはソース領域の長さが３乃至５ミクロンで競る
のに対し、第１ｂ図の従来技術によるＤＭＯＳトランジ
スタの場合は６乃至８ミクロンである。
ンジスタの場合に、急激に変化するドレイン電圧によっ
てソース６０の下のトランジスタの本体領域５７に第１
ｂ図に示すような横方向の電流の流れが生じる。この動
作は本体−ドレイン接合容岨を充電するのに必要な変位
電流によって起こる。この電流Ｉにソースの下の本体領
域の抵抗Ｒ＠掛けて０．６ボルト（ｖ＝ＩＸＲ）を超え
る場合には、ソース領域１１６と本体領域１１４とエピ
タキシャル層１０２とによって形成される奇生バイポー
ラトランジスタにバイアスがかかり、ＤＭＯＳトランジ
スタの破壊特性が大きく変化する。本発明によれば、ソ
ースの下の本体領域の横方向の寸法が減少するので、本
発明によるＤＭＯＳトランジスタは急激に変動するドレ
イン電圧に対する感度が低くなっている。本発明の実施
例に於てはソース領域の長さが３乃至５ミクロンで競る
のに対し、第１ｂ図の従来技術によるＤＭＯＳトランジ
スタの場合は６乃至８ミクロンである。
ソースの下の本体領域の抵抗が低くなると、奇生バイポ
ーラトランジスタをターンオンしまたはＤＭｏＳトラン
ジスタに於てシリコン制御整流器（ＳＣＲ）をラッチア
ップさせるのに必要なフラッシュ放射線量が増加する。
ーラトランジスタをターンオンしまたはＤＭｏＳトラン
ジスタに於てシリコン制御整流器（ＳＣＲ）をラッチア
ップさせるのに必要なフラッシュ放射線量が増加する。
第２ｈ図に於てソース領域１１６、本体領域１１４、及
びＮ型エピタキシャル層１０２が奇生ＮＰＮトランジス
タを形成し、本体領域１１４、Ｎ型エピタキシャル層１
０２及び第２の本体領域１１４′が奇生ＰＮＰトランジ
スタを形成する。奇生ＮＰＮトランジスタと奇生ＰＮＰ
トランジスタとが奇生シリコン制御整流器を形成する。
びＮ型エピタキシャル層１０２が奇生ＮＰＮトランジス
タを形成し、本体領域１１４、Ｎ型エピタキシャル層１
０２及び第２の本体領域１１４′が奇生ＰＮＰトランジ
スタを形成する。奇生ＮＰＮトランジスタと奇生ＰＮＰ
トランジスタとが奇生シリコン制御整流器を形成する。
周知のようにプラッシュ放射は複数対の空腔を発生させ
る核現象の結果である。これによってソースの下の本体
領域に電流が流れ、かつ奇生バイポーラトランジスタが
ターンオンされまたはシリコン制御整流器がラッチアッ
プされると共に、急激に変化するドレイン電圧の結果と
して上）ホの問題が発生する。
る核現象の結果である。これによってソースの下の本体
領域に電流が流れ、かつ奇生バイポーラトランジスタが
ターンオンされまたはシリコン制御整流器がラッチアッ
プされると共に、急激に変化するドレイン電圧の結果と
して上）ホの問題が発生する。
以上本発明を特定の実施例に基づいて詳）ホしたが、本
発明の技術的範囲から逸脱することなく様々な変形また
は変更を加えて実施し得ることは当業者にとって明らか
でおる。
発明の技術的範囲から逸脱することなく様々な変形また
は変更を加えて実施し得ることは当業者にとって明らか
でおる。
例えば、Ｖ字溝型の接点はＤＭＯＳトランジスタ以外の
デバイス、例えば従来のＤＭＯＳトランジスタ、ダイオ
ードまたは他の基層に形成されたデバイスに使用するこ
とができる。更に、本発明を利用してＰ型チャネルまた
はＮ型チャネルを用いてトランジスタを形成することが
できる。また、トランジスタのゲートは多結晶シリコン
の他に金属またはケイ化物であっても良い。
デバイス、例えば従来のＤＭＯＳトランジスタ、ダイオ
ードまたは他の基層に形成されたデバイスに使用するこ
とができる。更に、本発明を利用してＰ型チャネルまた
はＮ型チャネルを用いてトランジスタを形成することが
できる。また、トランジスタのゲートは多結晶シリコン
の他に金属またはケイ化物であっても良い。
本発明による方法は、ＤＭＯＳトランジスタの他にＭＯ
Ｓゲートシリコン制御整流器及びＭＯＳゲート絶縁ゲー
トトランジスタの製造に使用することができる。ＭＯＳ
ゲートシリコン制御整流器については、１９８２年モー
タローラ・インコーホレイテッド（Ｈｏｔｏｒｏｌａ、
Ｉｎｃ、 ）発行のエンジニアリングブレティン（Ｅ
ｎｇｉｎｅｅｒｉｎｇＢｕｌｉｅｔｉｎ） ＥＢ１０３
に掲載されたアルシャーニック（八ｔ Ｐｓｈａｅｎｉ
ｃｈ）著のｒＴｈｅ ＭＯＳ ＳＣＲ，ア・ニュー・サ
イリスタ・テクノロジＪ （Ｔｈｅ ＭＯＳ ＳＣＲ
，＾Ｎｅｗ 丁ｈｙｒｉｓｔｏｒ Ｔｅｃｈｎｏｌｏ（
１１／）に詳細に記載されている。絶縁ゲートトランジ
スタについては、１９８４年６月発行のＩＥＥＥ・トラ
ンスアクションズ・オン・エレクトロン・デバイシズ（
ＩＥＥＥ 丁ｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃ
ｔｒｏｎ Ｄｅｖｉｃｅｓ）第ＥＤ−３１巻Ｎｏ、６に
掲載されたビー・ジエー・バリガ等（Ｂ、 Ｊ、 Ｂａ
ｌｉｇａ）著の［デ・インシュレイテッド・ゲート・ト
ランジスタ： ア・ニュー・スリー−ターミナル・Ｍ
ＯＳ−コンドロールド・バイポーラ・パワー・デバイス
Ｊ （Ｔｈｅ Ｉｎ５ｕｆａｔｅｄ Ｇａｔｅ
Ｔｒａｎｓｉｓｔｏｒ： Ａ Ｎｅｗ Ｔｒｅ
ｅ−丁ｅｒｍｉｎａｌＨ０３−Ｃｏｎｔｒｏｌｌｅｄ
Ｂｉｐｏｌａｒ Ｐｏｗｅｒ Ｄｅｖｉｃｅ）に記載さ
れている。このように、本発明は特許請求の範囲に記載
された技術的範囲に於て様々な変形及び変更を加えるこ
とができる。
Ｓゲートシリコン制御整流器及びＭＯＳゲート絶縁ゲー
トトランジスタの製造に使用することができる。ＭＯＳ
ゲートシリコン制御整流器については、１９８２年モー
タローラ・インコーホレイテッド（Ｈｏｔｏｒｏｌａ、
Ｉｎｃ、 ）発行のエンジニアリングブレティン（Ｅ
ｎｇｉｎｅｅｒｉｎｇＢｕｌｉｅｔｉｎ） ＥＢ１０３
に掲載されたアルシャーニック（八ｔ Ｐｓｈａｅｎｉ
ｃｈ）著のｒＴｈｅ ＭＯＳ ＳＣＲ，ア・ニュー・サ
イリスタ・テクノロジＪ （Ｔｈｅ ＭＯＳ ＳＣＲ
，＾Ｎｅｗ 丁ｈｙｒｉｓｔｏｒ Ｔｅｃｈｎｏｌｏ（
１１／）に詳細に記載されている。絶縁ゲートトランジ
スタについては、１９８４年６月発行のＩＥＥＥ・トラ
ンスアクションズ・オン・エレクトロン・デバイシズ（
ＩＥＥＥ 丁ｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃ
ｔｒｏｎ Ｄｅｖｉｃｅｓ）第ＥＤ−３１巻Ｎｏ、６に
掲載されたビー・ジエー・バリガ等（Ｂ、 Ｊ、 Ｂａ
ｌｉｇａ）著の［デ・インシュレイテッド・ゲート・ト
ランジスタ： ア・ニュー・スリー−ターミナル・Ｍ
ＯＳ−コンドロールド・バイポーラ・パワー・デバイス
Ｊ （Ｔｈｅ Ｉｎ５ｕｆａｔｅｄ Ｇａｔｅ
Ｔｒａｎｓｉｓｔｏｒ： Ａ Ｎｅｗ Ｔｒｅ
ｅ−丁ｅｒｍｉｎａｌＨ０３−Ｃｏｎｔｒｏｌｌｅｄ
Ｂｉｐｏｌａｒ Ｐｏｗｅｒ Ｄｅｖｉｃｅ）に記載さ
れている。このように、本発明は特許請求の範囲に記載
された技術的範囲に於て様々な変形及び変更を加えるこ
とができる。
第１ａ図乃至第１Ｃ図は従来技術によるＤＭＯＳトラン
ジスタの断面図である。 第２ａ図乃至第２ｈ図は本発明による方法の第１実施例
の各過程に於けるＤＭｏＳトランジスタの断面図である
。 第３ａ図乃至第３Ｃ図は本発明による方法の第２実施例
の各過程に於けるＤＭＯＳトランジスタの断面図である
。 第４ａ図乃至第４Ｃ図は、本発明による電気接点の他の
実施例の断面図である。 １０・・・トランジスタ １２ｄ・・・Ｎ ドレイン１
２ｇ・・・ゲート １２５・・・Ｎ ソース１４・
・・Ｎ型基層 １６・・・Ｐ領域１８・・・ゲート
絶縁層 ２２．２４・・・金属接点５０・・・トランジ
スタ ５２・・・Ｎ 基層５４・・・Ｎ領域 ５
６・・・Ｐ 領域５７・・・Ｐ領域 ５８．６０
・・・Ｎ 領域６２．６４・・・絶縁層 ６６．６８・
・・ゲート７０・・・金属接点 ’１００・・・Ｎ
型基層１０２・・・Ｎ型エピタキシャル層 １０４・・・絶縁層 １０８・・・窓領域１１０・
・・ゲート絶縁層 １１２．１１２′・・・多結晶シリコン層、ゲート１１
４．１１４′・・・Ｐ＠域、本体領域１１６．１１６′
・・・ソース領域 １１８・・・溝 １２０・・・二酸化シリコン
層１２２・・・金属層 １２３・・・チャネル領域
１３０・・・ドレイン領域 特 許 出 願 人 シリコニツクス・インコーホレ
イテッド 代 理 人 弁理士 大 島 陽 −図面の
浄書（内容に変更なし） ＦＩＧ、 １ｃ ＦＩＧ、２ｂ ＦｔＧ、２ｃ ＦＩＧ、 ２ｅ ＦＩＧ、 ４ｂ （方式） ％式％ １、事件の表示 昭和６１年特許願第０６５
５７１号２、発明の名称 電気接点とその製造方法とその電気接点を使用するトラ
ンジスタ ３、補正をする者 事件との関係 特許出願人 名 称 シリコニツクス・インコーホレイテッ
ド４、代理人 居 所 〒１０２ 東京都千代田区飯田橋１−８−
６渋澤ビル 電話 ２６２−１７６１ 昭和６１年５月７日（発送日昭和６１年５月２７日）手
続補正臼（自発） 昭和６１年６月３０日 特許庁長官 宇 買 道 部 殿 ２、発明の名称 トランジスタとその製造方法（補正後）３、補正をする
者 事件との関係 特許出願人 名 称 シリコニツクス・インコーホレイテッド４、
代理人 居 所 〒 １０２ 東京都千代田区飯田橋１−８
−６渋澤ビル 電話 ２６２−１７６１ ６、補正により増加する発明の数 ５ ７、補正の対象 明細書の発明の名称の欄、特許請求の
範囲の欄、発明の詳細な説明の欄、図面の簡単な説明の
欄。 （補正の内容） （１）明細書第１頁第３行から第４行の発明の名称を 「トランジスタとその製造方法」と訂正する。 （２）同第１頁第６行から第５頁第１１行の特許請求の
範囲を別紙の通り訂正する。 （３）同第２１頁第７行 「・・・れる。」の後に ［ドレイン領域１３０には、金属接点１３１が電気的に
接続されている。」を加入する。 （４）同第２７頁第７行 「１３Ｑ・・・ドレイン領域」の後に 「１３１・・・金属接点」を加入する。 （５）図面の第１ａ図、第１ｂ図、第１Ｃ図、第２ｈ図
、第４ａ図、ｍ４ｂ図及び第４Ｃ図を添付の通り訂正す
る。 （第２ａ図、第２ｆ図、第２ｇ図、第３ａ図、第３ｂ図
及び第３Ｃ図は変更なし。） （特許請求の範囲） 点ユ （２）ゲートが多結晶シリコンからなり、かつ絶縁層が
二酸化シリコンからなることを特徴とする特許請求の範
囲第１勇に記載のトランジスタ。 （３）ゲートが多結晶シリコンからなり、かつ絶縁層が
窒化シリコンからなることを特徴とする特許請求の範囲
第１項に記載のトランジスタ。 （４）絶縁層が更に二酸化シリコンからなることを特徴
とする特許請求の範囲第３項に記載のトランジスタ。 （５）ゲートがケイ化物からなることを特徴とする特許
請求の範囲第１項に記載のトランジスタ。 方法。 （７）半導体材料がシリコンでおり、かつ第３領域に先
に形成された二Ｍ（シリコンをフライ 素前記゛第１領
域内に形成する過程と、 前記第１の比抵抗を有し、前記第１領域の上部工ゑ漫程
点工 方法。 前記第１の比抵抗とは反対の第２の比抵抗を有請求の範
囲第１３項に記載のトランジスタ。 （１５）第１の比抵抗を有する半導体材料からな的に接
続する導電材料層を前記溝内に形成する過程 ぞれトランジスタの゛レイン、本体 びソースとして形
成されることを特徴とする特許請求の範囲方法。 ンジスタ製造方法。 １９）第１の 抵抗を する半導体材料からな方法。 方法。 （２１）溝の縁部をゲートの縁部により郭定する（２３
＞ｉの縁部を−トの１部により郭定するζ互欠別１ζＬ
ゲ剣刊酊奴１訓反Ｒ３四メＥ菫のトランジスタ製゛１方
。 ＦＩＧ、 Ｉａ 、７５０ ＦＩＧ、 １ｃ ＦＩＧ、 ２ｈ
ジスタの断面図である。 第２ａ図乃至第２ｈ図は本発明による方法の第１実施例
の各過程に於けるＤＭｏＳトランジスタの断面図である
。 第３ａ図乃至第３Ｃ図は本発明による方法の第２実施例
の各過程に於けるＤＭＯＳトランジスタの断面図である
。 第４ａ図乃至第４Ｃ図は、本発明による電気接点の他の
実施例の断面図である。 １０・・・トランジスタ １２ｄ・・・Ｎ ドレイン１
２ｇ・・・ゲート １２５・・・Ｎ ソース１４・
・・Ｎ型基層 １６・・・Ｐ領域１８・・・ゲート
絶縁層 ２２．２４・・・金属接点５０・・・トランジ
スタ ５２・・・Ｎ 基層５４・・・Ｎ領域 ５
６・・・Ｐ 領域５７・・・Ｐ領域 ５８．６０
・・・Ｎ 領域６２．６４・・・絶縁層 ６６．６８・
・・ゲート７０・・・金属接点 ’１００・・・Ｎ
型基層１０２・・・Ｎ型エピタキシャル層 １０４・・・絶縁層 １０８・・・窓領域１１０・
・・ゲート絶縁層 １１２．１１２′・・・多結晶シリコン層、ゲート１１
４．１１４′・・・Ｐ＠域、本体領域１１６．１１６′
・・・ソース領域 １１８・・・溝 １２０・・・二酸化シリコン
層１２２・・・金属層 １２３・・・チャネル領域
１３０・・・ドレイン領域 特 許 出 願 人 シリコニツクス・インコーホレ
イテッド 代 理 人 弁理士 大 島 陽 −図面の
浄書（内容に変更なし） ＦＩＧ、 １ｃ ＦＩＧ、２ｂ ＦｔＧ、２ｃ ＦＩＧ、 ２ｅ ＦＩＧ、 ４ｂ （方式） ％式％ １、事件の表示 昭和６１年特許願第０６５
５７１号２、発明の名称 電気接点とその製造方法とその電気接点を使用するトラ
ンジスタ ３、補正をする者 事件との関係 特許出願人 名 称 シリコニツクス・インコーホレイテッ
ド４、代理人 居 所 〒１０２ 東京都千代田区飯田橋１−８−
６渋澤ビル 電話 ２６２−１７６１ 昭和６１年５月７日（発送日昭和６１年５月２７日）手
続補正臼（自発） 昭和６１年６月３０日 特許庁長官 宇 買 道 部 殿 ２、発明の名称 トランジスタとその製造方法（補正後）３、補正をする
者 事件との関係 特許出願人 名 称 シリコニツクス・インコーホレイテッド４、
代理人 居 所 〒 １０２ 東京都千代田区飯田橋１−８
−６渋澤ビル 電話 ２６２−１７６１ ６、補正により増加する発明の数 ５ ７、補正の対象 明細書の発明の名称の欄、特許請求の
範囲の欄、発明の詳細な説明の欄、図面の簡単な説明の
欄。 （補正の内容） （１）明細書第１頁第３行から第４行の発明の名称を 「トランジスタとその製造方法」と訂正する。 （２）同第１頁第６行から第５頁第１１行の特許請求の
範囲を別紙の通り訂正する。 （３）同第２１頁第７行 「・・・れる。」の後に ［ドレイン領域１３０には、金属接点１３１が電気的に
接続されている。」を加入する。 （４）同第２７頁第７行 「１３Ｑ・・・ドレイン領域」の後に 「１３１・・・金属接点」を加入する。 （５）図面の第１ａ図、第１ｂ図、第１Ｃ図、第２ｈ図
、第４ａ図、ｍ４ｂ図及び第４Ｃ図を添付の通り訂正す
る。 （第２ａ図、第２ｆ図、第２ｇ図、第３ａ図、第３ｂ図
及び第３Ｃ図は変更なし。） （特許請求の範囲） 点ユ （２）ゲートが多結晶シリコンからなり、かつ絶縁層が
二酸化シリコンからなることを特徴とする特許請求の範
囲第１勇に記載のトランジスタ。 （３）ゲートが多結晶シリコンからなり、かつ絶縁層が
窒化シリコンからなることを特徴とする特許請求の範囲
第１項に記載のトランジスタ。 （４）絶縁層が更に二酸化シリコンからなることを特徴
とする特許請求の範囲第３項に記載のトランジスタ。 （５）ゲートがケイ化物からなることを特徴とする特許
請求の範囲第１項に記載のトランジスタ。 方法。 （７）半導体材料がシリコンでおり、かつ第３領域に先
に形成された二Ｍ（シリコンをフライ 素前記゛第１領
域内に形成する過程と、 前記第１の比抵抗を有し、前記第１領域の上部工ゑ漫程
点工 方法。 前記第１の比抵抗とは反対の第２の比抵抗を有請求の範
囲第１３項に記載のトランジスタ。 （１５）第１の比抵抗を有する半導体材料からな的に接
続する導電材料層を前記溝内に形成する過程 ぞれトランジスタの゛レイン、本体 びソースとして形
成されることを特徴とする特許請求の範囲方法。 ンジスタ製造方法。 １９）第１の 抵抗を する半導体材料からな方法。 方法。 （２１）溝の縁部をゲートの縁部により郭定する（２３
＞ｉの縁部を−トの１部により郭定するζ互欠別１ζＬ
ゲ剣刊酊奴１訓反Ｒ３四メＥ菫のトランジスタ製゛１方
。 ＦＩＧ、 Ｉａ 、７５０ ＦＩＧ、 １ｃ ＦＩＧ、 ２ｈ
Claims (21)
- （１）基層に溝をエッチングする過程と、 前記基層の溝内に電気接点を形成するべく導電性材料の
層を前記溝内に被着させる過程 とからなることを特徴とする電気接点製造方法。 - （２）基層が半導体材料からなることを特徴とする特許
請求の範囲第１項に記載の電気接点製造方法。 - （３）基層がシリコンからなることを特徴とする特許請
求の範囲第１項に記載の電気接点製造方法。 - （４）異方性エッチングによつて溝を形成することを特
徴とする特許請求の範囲第３項に記載の電気接点製造方
法。 - （５）水酸化カリウム（ＫＯＨ）を用いて異方性エッチ
ングを行うことを特徴とする特許請求の範囲第４項に記
載の電気接点製造方法。 - （６）基層の配向が［１００］であることを特徴とする
特許請求の範囲第５項に記載の電気接点製造方法。 - （７）導電性材料がアルミニウムであることを特徴とす
る特許請求の範囲第１項に記載の電気接点製造方法。 - （８）第１の比抵抗を有する基層にゲートを形成し、 前記第１の比抵抗に相対する第２の比抵抗を有する第１
の領域を形成し、 前記第１の領域内に前記第１の比抵抗を有する第２の領
域を形成した後に、前記基層に溝をエッチングして、前
記溝に被着される導電性材料によって前記第１の領域と
第２の領域とを電気的に接触させることを特徴とする特
許請求の範囲第１項に記載の電気接点製造方法。 - （９）溝の底部を平坦に形成することを特徴とする特許
請求の範囲第８項に記載の電気接点製造方法。 - （１０）溝の壁部が１点に集中していることを特徴とす
る特許請求の範囲第８項に記載の電気接点製造方法。 - （１１）溝の底部を平坦に形成することを特徴とする特
許請求の範囲第１項に記載の電気接点製造方法。 - （１２）溝の壁部が１点に集中していることを特徴とす
る特許請求の範囲第１項に記載の電気接点製造方法。 - （１３）溝が形設されている半導体基層と、前記溝に於
て前記半導体基層と電気的に接触するように前記溝内に
設けられた導電性材料の層とからなることを特徴とする
電気接点。 - （１４）半導体基層がシリコンからなることを特徴とす
る特許請求の範囲第１３項に記載の電気接点。 - （１５）基層が第１の比抵抗を有し、前記第１の型比抵
抗に相対する第２の比抵抗を有し、かつ溝を包囲する第
１の領域と 前記第１の領域内に形成された前記第１の比抵抗を有す
る第２の領域とからなり前記溝内の導電性材料の層によ
つて前記第１の領域と第２の領域とが電気的に接触して
いることを特徴とする特許請求の範囲第１３項に記載の
電気接点。 - （１６）第１の比抵抗を有し、溝が形設されている半導
体基層と、 前記第１の比抵抗と相対する第２の比抵抗を有し、前記
溝を包囲する第１の領域と、 前記第１の比抵抗を有し、前記第１の領域内に形成され
た第２の領域と、 前記第１の領域と第２の領域とに電気的に接触する前記
溝内に設けられた金属層と、 前記基層の前記第１の領域の上方の部分に設けられた絶
縁層と、 前絶縁層の上方に形成されたゲート領域とからなること
を特徴とするトランジスタ。 - （１７）ゲート領域が多結晶シリコンからなり、かつ絶
縁層が二酸化シリコンからなることを特徴とする特許請
求の範囲第１６項に記載のトランジスタ。 - （１８）ゲート領域が多結晶シリコンからなり、かつ絶
縁層が窒化シリコンからなることを特徴とする特許請求
の範囲第１６項に記載のトランジスタ。 - （１９）絶縁層が更に二酸化シリコンからなることを特
徴とする特許請求の範囲第１８項に記載のトランジスタ
。 - （２０）ゲート領域かケイ化物からなることを特徴とす
る特許請求の範囲第１６項に記載のトランジスタ。 - （２１）溝の底部が平坦であることを特徴とする特許請
求の範囲第２０項に記載のトランジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/757,582 US4682405A (en) | 1985-07-22 | 1985-07-22 | Methods for forming lateral and vertical DMOS transistors |
| US757582 | 1985-07-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6223171A true JPS6223171A (ja) | 1987-01-31 |
| JPH0744272B2 JPH0744272B2 (ja) | 1995-05-15 |
Family
ID=25048391
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61065571A Expired - Lifetime JPH0744272B2 (ja) | 1985-07-22 | 1986-03-24 | トランジスタ製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4682405A (ja) |
| EP (1) | EP0209949A2 (ja) |
| JP (1) | JPH0744272B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6459868A (en) * | 1987-08-29 | 1989-03-07 | Fuji Electric Co Ltd | Semiconductor device having insulating gate |
| US5791433A (en) * | 1994-10-04 | 1998-08-11 | Koyo Seiko Co., Ltd. | Variable throttle valve with eccentric members, for use in hydraulic steering device |
| US6828195B2 (en) | 1997-11-14 | 2004-12-07 | Fairchild Semiconductor Corporation | Method of manufacturing a trench transistor having a heavy body region |
Families Citing this family (36)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4767722A (en) * | 1986-03-24 | 1988-08-30 | Siliconix Incorporated | Method for making planar vertical channel DMOS structures |
| US4786614A (en) * | 1987-02-26 | 1988-11-22 | Siliconix Incorporated | Method of fabricating a high voltage semiconductor device having a pair of V-shaped isolation grooves |
| JPH02267944A (ja) * | 1989-03-15 | 1990-11-01 | Siemens Ag | 電力用ｍｏｓｆｅｔ |
| EP0654829A1 (en) * | 1993-11-12 | 1995-05-24 | STMicroelectronics, Inc. | Increased density MOS-gated double diffused semiconductor devices |
| EP0661735B1 (en) * | 1993-12-29 | 2001-03-07 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno | Process for the manufacturing of integrated circuits, particularly of intelligent power semiconductor devices |
| US5395777A (en) * | 1994-04-06 | 1995-03-07 | United Microelectronics Corp. | Method of producing VDMOS transistors |
| US5466616A (en) * | 1994-04-06 | 1995-11-14 | United Microelectronics Corp. | Method of producing an LDMOS transistor having reduced dimensions, reduced leakage, and a reduced propensity to latch-up |
| US5808340A (en) * | 1996-09-18 | 1998-09-15 | Advanced Micro Devices, Inc. | Short channel self aligned VMOS field effect transistor |
| WO1998012741A1 (en) * | 1996-09-18 | 1998-03-26 | Advanced Micro Devices, Inc. | Short channel non-self aligned vmos field effect transistor |
| US5869875A (en) * | 1997-06-10 | 1999-02-09 | Spectrian | Lateral diffused MOS transistor with trench source contact |
| FR2770687A1 (fr) * | 1997-11-04 | 1999-05-07 | Motorola Semiconducteurs | Dispositif a semiconducteur lateral et son procede de formation |
| US5949104A (en) * | 1998-02-07 | 1999-09-07 | Xemod, Inc. | Source connection structure for lateral RF MOS devices |
| KR100373765B1 (ko) * | 1998-02-07 | 2003-02-26 | 제모드, 인크. | 소스 영역을 후면에 접속하기 위한 플러그를 포함하는래터럴 고주파 금속 산화막 반도체 소자용 의사-메시게이트 구조 |
| US6552389B2 (en) * | 2000-12-14 | 2003-04-22 | Kabushiki Kaisha Toshiba | Offset-gate-type semiconductor device |
| DE10131704A1 (de) * | 2001-06-29 | 2003-01-16 | Atmel Germany Gmbh | Verfahren zur Dotierung eines Halbleiterkörpers |
| DE10131705B4 (de) | 2001-06-29 | 2010-03-18 | Atmel Automotive Gmbh | Verfahren zur Herstellung eines DMOS-Transistors |
| DE10131706B4 (de) * | 2001-06-29 | 2005-10-06 | Atmel Germany Gmbh | Verfahren zur Herstellung eines DMOS-Transistors |
| DE10131707B4 (de) * | 2001-06-29 | 2009-12-03 | Atmel Automotive Gmbh | Verfahren zur Herstellung eines DMOS-Transistors und dessen Verwendung zur Herstellung einer integrierten Schaltung |
| US7078296B2 (en) | 2002-01-16 | 2006-07-18 | Fairchild Semiconductor Corporation | Self-aligned trench MOSFETs and methods for making the same |
| US7087973B2 (en) * | 2003-04-01 | 2006-08-08 | Micrel, Incorporated | Ballast resistors for transistor devices |
| DE10345347A1 (de) * | 2003-09-19 | 2005-04-14 | Atmel Germany Gmbh | Verfahren zur Herstellung eines DMOS-Transistors mit lateralem Driftregionen-Dotierstoffprofil |
| KR100604527B1 (ko) * | 2003-12-31 | 2006-07-24 | 동부일렉트로닉스 주식회사 | 바이폴라 트랜지스터 제조방법 |
| EP1577952B1 (en) * | 2004-03-09 | 2018-07-04 | STMicroelectronics Srl | Method of making a high voltage insulated gate field-effect transistor |
| US7393749B2 (en) | 2005-06-10 | 2008-07-01 | Fairchild Semiconductor Corporation | Charge balance field effect transistor |
| US7932536B2 (en) * | 2007-03-09 | 2011-04-26 | Diodes Incorporated | Power rectifiers and method of making same |
| EP2208229A4 (en) | 2007-09-21 | 2011-03-16 | Fairchild Semiconductor | SUPER TRANSITION STRUCTURES FOR PERFORMANCE ARRANGEMENTS AND MANUFACTURING PROCESSES |
| US20120273916A1 (en) | 2011-04-27 | 2012-11-01 | Yedinak Joseph A | Superjunction Structures for Power Devices and Methods of Manufacture |
| US8338265B2 (en) | 2008-11-12 | 2012-12-25 | International Business Machines Corporation | Silicided trench contact to buried conductive layer |
| US8836028B2 (en) | 2011-04-27 | 2014-09-16 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| US8786010B2 (en) | 2011-04-27 | 2014-07-22 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| US8673700B2 (en) | 2011-04-27 | 2014-03-18 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| KR102017836B1 (ko) | 2011-04-27 | 2019-09-04 | 페어차일드 세미컨덕터 코포레이션 | 전력 소자들을 위한 슈퍼정션 구조물 및 제조방법들 |
| US8772868B2 (en) | 2011-04-27 | 2014-07-08 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| US8603868B2 (en) * | 2011-12-19 | 2013-12-10 | International Business Machines Corporation | V-groove source/drain MOSFET and process for fabricating same |
| US8816431B2 (en) | 2012-03-09 | 2014-08-26 | Fairchild Semiconductor Corporation | Shielded gate MOSFET device with a funnel-shaped trench |
| CN105448983B (zh) * | 2014-07-30 | 2020-07-07 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法和电子装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58210678A (ja) * | 1982-05-20 | 1983-12-07 | フエアチアイルド・カメラ・アンド・インストルメント・コ−ポレ−シヨン | パワ−ｍｏｓｆｅｔ構成体及びその製造方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4102714A (en) * | 1976-04-23 | 1978-07-25 | International Business Machines Corporation | Process for fabricating a low breakdown voltage device for polysilicon gate technology |
| US4502208A (en) * | 1979-01-02 | 1985-03-05 | Texas Instruments Incorporated | Method of making high density VMOS electrically-programmable ROM |
| FR2449369A1 (fr) * | 1979-02-13 | 1980-09-12 | Thomson Csf | Circuit logique comportant une resistance saturable |
| US4454647A (en) * | 1981-08-27 | 1984-06-19 | International Business Machines Corporation | Isolation for high density integrated circuits |
| US4454646A (en) * | 1981-08-27 | 1984-06-19 | International Business Machines Corporation | Isolation for high density integrated circuits |
| US4516143A (en) * | 1982-01-04 | 1985-05-07 | General Electric Company | Self-aligned power MOSFET with integral source-base short and methods of making |
| US4598461A (en) * | 1982-01-04 | 1986-07-08 | General Electric Company | Methods of making self-aligned power MOSFET with integral source-base short |
| US4567641A (en) * | 1982-04-12 | 1986-02-04 | General Electric Company | Method of fabricating semiconductor devices having a diffused region of reduced length |
-
1985
- 1985-07-22 US US06/757,582 patent/US4682405A/en not_active Expired - Lifetime
-
1986
- 1986-03-24 JP JP61065571A patent/JPH0744272B2/ja not_active Expired - Lifetime
- 1986-07-16 EP EP86201246A patent/EP0209949A2/en not_active Withdrawn
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58210678A (ja) * | 1982-05-20 | 1983-12-07 | フエアチアイルド・カメラ・アンド・インストルメント・コ−ポレ−シヨン | パワ−ｍｏｓｆｅｔ構成体及びその製造方法 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6459868A (en) * | 1987-08-29 | 1989-03-07 | Fuji Electric Co Ltd | Semiconductor device having insulating gate |
| US5791433A (en) * | 1994-10-04 | 1998-08-11 | Koyo Seiko Co., Ltd. | Variable throttle valve with eccentric members, for use in hydraulic steering device |
| US6828195B2 (en) | 1997-11-14 | 2004-12-07 | Fairchild Semiconductor Corporation | Method of manufacturing a trench transistor having a heavy body region |
| US7696571B2 (en) | 1997-11-14 | 2010-04-13 | Fairchild Semiconductor Corporation | Method of manufacturing a trench transistor having a heavy body region |
| US8044463B2 (en) | 1997-11-14 | 2011-10-25 | Fairchild Semiconductor Corporation | Method of manufacturing a trench transistor having a heavy body region |
Also Published As
| Publication number | Publication date |
|---|---|
| US4682405A (en) | 1987-07-28 |
| JPH0744272B2 (ja) | 1995-05-15 |
| EP0209949A2 (en) | 1987-01-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6223171A (ja) | トランジスタ製造方法 | |
| US4757032A (en) | Method for DMOS semiconductor device fabrication | |
| KR100289474B1 (ko) | Dmos 트랜지스터를 제조하기 위한 방법 | |
| JP4490094B2 (ja) | トレンチ金属酸化膜半導体電界効果トランジスタ素子の製造方法 | |
| US20010038121A1 (en) | TDMOS device and method of fabricating TDMOS device using self-align technique | |
| JP3087674B2 (ja) | 縦型ｍｏｓｆｅｔの製造方法 | |
| US6300207B1 (en) | Depleted sidewall-poly LDD transistor | |
| US7208785B2 (en) | Self-aligned Schottky-barrier clamped planar DMOS transistor structure and its manufacturing methods | |
| JP2941823B2 (ja) | 半導体装置及びその製造方法 | |
| JP2005183547A (ja) | 半導体装置およびその製造方法 | |
| US6451645B1 (en) | Method for manufacturing semiconductor device with power semiconductor element and diode | |
| EP0996970B1 (en) | Manufacture of field-effect semiconductor devices | |
| GB2038088A (en) | Semiconductor structures | |
| JP2633104B2 (ja) | 半導体装置の製造方法 | |
| JPH0311765A (ja) | 半導体装置の製造方法 | |
| KR100289055B1 (ko) | 피-채널 이중확산 전력소자의 제조방법 | |
| JP3031282B2 (ja) | 半導体装置 | |
| JP3093615B2 (ja) | 半導体装置の製造方法 | |
| JP3319430B2 (ja) | 半導体装置の製造方法 | |
| TW441030B (en) | A high voltage MOS transistor | |
| JPH02266533A (ja) | 半導体装置の製造方法 | |
| JPH04330782A (ja) | 微細半導体装置およびその製造方法 | |
| KR0144882B1 (ko) | 이중-확산 모스 전계 트랜지스터의 제조방법 | |
| JP3938569B2 (ja) | 半導体集積回路装置の製造方法 | |
| JPH0888233A (ja) | 縦型ｍｏｓ半導体素子の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |