JP3938569B2 - 半導体集積回路装置の製造方法 - Google Patents
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Description
102 N型埋め込み層
103 P型埋め込み層
104 N型エピタキシャル層
105 素子分離LOCOS膜
106 N型拡散層
107 P型アモルファスシリコン膜
108 酸化膜
109 P型拡散層
110b NPNトランジスタの活性ベース直下の選択的N型拡散層
110a 接合型電界効果トランジスタのゲート直下の選択的N型拡散層
110c,110d N型注入層
111c,111d P型注入層
111a 接合型電界効果トランジスタのゲートP型拡散層
111b NPNトランジスタの活性ベースP型拡散層
112 シリコン窒化膜
113 ポリシリコンサイドウォール
114 接合型電界効果トランジスタのゲート電極
114a ポリシリコンのP型注入領域
115 ポリシリコンのN型注入領域
115a 接合型電界効果トランジスタのソース電極
115b 接合型電界効果トランジスタのドレイン電極
115c NPNトランジスタのエミッタ電極
115d NPNトランジスタのコレクタ電極
116 P型拡散層
117a 接合型電界効果トランジスタのドレインN型拡散層
117b 接合型電界効果トランジスタのソースN型拡散層
117c NPNトランジスタのエミッタN型拡散層
117d NPNトランジスタのコレクタN型拡散層
Claims (1)
- 第1導電型の半導体基板上に第2導電型の半導体層を形成する工程と、前記半導体層に第1の素子領域と第2の素子領域を設けるために素子分離酸化膜を形成する工程と、前記半導体基板から離れて前記第1の素子領域の表面部分に第1導電型の第1の領域を形成する工程と、前記第2の素子領域の表面部分に第1導電型の第2の領域を形成する工程と、前記第1の領域の真下に選択的に前記半導体層よりも高不純物濃度の第2導電型の第3の領域を形成すると同時に、前記第2の領域の真下に選択的に前記半導体層よりも高不純物濃度の第2導電型の第4の領域を形成する工程と、前記第1の素子領域内に前記半導体層よりも高不純物濃度の第2導電型の第5の領域を形成する工程と、前記第1の素子領域内に前記半導体層よりも高不純物濃度の第2導電型の第6の領域を形成する工程と、前記第2の領域内に第2導電型の第7の領域を形成する工程とを備え、前記第5の領域がソースを構成し、前記第1の領域および前記半導体基板がゲートを構成し、前記第6の領域がドレインを構成して接合型電界効果トランジスタとして機能し、前記第7の領域がエミッタを構成し、前記第2の領域がベースを構成し、前記第4の領域および前記半導体層がコレクタを構成してNPNトランジスタとして機能することを特徴とする半導体集積回路装置の製造方法。
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