KR100604527B1 - 바이폴라 트랜지스터 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 바이폴라 트랜지스터 제조방법에 관한 것으로, 특히 소자분리막 형성시 측벽과 바닥에 이미터와 컬렉터 확산층을 형성하여 바이폴라 트랜지스터를 제조하는 방법에 관한 것이다.
본 발명의 상기 목적은 바이폴라 트렌지스터 제조방법에 있어서, 반도체 기판에 소자분리막 형성을 위한 트렌치를 형성하는 단계; 상기 기판에 포토레지스트 패턴을 형성하고 바이폴라 트랜지스터가 형성될 영역인 트렌치의 측벽 및 하부에 이온주입 공정을 진행하여 이미터 및 콜렉터를 형성하는 단계; 상기 포토레지스트를 제거하는 단계 및 상기 트렌치에 절연막을 매립하여 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 하는 바이폴라 트렌지스터 제조방법에 의해 달성된다.
따라서, 본 발명의 바이폴라 트랜지스터 제조방법은 소자분리막 형성시 소자분리막을 위한 식각이 완료된 후 측벽과 바닥에 이미터와 컬렉터 확산층을 형성함으로써 소자의 면적을 최소화하였고, 고온 확산 공정없이 소자분리막을 이용한 깊은 불순물 확산층을 제공할 수 있고, 높은 증폭률과 함께 높은 전류 구동 능력을 제공할 수 있는 효과가 있다.
바이폴라 트랜지스터, 이미터, 콜렉터, 소자분리막

Description

바이폴라 트랜지스터 제조방법{Method for fabricating bipolar transistor}
도 1은 종래의 바이폴라 트랜지스터의 평면도.
도 2는 종래의 바이폴라 트랜지스터의 단면도.
도 3a 내지 도 3d는 본 발명에 의한 바이폴라 트랜지스터의 제조방법을 나타낸 공정단면도.
본 발명은 반도체 소자의 바이폴라 트랜지스터 제조방법에 관한 것으로, 특히 소자분리막 형성시 측벽과 바닥에 이미터와 컬렉터 확산층을 형성하여 바이폴라 트랜지스터를 제조하는 방법에 관한 것이다.
최근 들어 메모리(Memory)와 로직(Logic)이 단일 칩에 형성되는 복합반도체가 많은 관심을 보이면서 점차적으로 많이 사용되는 추세에 있다. 이 복합반도체 장치는 로직과 메모리를 한 칩에서 단일 공정으로 제조하는 것이 가능하므로 특별한 설계 변경 없이도 기존의 칩들에 비하여 고속으로 동작하고 저전력으로 사용하 는 것이 가능하다.
그러나 메모리 제품의 제조공정과 로직제품의 제조공정이 한 칩에서 동시에 제조되므로 단일 칩의 크기가 커지며, 이에 따라 제조공정을 진행하기에 많은 어려움이 있다. 또한, 메모리에서 트랜지스터는 높은 전류 구동력을 요하는 것보다 오히려 누설전류를 방지하는 것에 비중을 두고 있으나 로직제품은 높은 전류구동능력을 요구하는 등 양자의 특성을 모두 갖추어서 한 칩으로 제조하여야 한다.
이하, 첨부된 도면을 참조하여 종래의 반도체 소자의 바이폴라 트랜지스터 제조방법에 대하여 설명하면 다음과 같다.
도 1은 종래의 복합반도체 소자의 바이폴라 트랜지스터를 나타낸 평면도이고, 도 2는 도 1의 A-A′선에 따른 복합반도체 소자의 바이폴라 트랜지스터를 나타낸 단면도이다.
도 1 및 도 2에 도시한 바와 같이 반도체 기판에 소자분리 영역을 형성한 후, 상기 반도체 기판의 소정영역에 N형 웰(10)을 형성하고, 상기 N형 웰(10)에 소정깊이로 P형 웰(11)을 형성한다. 이때, 상기 P형 웰(11)의 깊이는 1 내지 1.2㎛이다. 따라서, 증폭이득이 큰 트랜지스터를 구현하기가 어렵다. 한편, 후 공정에서 형성될 DRAM의 비트라인은 n-타입으로 도핑된 실리콘을 사용하므로 p-타입의 정션에는 형성시킬 수 없다. 따라서, 상기 P형 웰(11)에 제 1 N+ 영역(14)을 형성한다. 이어, 상기 P형 웰(11)에 DRAM의 소오스/드레인 정션 즉, P+ 영역(13)을 형성한 후, 상기 N형 웰(10)에 콜렉터 픽업(pickup)을 위한 제 2 N+ 영역(12)을 형성한다.
그리고 도면에는 도시하지 않았지만, 후 공정에서 상기 제 1, 제 2 N+ 영역(12,14)과 P+ 영역(13)과 연결되도록 금속 콘택을 형성하여 각각의 에미터, 베이스, 콜렉터 전극을 형성한다. 즉, 상기 제 1 N+ 영역(14)은 에미터, 상기 P+ 영역(13)은 베이스 그리고 제 2 N+ 영역(12)은 콜렉터이다.
상기와 같이 구성된 종래의 반도체 소자의 바이폴라 트랜지스터의 제조방법은 반도체 장치로 로직과 메모리를 한 칩에 단일 공정으로 제조하였으나 웰의 깊이가 깊어 증폭 이득이 큰 트랜지스터를 구성하기가 어렵고, 소오스/드레인 확산층으로 인하여 깊은 접합깊이를 갖는 이미터와 콜렉터의 형성이 불가능하였다. 이로 인하여 직류 전류 증폭 율(hfe)이 낮으며 홀의 주입 효율도 낮은 문제점이 있다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 소자분리막 형성시 소자분리막을 위한 식각이 완료된 후 측벽과 바닥에 이미터와 컬렉터 확산층을 형성함으로써 소자의 면적을 최소화하였고, 고온 확산 공정없이 소자분리막을 이용한 깊은 불순물 확산층을 제공할 수 있고, 높은 증폭률과 함께 높은 전류 구동 능력을 제공할 수 있는 바이폴라 트랜지스터 제조방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 바이폴라 트렌지스터 제조방법에 있어서, 반도체 기판에 소자분리막 형성을 위한 트렌치를 형성하는 단계; 상기 기판에 포토레지스트 패턴을 형성하고 바이폴라 트랜지스터가 형성될 영역인 트렌치의 측벽 및 하부에 이온주입 공정을 진행하여 이미터 및 콜렉터를 형성하는 단계; 상기 포토레지스트를 제거하는 단계 및 상기 트렌치에 절연막을 매립하여 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 하는 바이폴라 트렌지스터 제조방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
도 3a 내지 도 3d는 본 발명에 따른 바이폴라 트랜지스터 제조방법의 공정단면도이다.
먼저, 도 3a에 도시된 바와 같이, 반도체 기판(20)의 상부에 버퍼층(21), 질화막(22)을 형성한다. 반도체 기판의 상부에 버퍼층으로 실리콘 산화막을 50 내지 150Å 정도의 두께로 성장시키고, 상기 버퍼층의 상부에 실리콘 질화막을 1000 내지 1500Å의 두께로 적층한다. 상기 버퍼층은 질화막에 대한 스트레스를 완화시키기 위한 완충막으로 작용하고, 상기 질화막은 이후 표면 평탄화를 위한 화학기계연마(chemical mechanical polishing; CMP) 공정시 식각정지막으로서 작용한다.
다음, 도 3b에 도시된 바와 같이, 트렌치(23)를 형성한다. 상기 질화막의 상 부에 포토레지스트를 도포하고 레티클을 이용하여 노광 및 현상공정으로 상기 포토레지스트를 패터닝한다. 이후 상기 패터닝된 포토레지스트를 마스크로 반도체 소자가 형성될 액티브 영역과 반도체 소자 분리 영역이 형성될 필드 영역을 구분하기 위하여 상기 질화막과 패드 산화막을 식각하여 모트 패턴을 형성한 후, 상기 모트 패턴을 마스크로 드러난 기판을 식각하고 상기 포토레지스트를 제거하여 반도체 기판에 트렌치를 형성한다.
다음, 도 3c에 도시된 바와 같이, 포토레지스트 패턴(24)을 형성한 후 이온주입 공정을 진행한다. 상기 트렌치가 형성된 기판에 포토레지스트를 도포하고 레티클을 이용하여 노광 및 현상공정으로 상기 포토레지스트를 패터닝하여 바이폴라 트랜지스터의 이미터와 콜렉터가 형성될 영역만 드러나도록 한다. 이어 상기 포토레지스트를 이온주입 마스크로 상기 개구된 부분에 이온주입 공정을 진행하여 트렌치의 측벽 및 하부에 이미터(25) 및 콜렉터(26)를 형성한다. 바이폴라 PNP 트랜지스터일 경우 B 또는 Ga을 이온주입하고, 바이폴라 NPN 트랜지스터일 경우 P 또는 As를 이온주입한다. 이후 상기 포토레지스트 패턴을 제거한다. 상기 이온주입 공정을 진행하기 전에 라이너 산화막을 형성하는 공정을 추가하여 이온주입 공정시 기판에 데미지를 줄일 수 있다.
다음, 도 3d에 도시된 바와 같이, 소자를 완성한다. 이온주입 공정으로 이미터와 콜렉터를 형성한 기판에 산화막을 증착하여 소자분리막을 형성한다. 이후 기존의 통상적인 공정으로 게이트 형성 및 소오스/드레인을 형성하고 층간절연막을 증착한 후 상기 층간절연막에 콘택홀을 형성하고 상기 콘택홀에 금속층을 증착한 후 평탄화하여 콘택 플러그를 형성한다.
상기의 공정으로 소자분리막이 형성되는 트렌치의 측벽 및 하부에 이온주입공정으로 이미터 및 콜렉터를 형성할 수 있다.
상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.
따라서, 본 발명의 바이폴라 트랜지스터 제조방법은 소자분리막 형성시 소자분리막을 위한 식각이 완료된 후 측벽과 바닥에 이미터와 컬렉터 확산층을 형성함으로써 소자의 면적을 최소화하였고, 고온 확산 공정없이 소자분리막을 이용한 깊은 불순물 확산층을 제공할 수 있고, 높은 증폭률과 함께 높은 전류 구동 능력을 제공할 수 있는 효과가 있다.

Claims (4)

  1. 바이폴라 트렌지스터 제조방법에 있어서,
    반도체 기판에 소자분리막 형성을 위해 바닥면 및 측벽을 갖는 트렌치를 형성하는 단계;
    상기 반도체 기판에 상기 바닥면의 일부 및 상기 측벽을 노출하는 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 이온주입 마스크 삼아 노출된 상기 바닥면의 나머지 및 상기 측벽에 이온을 주입하여 상기 노출된 바닥면의 나머지 및 상기 측벽 상에 상호 분리된 이미터 및 콜렉터를 형성하는 단계; 및
    상기 이미터 및 콜렉터가 형성된 트렌치에 절연물질을 매립하여 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 하는 바이폴라 트렌지스터 제조방법.
  2. 제 1항에 있어서,
    상기 이온주입 공정 전에 라이너 산화막을 형성하는 공정을 더 포함하는 것을 특징으로 하는 바이폴라 트렌지스터 제조방법.
  3. 제 1항에 있어서,
    상기 이온주입 공정은 바이폴라 PNP 트랜지스터일 경우 B 또는 Ga을 이온주입하는 것을 특징으로 하는 바이폴라 트렌지스터 제조방법.
  4. 제 1항에 있어서,
    상기 이온주입 공정은 바이폴라 NPN 트랜지스터일 경우 P 또는 As를 이온주입하는 것을 특징으로 하는 바이폴라 트렌지스터 제조방법.
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