DE2529598C3 - Verfahren zur Herstellung einer monolithisch integrierten Halbleiterschaltung mit bipolaren Transistoren - Google Patents

Verfahren zur Herstellung einer monolithisch integrierten Halbleiterschaltung mit bipolaren Transistoren

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Description

Die Erfindung bezieht sich auf ein Verfahren /ur Herstellung einer monolithisch integrierten Halbleiter schaltung mit bipolaren Transistoren nach dem Oberbegriff des Patentanspruches 1.
Bei den bekannten Schaltungen dieser Art ist der Herstellungsprozeß vor allem deshalb aufwendiger als der Prozeß zur Herstellung von integrierten MOS Schallungen, weil eine Epitaxie-Schicht auf dem Halbleitersubstrat und eine unter der Epitaxie-Schicht liegende Buried-Layer-Schicht erforderlich sind.
Ein weiterer Nachteil von bekannten bipolaren Schaltungen besteht darin, daß der Flächenbedarf, tier vor allnm durch die erforderlichen Isolationsrahmen um die einzelnen Transistoren, durch Justiertoleran/en und durch die notwendigen Sicherheitsabstände zwischen den verschieden dotierten Bereichen bedingt ist. verhältnismäßig groß ist.
Beispielsweise ist in der Druckschrift »IBM Technical Disclosure Bulletin,« Band 9, Nr. 5 (Oktober 1%6) Seiten 546 und 547 eine monolithisch integrierte Halbleiterstruktur beschrieben, bei der zur Herstellung der Basisbereiche eine epitaktische Schicht verwendet ist. Zur Herstellung weiterer Transistorbereiche sind Äizwannen vorgesehen.
Aus »IBM Technical Disclosure Bulletin,« Band Ii, Nr. 12 (Mai 1973) Seiten 3782 und 3783 ist es bekannt, zur Herstellung von Isolationsrahmen in einer epitaktischen Schicht Ätzwannen zu verwenden. Dabei wird zunächst ein Teil der epitaktischen Schicht an den entsprechenden Stellen entfernt. In weiteren Verfahrensschritten wird dann der unter den Ätzwannen liegende Bereich mittels eines Diffiisionsschnttes so gegendotiert, daß er sich bis zum unter der epitaktischen Schicht befindlichen Substrat erstreckt.
Die DE-OS 2133 978 betrifft ein Verfahren /ur Herstellung einer Halbleiteranordnung. Dabei weisen nach diesen Verfahren hergestellte Halbleiteranordmm gen PN-Übergänge auf, die parallel /11 den geneigten Flächen von Ätzwannen verlaufen.
Die Aufgabe der vorliegenden t ifindiMg besieh1 darin, ein Verfahren /ur Herstellung einer monolithisch integrierten Halbleiterschaltung mit bipolaren Iransi stören und mit erforderlichen Isolationsrahmen an/uge ben, wobei dieses Verfahren dadurch wesentlich vereinfacht ist. daß die Schaltung keine cmtaktische
Schicht aufweist.
Vorteilhafterweise weisen die nach dem erfindungsgemäßen Verfahren hergestellten Schaltungen in Folge der selbstjustierenden Maskierungsschritte einen sehr kleinen Flächenbedarf auf.
FJn weiterer Vorteil der Erfindung besteht darin, daß bei dem erfindungsgemäßen Verfahren die Realisierung von Emitterbereichen und Kontaktfenstern möglich ist, deren Abmessungen kleiner als 1 μΐη sind, ohne daß diese Submikronstrukturen fotolithographisch erzeugt werden müssen.
Weitere Erläuterungen zur Erfindung und zu deren Ausgestaltungen gehen aus der Beschreibung und den Figuren hervor.
Die Fi g, I bis 10 zeigen die einzelnen Prozeßschritte is zur Herstellung einer integrierten bipolaren Halbleiterschaltung nach der Erfindung.
Die F i g. 11 zeigt einen nach der Erfindung hergestellten pnp-Transistor.
Im folgenden soll nun anhand der Fig. 1 bis 10 das erfindungsgemäße Verfahren erläutert werden. Auf der Halbleilerschicht 1, bei der es sich vorzugsweise um eine homogen dotierte einkristalline Siliziumscheibe handelt, deren Oberfläche 11 eine kristallographische (lOO)-Fläche ist, wird die elektrisch isolierende Schicht 2 aufgebracht. Vorzugsweise wird diese Schicht durch thermische Oxidation erzeugt und ist beispielsweise 1,2 um dick. Bei dem homogen dotierten Substrat 1 handelt es sich beispielsweise um ein beispielsweise mit 1015 Borionen pro cm3 homogen dotiertes Siliziummaterial(Fig. I).
In einem weiteren Verfahrensschritt werden mit Hilfe einer üblichen fotolithographischen Technik, wie in der F i g. 2 dargestellt, in der SiC^-Schicht 2 öffnungen 6 am Ort der später entstehenden Transistorbereiche und öffnungen 7 für den Isolationsrahmen angebracht. Die bcstehenbleibenden Teile der Schicht 2 sind mit 22 bezeichnet.
Wie in der Fig.3 dargestellt, wird in einem weiteren Verfahrensschritt das in den öffnungen frei liegende Silizium in einem vorzugsweise alkalischen Atzmedium abgetragen. Dabei entstehen unterhalb der öffnungen 6 und 7 (Fig.2) innerhalb des Silizium beispielsweise etwa 1 μΐπ tiefe Ätzwannen 61,611 und 71.
In einem weiteren Verfahrensschritt, der in der F i g. 4 dargestellt ist, erfolgt eine Maskierung der beiden äußeren öffnungen 7, 71 und anschließend eine Implantation von Donatoren, wie beispielsweise Phosphorionen. Die Maskierung der beiden äußeren öffnungen 7,71 erfolgt vorzugsweise mit Fotolack oder Aluminium. Die implantierten Phosphorionen dringen, aufgrund der Maskierung der äußeren öffnungen 7, 71 nur in den mittleren öffnungen 6, 61 und 611 in das Siliziumsubstrat 1 ein. Auf diese Weise entstehen durch lonerimplantation in dem p-dotierten Substrat 1 die η-implantierten ersten Gebiete 9.
Wie aus der F i g. 5 ersichtlich ist, wird die Fotolackbzw. Aluminiummaskierschicht 8 entfernt. Bei einem anschließenden Temperprozeß wird die Anordnung in einer inerten Gasatmosphäre auf etwa 1 100° C erhitzt. Dabei diffundieren die Phosphorionen weiter in das Siliziumsubstrat 1. Auf diese Weise entsteht in einem Abstand von etwa 1,5 μπι von der Oberfläche entfernt ein zweites Gebiet 91 mit einer nahezu homogenen Phosphorionen-Konzentration von beispielsweise 1016cm 3. In dem nächsten Verfahrensschritt werden in drei der vier öffnungen Akzeptorionen, beispielsweise Borionen, vorzugsweise wiederum durch Ionenimplantation eingebracht. Auf diese Weise werden unterhalb der Ätzwanne 71, die den Isolationsrahmen darstellen, P + -dotierte dritte Gebiete 72 und unterhalb der Ätzwanne 611 ein p + -dotiertes drittes Gebiet 92 hergestellt. Das p +-dotierte dritte Gebiet 92 dient als Basisbereich des bipolaren Transistors. Um durch die zweite öffnung der Ätzwannen 61 keine Borionen eindringen zu lassen, muß diese vor der Ionenimplantation, wie oben bereits im Zusammenhang mit der F i g. 4 beschrieben, maskierend abgedeckt werden. Dies kann wiederum z. B. durch eine Fotolackschicht oder durch eine in üblicher fotolithographischer Technik erzeugte strukturierte Aluminiumschicht geschehen. Dieser fotolithographische Schritt ist ebenso wie der vorher erwähnte Maskierungsschritt selbstjustierend, da eine Fehljustierung der maskierenden Struktur im Rahmen der zugelassenen Justiergenauigkeit (hier ± 1 μπι) keinen Einfluß auf die Lage und Größe des zu justierenden Bereiches hat.
Wie in der Fig. 6 dargestellt, wird nach der Borimplantation (beispielsweise 10'4 Borionen pro cm2) die maskierende Schicht oberhalb der rechten öffnung abgelöst, und es folg· eine thermische Oxidation bei einer Temperatur von beispielsweise 1 100° C. Durch diese Oxidation wird erreicht, daß die Borionen eine gewünschte Eindringtiefe von beispielsweise 1,3 μηι erreichen, wodurch die in der Figur dargestellten vierten Gebiete 921 und 721 entstehen. Gleichzeitig wird eine gewünschte Eindringtiefe der Phosphorionen von beispielsweise 4 μπι erreicht, wobei sich die zweiten Gebiete 91 so weit ausdehnen, daß sie zu einem fünften Gebiet 911 zusammenwachsen. Auf der gesamten Oberfläche entsteht dabei eine thermische Oxidationsschicht, wobei Teile der bereits vorher bestehenden Oxidationsschicht verstärkt werden und wobei in den öffnungen Oxidationsschichten von einer gewünschten Dicke von beispielsweise 0,8 μπι entstehen. In der F i g. 7 sind diese Bereiche der durch thermische Oxidation erzeugten Isolierschicht mit 10 bezeichnet.
In einem weiteren Verfahrensschritt wird die Oberfläche der Anordnung, mit Ausnahme der oberhalb des vierten Gebiets 921 angeordneten öffnung und der Hälfte der oberhalb der danebenliegenden, die Herstellung des Transistors betreffenden öffnung, von einer maskierenden Schicht bedeckt. Dieser Maskierschritt ist ebenfalls selbstjustierend, allerdings nur in der in der F i g. 7 durch das Bezugszeichen 13 angegebenen Richtung.
In der Fig.7 ist die maskierende Schicht mit 12 bezeichnet. In einer Ionenätzanlage wird nun anschließend die Oberfläche der Halbleiteranordnung einem homogenen vertikalen Ionenstrahl 19, der durch Elektronen neutralisiert ist, ausgesetzt. Dabei wird das Oxyd an den schrägen Flanken 14 etwa 2mal schnellei abgetragen als auf den horizontalen Flächen. Auf diese Weise wird erreicht, dafl das Siliziummaterial an der schrägen Flanken 14 bereits frei liegt, wenn sich auf der horizontalen Flächen oberhalb der Ätzwanne 611 um der Hälfte der Ätzwanne 61 noch ein Rest 101 dei Oxidschicht 10 berindet Der Ätzvorgang wird dam beendet, wenn das Silizium an den Flanken 14 freigeleg bzw. geringfügig angeätzt ist Die frei liegendei Siliziumbereiche 14 stellen die Kontaktfenster de integrierten Schaltkreises dar. Die Oxiddicke betrag dann auf den einzelnen Bereichen zwischen 0,4 un< U μπτ- Dabei ist die Oxidschichtdicke 101 innerhalb de nicht von der Maskierschicht bedeckten, die Transistor herstellung betreffenden Bereiche etwa 0,4 μπι did
(Fig-7).
Wie aus der F i g. 8 ersichtlich ist, wird in einem weiteren Verfahrensschriit die Maskierungsschicht 12 entfernt. Es wird dann eine neue Maskierungsschicht, die vorzugsweise wieder aus Fotolack oder Aluminium besteht, aufgebracht, wobei diese Maskierungsschicht so strukturiert wird, daß von den frei liegenden Siliziumbereichen nur diejenigen bedeckt werden, die die nachfolgende n+'-Dotierung nicht erhalten sollen. Diese n* »Dotierung erfolgt durch Ionenimplantation von Donatorionen wie beispielsweise Phosphor, Arsen oder Antimon in relativ hoher Konzentration zur Bildung der Emittergebiete 16 bzw. der Kollektoranschlüsse 17. Die Konzentration bei der Ionenimplantation beträgt dabei etwa 10lb Ionen pro cm2. Der vorangehende fotolithographische Prozeß ist wiederum selbstjustierend.
Nach dem Implantationsschritt wird die Maskierungsschicht wieder abgelöst, und es schließt sich gegebenenfalls eine Temperung zur Einstellung der Emittereindringtiefe von z. B. 0,8 um an.
In einem weiteren Verfahrensschritt werden nun, wie in der Fig.9 dargestellt, mit Hilfe der an sich üblichen fotoüthographischen Verfahren oder mit Hilfe von Abhebetechniken (Lift-off-Techniken) die Leiterbahnen, die vorzugsweise aus Aluminium oder einer Alüminium-Kupfer-Silizium-Legierung bestehen, aufgebracht. Dabei sind die Aluminiumbannen in der F i g. 9 mit 18 bezeichnet. Der minimale Platzbedarf für einen integrierten bipolaren npn-Transistor, der nach dem v> beschriebenen Prozeß hergestellt wurde, beträgt bei Zugrundelegung von kleinsten Struklurabmessungen von 2μΐϋ und einer Justierungstoleranz von ±1 μηι, 22 μηι ■ 14μιη = 308 μπι2 (Fig. 10). Einzelheiten der Fig. 10, die bereits im Zusammenhang mit den anderen Figuren beschrieben wurden, tragen die entsprechenden Be/ugszeichen. Die strichpunktierte Linie zeigt die Mitte des Isolationsrahmens.
Mit Hilfe des erfindungsgemäßen Verfahrens sind außer der Herstellung von bipolaren npn-Transistoren auch alle übrigen wichtigen Elemente von integrierten bipolaren Schaltungen, wie z. B. pn-Dioden, Schottky-Dioden, Widerstände oder Multiemitter ohne Mehraufwand realisierbar.
Übliche laterale pnp-Transistoren sind ebenfalls ohne Mehraufwand integrierbar. Darüber hinaus ist der erfindungsgemäße Prozeß auch dazu geeignet, verbesserte pnp-Transistoren mit einer höheren Stromverstärkung herzustellen (Fig. 11), weil die Anordnung von Emitter- 161 und Kollektorbereichen 171 die Wirkung des parasitären Substrat-pnp-Transistors vermindert. Zur Realisierung eines solchen pnp-Transistors ist ein zusätzlicher Maskierungsschritt, der vorteilhafterweise ebenfalls selbstjustierend ist, und eine zusätzliche Borionenimplantation erforderlich. In einer Anordnung nach der Fig. 7, jedoch ohne das vierte Gebiet 921, werden durch eine Borimplantation der Emitterbereich 161 und der Kollektorbereich 171 hergestellt. Durch eine weitere Phosphorimplantation wird der Basisanschlußbereich 912 hergestellt. Diese beiden zuletzt genannten Schritte würden in dem durch die Fig. 1 bis 10 dargestellten Prozeßablauf zwischen den Prozeßstufen der F i g. 7 und 8 eingefügt werden.
Zur Verkleinerung des Kollektorbahnwiderstandes kann wahlweise eine η+ -Kollektortiefdiffusion vorgesehen werden. Die entsprechende Maskierung und Implantation erfolgt dann zwischen den Prozeßstufen, die in den F i g. 4 und 5 dargestellt sind.
Der vorgeschlagene Herstellungsprozeß ist außer für Massiv-Silizium-Substrate auch für SOS-Techniken geeignet.
Hierzu 3 Blatt Zeichnungen

Claims (11)

Patentansprüche:
1. Verfahren zur Herstellung einer monolithisch integrierten Halbleiterschaltung mit bipolaren Transistoren, die durch sie umgebende rahmenförmige Isolationszonen gegeneinander elektrisch isoliert sind, bei dem auf die Oberfläche eines Substrats aus dotiertem Halbleitermaterial eines bestimmten Leitungstyps eine erste elektrisch isolierende Schicht aufgebracht wird, in die mit Hilfe einer fotolithographischen Technik öffnungen zumindest für Transistorbereiche eingebracht werden, worauf durch diese öffnungen der ersten elektrisch isolierenden Schicht hindurch Material des Halbleitersubstrats abgetragen wird, so daß unterhalb der öffnungen Ätzwannen in dem Substrat entstehen, und bei dem in die sich unterhalb der Ätzwannen befindlichen Bereiche des Substrates Ladungsträger einer solchen Art eingebracht werden, daß unterhalb der Ätzwannen entgegengesetzt zu dem Substrat dotierte erste Gebiete entstehen, dadurch gekennzeichnet, daß je Transistor zwei Ätzwannen (61, 611) für Transistorbereiche und eine Ätzwanne (71) für den die Transistorbereiche umgebenden Isolationsrahmen ausgebildet werden, *5 daß vor der Herstellung der ersten Gebiete (9) des zum Substrat (1) entgegengesetzten Leitungstyps über der Ätzwanne (71) für den Isolationsrahmen ersten Maskierschichten (8) aufgebracht werden, daß diese ersten Maskierschichten (8) nach der Herstellung der ersten Gebiete (9) entfernt werden, daß die Anordnung getempert wird, so daß die in den ersten Gebieten (9) enthaltenen Ladungsträger weiter in das Substrat (1) hineindiffundieren, so daß zweite Gebiete (91) des zum Substrat (1) entgegengesetzten Leitungstyps entstehen, daß eine der Ätzwannen (61) für die Transistorbereiche mit einer zweiten Maskierschicht abgedeckt wird, daß in einem weiteren Verfahrensschritt unterhalb der Ätzwanne (71) für den IsolationsrahTnen und der anderen Ätzwanne (611) für die Transistorbereiche Ladungsträger eingebracht werden, so daß dritte Gebiete (72,92), die entgegengesetzt zu den zweiten Gebieten (91) dotiert sind, entstehen, wobei das unterhalb der anderen Ätzwanne (611) für die Iransistorbereiche angeordnete dritte Gebiet (92) als Basisbereich des bipolaren Transistors dient, daß die zweite Maskierschicht oberhalb der einen Ätzwanne (61) für die Transistorgebiete entfernt wird, und daß auf die Oberfläche der gesanüen Anordnung eine zweite elektrisch isolierende Schicht (10) aufgebracht wird, daß die gesamte Anordnung getempert wird, wodurch erreicht wird, daß die in den dritten Gebieten (72 und 92) angeordneten Ladungsträger eine größere Eindring- ss tiefe erreichen, so daß vierte Gebiete (721, 921) entstehen, und daß sich die zweiten Gebiete (9i) gleichzeitig so weit ausdehnen, daß sie zu einem fünften Gebiet (9Jl) zusammenwachsen, uaLi i". einem weiteren Verfahrensschritt eine dritte maskierende Schicht (12) aufgebracht wird, wobei diese dritte maskierende Schicht (12) nicht den Bereich oberhalb der anderen Äi/wanne (t>11) und nicht die diesem Bereich benachbarte Hälfte des Bereiches oberhalb der einen Ätzwanne (61) bedeckt, daß in <>s einem weiteren Verfahrensschritt die Oberfläche der gesamten Halbleiteranordnung in einer Ionen ätzanlage einem homogenen vertikalen Ionenstrahl ausgesetzt wird, wobei das Oxyd der zweiten elektrisch isolierenden Schicht (10) an den schrägen Flanken der öffnungen schneller abgetragen wird als auf den horizontalen Flächen, daß der Ätzvorgang dann beendet wird, wenn das Halbleitermaterial an den schrägen Flanken (14) frei liegt, daß in einem weiteren Verfahrensschritt die dritte maskierende Schicht (12) entfernt wird, daß eine vierte Maskierungsschicht aufgebracht wird, die so strukturiert wird, daß von den frei liegenden schrägen Flanken (14) des Halbleitermaterials diejenigen nicht bedeckt werden, in denen durch eine nachfolgende Dotierung ein entgegengesetzt zu dem Halbleitersubstrat (1) dotierter Emitterbereich (16) und Kollektorbereich (17) ausgebildet werden, daß die vierte Maskierungsschicht abgelöst wird und daß in einem weiteren Verfahrensschritt mit Hilfe von üblichen foiolithographischen Verfahrenstechniken oder mit Hilfe von Abhebetechniken Leiterbahnen (18) zur Kontaktierung des Emitter-, Basis- und Kollektorbereichs aufgebracht werden.
2. Verfahren zur Herstellung einer monolithisch integrierten Halbleiterschaltung mit bipolaren Transistoren, die durch sie umgebende rahmenförmige Isolationszonen gegeneinander elektrisch isoliert sind, bei dem auf die Oberfläche eines Substrats aus dotiertem Halbleitermaterial eines bestimmten Leitungstyps eine erste elektrisch isolierende Schicht aufgebracht wird, in die mit Hilfe einer fotolithographischen Technik öffnungen zumindest für Transistorbereiche eingebracht werden, worauf durch diese öffnungen der ersten elektrisch isolierenden Schicht hindurch Material des Halbleitersubstrats abgetragen wird, so daß unterhalb der öffnungen Ätzwannen in dem Substrat entstehen, und bei dem in die sich unterhalb der Ätzwannen befindlichen Bereiche des Substrats Ladungsträger einer solchen Art eingebracht werden, daß unterhalb der Ätzwannen entgegengesetzt zu dem Substrat dotierte erste Gebiete entstehen, dadurch gekennzeichnet, daß je Transistor zwei Äizwannen (61, 611) für Transistorbereiche und eine Ätzwanne (71) für den die Transistorbeieiche umgebenden Isolationsrahmen ausgebildet werden, daß vor der Herstellung der ersten Gebiete (9) des zum Substrat (1) entgegengesetzten Leitungstyps über der Ätzwanne (71) für den Isolationsrahnien erste Maskierschichten (8) aufgebracht werden, daß diese ersten Maskierschichten (8) nach der Herstellung der ersten Gebiete (9) entfernt werden, daß die Anordnung getempert wird, so daß die in den ersten Gebieten (9) enthaltenen Ladungsträger weiter in das Substrat (1) hineindiffundieren, so daß zweite Gebiete (91) des zum Substrat (1) entgegengesetzten Leitungstyps entstehen, daß eine der Ätzwannen (61) für die Transistorbereiche mit einer zweiten Maskierschicht abgedeckt wird, daß in einem weiteren Verfahrensschritt in dritte Gebiete (72) unterhalb der Ätzwanne (71) für den Isolationsrahmen Ladungsträger eingebracht werden, so daß di°se dritten Gebiete (72) entgegengesetzt zu den zweiten Gebieten (91) dotiert sind, daß die zweite Maskierschicht oberhalb der einen Ätzwanne (61) für die Transistorbereiche entfernt wird, und daß auf die Oberfläche der gesamten Anordnung eine zweite elektrisch isolie rencle Schicht (10) aufgebracht wird, daß die gesamte Anordnung getempert wird, wodurch erreicht wird, daß die in den dritten Gebieten (72) angeordneten
Ladungsträger eine größere Eindringtiefe erreichen, so daß vierte Gebiete (721) entstehen, und daß sich die zweiten Gebiete (91) gleichzeitig so weit ausdehnen, daß sie zu einem fünften Gebiet (911) zusammenwachsen, daß in einem weiteren Verfahrensschritt eine dritte maskierende Schicht (12) aufgebracht wird, wobei diese dritte maskierende Schicht nicht den Bereich oberhalb der anderen Ätzwanne (611) für die Transistorbereiche und nicht die diesem Bereich benachbarte eine Hälf'e des Bereiches oberhalb der einen Ätzwanne (61) für die Transistorbereiche bedeckt, daß in einem weiteren Verfahrensschritt die Oberfläche der gesamten Halbleiteranordnung in einer Ionenätzanlage einem homogenen vertikalen Ionenstrahl ausgesetzt wird, wobei das Oxyd der zweiten elektrisch isolierenden Schicht (10) an den schrägen Flanken der öffnungen schneller abgetragen wird als auf den horizontalen Flächen, daß der Ätzvorgang dann beendet wird, wenn das Halbleitermaterial an den schrägen Flanken (14) frei liegt, daß in einem weiteren Verfahrensschritt die dritte maskierende Schicht (12) entfernt wird, daß eine vierte Maskierungsschicht aufgebracht wird, die so strukturiert wird, daß von den frei liegenden Flanken (14) zunächst diejenigen nicht bedeckt werden, in denen durch eine nachfcVende Dotierung ein entgegengesetzt zu dem fünften Gebiet (9M) dotierter Emitterbereich (161) und Kollektorbereich (171) ausgebildet werden, daß die vierte Maskierungsschicht abgelöst wird, daß in einem zusätzlichen Maskierungsschicht von den frei liegenden Flanken (14) nur diejenige nicht bedeckt wird, die nachfolgend mit Ladungsträgern des gleichen Leitungstyps wie die Ladungsträger in dem fünften Gebiet (911) dotiert wird, wodurch ein Basisanschluß (912) entsteht, und daß in einem weiteren Verfahrensschritt von üblichen fotolithographischen Verfahrenstechniken oder mit Hilfe von Abhebetechniken Leiterbahnen (18) zur Kontaktierung des Emitter-, Basis- und Kollektorbereichs aufgebracht werden.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß als Substrat (1) ein Siliziumsubstrat verwendet wird.
4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß als erste elektrisch isolierende Schicht (2) eine thermisch oxidierte SiO2-Schicht aufgebracht wird.
5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß eine etwa 1,2 μιη dicke erste elektrisch isolierende Schicht (2) aufgebracht wird.
6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß als Maskierschichten Fotolackschichten oder Aluminiumschichten verwendet werden.
7. Verfahren nach einem der Ansprüche I bis 6, dadurch gekennzeichnet, daß als zweite elektrisch isolierende Schicht (10) eine durch thermische Oxidation erzeugte, etwa 0,8 μιτι dicke Schicht verwendet wird.
8. Verfahren nach einem der Ansprüche I bis 7, dadurch gekennzeichnet, daß die verschiedenen Temperungen so erfolgen, daü die fünften Gebiete (911) etwa 4 μιη von der Oberfläche der Ätzwannen (61 bzw. 611) aus gesehen in das Substrat (1) <ν> hineinreichen, daß die vierten Gebiete (721, 921) von dieser Oberfläche aus gesehen etwa I1J μιη in das Substrat (1) hineinreichen und daß die Emitterbereiche (16) bzw. die Kollektorbereiche (17) von den Flanken (14) aus gesehen etwa 0,8 μπι tief in das Substrat (1) hineinreichen.
9. Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dt3 das Einbringen von Ladungsträgern in die dritten Gebiete (72,92), in die ersten Gebiete (9), in die Emitterbereiche (16) und in die Kollektorbereiche (17) mit Hilfe der Ionenimplantation erfolgt.
10. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß der Emitterbereich (161), der Kollektorbereich (171) und der Basisanschluß (912) durch Ionenimplantation hergestellt werden, und daß diese Bereiche von den Flanken (14) aus gesehen etwa 0,8 μπι tief in das Substrat (1) hineinreichen.
11. Verfahren nach Anspruch 8 oder 9, dadurch gekennzeichnet, daß für die Ionenimplantation als Akzeptoren Boriunen und als Donatoren Phosphorionen verwendet werden.
DE2529598A 1975-07-02 1975-07-02 Verfahren zur Herstellung einer monolithisch integrierten Halbleiterschaltung mit bipolaren Transistoren Expired DE2529598C3 (de)

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