DE3223230A1 - Halbleitervorrichtung und verfahren zu ihrer herstellung - Google Patents

Halbleitervorrichtung und verfahren zu ihrer herstellung

Info

Publication number
DE3223230A1
DE3223230A1 DE19823223230 DE3223230A DE3223230A1 DE 3223230 A1 DE3223230 A1 DE 3223230A1 DE 19823223230 DE19823223230 DE 19823223230 DE 3223230 A DE3223230 A DE 3223230A DE 3223230 A1 DE3223230 A1 DE 3223230A1
Authority
DE
Germany
Prior art keywords
conductivity type
layer
region
impurity region
conductive layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE19823223230
Other languages
English (en)
Other versions
DE3223230C2 (de
Inventor
Koichi Kawasaki Kanzaki
Minoru Oomiya Saitama Taguchi
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Tokyo Shibaura Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP56096203A external-priority patent/JPS57211265A/ja
Priority claimed from JP56116082A external-priority patent/JPS5817661A/ja
Application filed by Tokyo Shibaura Electric Co Ltd filed Critical Tokyo Shibaura Electric Co Ltd
Publication of DE3223230A1 publication Critical patent/DE3223230A1/de
Application granted granted Critical
Publication of DE3223230C2 publication Critical patent/DE3223230C2/de
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
    • H01L27/0229—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of bipolar structures
    • H01L27/0233—Integrated injection logic structures [I2L]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H01L21/30608—Anisotropic liquid etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41708—Emitter or collector electrodes for bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Bipolar Transistors (AREA)
  • Bipolar Integrated Circuits (AREA)

Description

TOKYO SHIBAURA DENKI KABUSHIKI KAISHA TOKYO / Japan
Halbleitervorrichtung und Verfahren zu ihrer Herstellung
Die Erfindung betrifft eine Halbleitervorrichtung und ein Verfahren zu ihrer Herstellung, insbesondere eine solche, die eine bipolare integrierte Schaltung mit I2L-Elementen enthält.
Ein I*L-Element (integrierte Injektionslogik) ist ein Logikelement mit zusammengesetztem Aufbau, der einen Vertikaltransistor (z.B. einen npn-Transistor) von invertiertem Aufbau und einen Lateraltransistor (z.B.
einen pnp-Transistor) von komplementärem Aufbau zum Vertikaltransistor enthält. In einem I2L mit oben beschriebenem Aufbau dient der Lateraltransistor als Injektor für das Injizieren der Ladung in die Basis des Vertikaltransistors, der seinerseits als Inverter wirkt.
Aus diesem Grunde erhält ein I2L wesentliche Beachtung als Logikelement, das eine kleine Logikamplitude besitzt und sehr schnell mit niedrigem Energieverbrauch arbeiten kann. Da die Elementenisolation zwischen dem Vertikal- und dem Lateraltransistor unnötig ist, kann mit einem I2L eine hohe Integrationsdichte erzielt werden, so daß es sich für integrierte Schaltungen großen Umfangs eignet,
Da außerdem das IaL Bipolarprozeßtechnik aufweist, können auf demselben Chip andere Bipolarschaltkreise wie lineare Schaltungen oder ein ECL (emittergekoppelte Logik) leicht ausgebildet werden, womit ein integrierter Schaltkreis mit Vielfachfunktion hergestellt werden kann. .
Es wurden zahlreiche Untersuchungen angestellt, um beim I2L eine höhere Arbeitsgeschwindigkeit zu erreichen. Es wurde kürzlich dargelegt, daß es wichtig ist, eine kurze Speicherzeit zu erreichen, das ist die Zeit, die ein Schalttransistor benötigt, um die im Emitter- oder Basisbereich eines Schalttransistors der folgenden Stufe gespeicherten Minoritätsträger abzuführen. Dies ist z.B. beschrieben im IEEE Journal of Solid-state Circuits, Vol. SC-14. No. 2, April 1979, S. 327 bis 336. Um das Speichern der Minoritätsträger zu beseitigen, ist es ' zweckmäßig, das Konzentrationsprofil der Epitaxialhalbleiterschicht und des Emitterbereichs zu optimieren wie auch die Größe des Bereichs, in dem die Minoritätsträger gespeichert sind, so klein wie möglich zu halten. Aus dieser Sicht wurde bisher vorgeschlagen, ein I2L mit nachfolgend beschriebenem Verfahren herzustellen. Bei diesem bekannten Verfahren, das in den Fig. 1a bis 1c dargestellt ist, wird eine verdeckt liegende η -Schicht 2 selektiv in einem p-Siliciumsubstrat 1 gebildet. Nach Aufwachsen einer n-Epitaxialschicht 3 auf dem Substrat 1 wird ein dicker Feldoxidfilm 4 durch selektive Oxidation als Elementisolation gebildet. Nach selektiver Bildung eines Siliciumoxidfilms 5 auf dem das zukünftige Element bildenden Bereich mit einem CVD-Prozeß oder durch Fotodruck, wird Bor thermisch diffundiert, wobei der Siliciumoxidfilm 5 als Maske wirkt, um einen p-Basisbereich 6 und einen
p-Injektor 7 zu schaffen (Fig. 1a). In der nächsten Stufe wird ein arsendotierter, polykristalliner Siliciumfilm (Arsen ist e Lne η-Verunreinigung) über der gesamten Oberfläche des beschriebenen Aufbaus ausgebreitet. Der arsendotiertG, polykristalline Siliciumfilm wird selektiv geätzt zur Bildung eines η -polykristallinen Siliciummusters 8a und 8b in den Kollektorbereich bildenden Zonen (Fig. 1b). Durch Erhitzen wird eine thermische Oxidation vorgenommen, damit ein dicker thermischer Oxidfilm 9 um die polykristallinen Muster 8a und 8b und ein dünner thermischer Oxidfilm 10 auf dem p-Injektor 7 wächst. In die Musterbereiche 8a, 8b aus polykristallinem Silicum hineindotiertes Arsen diffundiert dabei in den p-Basisbereich 6 und bildet η -Kollektorbereiche 11a und 11b. Der dünne thermische Oxidfilm 10 wird weggeätzt, wodurch die polykristallinen Siliciummusterbereiche 8a und 8b als Kollektorelektroden 12a und 12b entstehen. Nachdem ein Aluminiumfilm über der gesamten Oberfläche ausgebreitet worden ist, wird der Aluminiumfilm am Feld- ■ oxidfilm 4 und der Siliciumoxidfilm 5 in einem Muster so weggeätzt, daß eine Basiselektrode 13 und eine Injektorelektrode 14 entsteht. Damit ist ein integrierter Schaltkreis mit I2L fertiggestellt (Fig. 1c). In den Fig. 1a bis 1c bezeichnen die Ziffern 15a bis 15d Basiskontaktlöcher, während die Ziffer 16 ein Injektorkontaktloch kennzeichnet.
Bei dem herkömmlichen Herstellungsverfahren ist beim Herstellen eines ein I2L enthaltenden integrierten Schaltkreises die gesamte Oberfläche des Substrats oxidiert worden, wobei unterschiedliche Xtzgeschwindigkeiten der polykristallinen η -Siliciummuster 8a und 8b und des p-Basisbereichs 6 bei niedriger Temperatur
ausgenutzt werden. Danach kann nur ein dünner Abschnitt über dem p-Basisbereich 6 geätzt werden. Die Basiskontaktlöcher können in Selbstausrichtung mit den Kollektorelektroden 12a und 12b hergestellt werden, so daß die Basiselektrode 13 in der Lage ist, den Basisbereich 6 mit einer größeren Fläche zu berühren. Außerdem kann der Bereich der Basiszone 6 kleiner gemacht werden als der Gesamtbereich der Kollektorzonen 11a und 1\b. Ein so hergestelltes I2L ist in der Lage, sehr schnell zu arbeiten, und das Verhältnis von Kollektorbereich zu Basisbereich (S /S) ist erhöht. Damit lassen sich ein verbesserter Stromverstärkungsfaktor (hpE) und eine. höhere Integration erzielen. Bei einem derartigen
I2L kommen jedoch die Kollektorbereiche 11a und 11b und die Basiskontaktlöcher 15a und 15b sehr nahe zusammen, wenn der Oxidfilm zu stark geätzt wird, so daß dann dazwischen ein Leckstrom fließt. 20
Folgende Probleme ergeben sich bei der hochentwickelten Flächenmustergestaltung eines I2L-Aufbaus. Die polykristalline η -Siliciumschicht, die im Muster so gestaltet wird, wie die polykristallinen η -Silicium-
.25 schichten 8a und 8b, und der p-Basisbereich 6 berühren einander. Um die polykristalline η -Siliciumschicht selektiv zu ätzen, werden die Ätzgeschwindigkeiten der polykristallinen α -Siliciumschicht und des p-Bäsisbereichs 6 so gesteuert, daß der p-Basisbereich 6 nicht geätzt wird, wenn er nach dem selektiven Ätzen der polykristallinen η -Siliciumschicht freiliegt. Um eine derartige selektive Ätzung zu erreichen, verwendet man ein Ätzmittel folgender Zusammensetzung; HF : HNO3 : CH3COOH =1:3:8. Die Ätzgeschwindig-
keit der polykristallinen n+-Siliciumschicht ist wenigstens zehnmal so hoch wie die des p-Basisbereichs
6. Ein Ätzmittel dieser Art eignet sich jedoch nicht für sehr hochentwickelte Ätzung. Wenn Breiten des κ Musters der polykristallinen η -Siliciumschicht 1 bis 2 μ betragen und das oben beschriebene Ätzmittel verwendet wird/ dann werden die Seitenflächen der polykristallinen η -Siliciumschicht durch isotropes Ätzen geätzt. Es ist deshalb schwierig, die Ätzung des
iQ polykristallinen η -Silic i.ummusters präzis zu steuern. Auch ist es schwierig, die Ätzgeschwindigkeit auf der gesamten Fläche eines Plähtchens konstant zu halten. Damit ist die Kompliziertheit des Musters begrenzt. Mittlerweile ist ein reaktives Ionenätzen (RIE) be-
^e kannt, bei dem durch anisotropes Ätzen Musterbreiten von 1 bis 2 μ erreicht werden. Derzeit jedoch ist noch kein RIE-Verfahren bekannt, welches selektive Ätzung einer polykristallinen η -Siliciumschicht und eines p-Bereiches ermöglicht. Wenn das herkömmliche RIE-" Verfahren zum Ätzen der polykristallinen η -Siliciumschicht eingesetzt wird, wird auch der p-Basisbereich geätzt. Dieses Verfahren eignet sich also nicht für die Herstellung eines I2L mit einem Aufbau gemäß Fig. 1c.
Unter Berücksichtigung vorstehend aufgeführter Probleme liegt der Erfindung die Aufgabe zugrunde, eine bipolare Halbleitervorrichtung mit I2L-Elementen und ein Verfahren zu ihrer Herstellung zu schaffen, wobei Basis-
QQ kontaktlöcher in selbstausgerichteter Weise in einer polykristallinen η -Siliciumschicht gebildet werden, die als Diffusionsquelle für einen I2L-Kollektorbereich oder als Kollektorleiterverbindung benutzt werden, um den äußeren Basisbereich des I2L-Gates so klein wie möglich zu halten, wodurch eine ausgefeilte Mustergestaltung erzielt wird und Leckströme zwischen Basis
O LLOLOU
und Kollektor des I2L vermieden werden, so daß eine erhöhte Dichte und Schaltgeschwindigkeit des I2L erzielt werden.
Gemäß der Erfindung wird eine Halbleitervorrichtung geschaffen, gekennzeichnet durch ein Halbleitersubstrat, auf dem eine Halbleiterschicht einer ersten Leitfähigkeitstype gebildet ist, einen vorspringenden Bereich, der über die Halbleiterschicht hervorragt und eine leitfähige Schicht der ersten Leitfähigkeitstype und einen ersten Isolierfilm aufweist, die auf der leitfähigen Schicht der ersten Leitfähigkeitstype ausgebildet sind, einen zweiten Isolierfilm, der auf Seitenflächen der Vorsprünge gebildet ist, einen Störstellenbereich einer zweiten Leitfähigkeitstype, der in einem vertieft liegenden Bereich um den vorspringenden Bereich ausgebildet ist, und eine Leitungsverbindungsschicht, die mit dem Störstellenbereich der zweiten Leitfähigkeitstype verbunden ist, wobei der Störstellenbereich der zweiten Leitfähigkeitstype von der leitfähigen Schicht der ersten Leitfähigkeitstype durch die Seitenflächen des vorspringenden Bereichs getrennt ist.
Des weiteren wird gemäß der Erfindung ein Verfahren zur Herstellung einer solchen Halbleitervorrichtung geschaffen, welches durch folgende Schritte gekennzeichnet ist: ein erster Störstellenbereich einer zweiten Leitfähigkeitstype wird in einer Halbleiter- . schicht einer ersten Leitfähigkeitstype gebildet, die über einem Halbleitersubstrat ausgebildet ist; eine leitfähige Schicht der ersten Leitfähigkeitstype wird selektiv auf dem ersten Störstellenbereich der zweiten Leitfähigkeitstype ausgebildet, und es wird eine erste Isolierschicht über der Leitfähigkeitsschicht der ersten Leitfähigkeitstype erzeugt; es wird ein vor-
springender Bereich durch anisotropes Ätzen erzeugt, der die leitfähige Schicht der ersten Leitfähigkeitstype und die erste Isolierschicht umfaßt, wobei die erste Isolierschicht als Maske dient, so daß eine Nut entsteht, die wenigstens bis zum ersten Störstellenbereich der zweiten Leitfähigkeitstype reicht; zum Abdecken der gesamten Oberfläche wird ein zweiter Iso-
2Q lierfilm gebildet und gleichzeitig wird ein zweiter StörStellenbereich der zweiten Leitfähigkeitstype am >3.rund der Nut erzeugt? der zweite Isolierfilm wird selektiv derart weggeätzt, daß er nur an den Seitenflächen des \rorspringanilerx Bereichs stehenbleibt;
,g es wird ein© Leiterschicht abgelagertf die mit dem zweiten Sfeörstellenberaich der zweiten Leitfähigkeit=; type ski Grund der Nut leitend verbunden ist.
Zuerst wird, um auf einer leitenden Schicht wie einer
2Q polykristallinen η -Siliciumschicht, ein Muster auszubilden, welches für die Kollektorleitungsverbindung benützt wird, gemäß der Erfindung anisotropes Ätzen, etwa das RIE-Verfahren, angewendet, um die leitende Schicht selektiv zu ätzen. Außerdem erstreckt sich die Rille oder Nut, die im Halbleitersubstrat gebildet wird, über die leitende Schicht hinaus. Daraus folgt, daß ein Kollektorbereich in einer nicht geätzten Fortsetzung gebildet wird, während das Basiskontaktloch im unteren Abschnitt der Rille gebildet wird. Das Basiskontaktloch kann deshalb die Kollektorschicht nicht berühren, so daß ein Leckstromfluß oder Kurzschluß dazwischen verhindert ist. Ein nach diesem Verfahren gemäß der Erfindung hergestelltes I2L besitzt eine sehr feine Musterung, die für hohe Dichte erforderlich ist. Zum zweiten wird gemäß der Erfindung ein Metall oder ein Metallsilizid für einen Schottky-
JZZOZOU
Kollektor und einen Kollektorelektrodenanschluß verwendet. Das I2L gemäß der Erfindung hat eine kleine Logikamplitude verglichen mit herkömmlichen I2L. Somit besitzt der Kollektorelektrodenanschluß einen niedrigen Widerstand, was bedeutet, daß das I2L mit hoher Geschwindigkeit arbeitet und geringen Energieverbrauch hat.
Im einzelnen zeigt die Zeichnung:
Fig. 1a bis 1c eine Schnittwiedergabe zur Verdeutlichung der Herstellungsschritte eines IaL nach herkömmlichem Verfahren;
Pig. 2a bis 2f Schnittdarstellungen, die die Herstellungsschritte eines ersten Ausführungsbeispiels des erfindungsgemäßen I2L ' zeigen;
Fig. 3 das Ersatzschaltbild einer I2L-Gate-
Schaltung mit Schottky-Kollektor;
Fig. 4a bis 4f Schnittbilder, die die Herstellungsschritte eines anderen erfindungs'gemäßen Ausführungsbeispiels des I2L zeigen; und
Fig. 5a bis 5e Schnitte für die Erläuterung der Herstellungsstufen eines dritten Ausführungsbeispiels des erfindungsgemäßen I2L.
Die Beschreibung gilt zunächst dem ersten Ausführungsbeispiel des I2L unter Bezugnahme auf die Fig. 2a bis
2f. Gemäß Pig. 2a wird Antimon selektiv in ein p-~Siliciumsubstrat 101 diffundiert, um eine versenkt liegende η -Schicht 102 darin auszubilden. Nach dem Aufwachsen einer n-Silieiumepitaxialschicht 103 (Halbleiter einer ersten Leitfähigkeitstype) wird um einen für die Bildung eines I2L-Gates vorgesehenen Bereiches ein Feldoxidfilm 104 ausgebildet. Ein P -Basisbereich 105 (erster Störstellenbereich einer zweiten Leitfähigkeitstype) für eigenleitende npn-Transistoren wird durch Ionenimplantation oder thermische Diffusion in einem Teil der Siliciumepitaxialschicht 103 ausgebildet. Durch thermische Oxidation/ CVD-Filmbildung oder selektives Ätzen wird ein Siliciumoxidfilm 106 hergestellt, um den Basisbereich des pnp-Transistors zu überdecken. Anschließend werden nacheinander ein AS-dotierter, polykristalliner η Siliciumfilm 108, ein CVD-SiO2-FiIm 109 und ein Siliciumnitridfilm 110 gebildet.
Durch Fotoätzen auf dem Siliciumnitridfilm 110 wird ein Widerstandsmuster (nicht gezeigt) ausgebildet. Der Siliciumnitridfilm 110 wird dann unter Verwendung des Widerstandsmusters als Maske geätzt, wodurch Siliciumnitridfilmmuster 110a und 110b entstehen. Unter Verwendung der Siliciumnitridfilmmuster 110a und 110b als Maske wird der CVD-SiO^-FiIm 109 geätzt, so daß CVD-SiO2-Filmmuster 109a und 109b entstehen. Freiliogende Bereiche des polykristallinen η -Siliciumfilins 108 werden dann unter Verwendung eines Ätzmittels in der Form HF X HNO3 : CH3COOH =1 : 3 : 8 oder durch reaktives Ionenätzen geätzt (Fig. 2b). Der polykristalline η -Siliciumfilm 108 kann einen Doppelschichtaufbau haben, "in dem eine Schicht aus einem Metall wie Wolfram oder Molybdän mit hohem Schmelzpunkt oder eine
OZZOZOU
Schicht aus einem Metallsilizid wie Molybdänsilizid mit hohem Schmelzpunkt auf der pi Siliciumschicht ausgebildet ist.
mit hohem Schmelzpunkt auf der polykristallinen n+-
Freiliegende Zonen des Siliciumsubstrats in Fig. 2b werden dann durch anisotropes Ätzen etwa nach dem RIE-Verfahren geätzt, um Rillen 107 (Fig. 2c) herzustellen. Die Rillen oder Nuten 107 können so tief sein, daß sie den ρ Basisbereich 105 erreichen oder unter den ρ -Basisbereich 105 hinabgehen. Der Grund dieser Nuten 107 liegt gewöhnlich tiefer als die unterste Fläche der Halbleiterj-.chicht. 103 der ersten Leitfähigkeitstype (die Kollekiorbereiche 113a und 113b, die im ρ -Basisbereich 1OS durch Diffusion unter Verwendung der polykristallinen η -Siliciumschicht 108 als Diffusionsquelle hergestellt werden, werden später beschrieben) . Genauer gesagt, beträgt die Tiefe der Nuten 107 gegenüber dem Siliciumsubstrat häufig vorzugsweise 0,15 bis 0,7 μ. Sind die Nuten 107 flacher als oben angegeben, diffundieren die n-Störstellen im polykristallinen η -Siliciumbereich transversal, was zu einem Leckstromfluß zwischen Basis und Kollektor führt. Werden die Nuten 107 jedoch tiefer ausgeführt, ist die Trennung zwischen ρ -Basisschicht 112 und ρ Basisschicht 105 zu weit, worunter die Arbeitsgeschwindigkeit des I2L leidet, was aus Fig. 2e deutlich wird. Dies trifft auch für den Doppelschichtaufbau zu, bei dem Molybdänsilizid auf den polykristallinen η -Siliciummustern 108a und 108b abgelagert ist. Bei dieser Anordnung ist der Leitungsverbindungswiderstand besonders herabgesetzt.
Das so entstandene Plättchen wird in einem Dampfstrom niedriger Temperatur oder in einer feuchten Atmosphäre von 700 bis 9000C getempert. Da die Ätzge-
schwindigkeit der polykristallinen η -Siliciummuster 108a und 108b vier- bis zehnmal höher liegt als die der n-Siliciumepitaxialschicht 103 oder der p~-Basiszone 105f wird ein dicker thermischer Oxidfilm 111a an den freiliegenden Seitenflächen der polykristallinen η Siliciummuster 108a und 108b erzeugt, während sich ein dünner thermischer OxidfiLm 111b an den freiliegenden ΙΟ Flächen der n-Siliciumepitaxialschicht 103-und den freiliegenden Seitenflächen des ρ -Basisbereichs bildet, wie in Fig. 2d gezeigt.
Wie die Fig,. 2e zeigt, werden durch den dünnen thermi- IQ sehen Oxidfilm 111b p-Störstellen z.B. aus Bor im Ionenimplantierungsverfahren eingebracht. Anschließend wird das Plättchen getempert, wobei eine äußere ρ Basisschicht 112 gebildet wird. Gleichzeitig wird in den polykristallinen η -Siliciummustern 108a und 108b " enthaltenes Arsen in die polykristalline Siliciumschicht 103 hineindiffundiert zur Bildung von η Kollektorbereichen 113a und 113b.
' Wie Fig. 2f zeigt, wird ein Teil des dünnen thermisehen Oxidfilms 111b, der auf dem Grund der Nut 107 ausgebildet ist, durch anisotropes Ätzen in selbstjustierender Weise zur Bildung von Kontaktlöchern geätzt. Eine Al-Si-Legierungsmetallschicht wird abgelagert und überdeckt die gesamte Fläche. Sie wird zur Bildung einer Injektorelektrode 114 und einer 3asiselektrode 115, die die Basiskontaktlöcher verbindet, mustermäßig gestaltet. Damit ist ein I2L gemäß Fig. 2f hergestellt.
Das obige Ausführungsbeispiel zeigt, daß die η -Kollektorschichten und die polykristallinen η -Siliciummuster 108a und 108b der Vertikaltransistoren durch Vorsprünge
O ΔΔ.Ο
gebildet werden, die durch Nuten 107 voneinander getrennt sind. Dadurch erstrecken sich die η -Kollektorschichten nicht transversal. Diese Schichten liegen dadurch nicht für die selbstjustierenden Basiskontaktlöcher am Grund der Nuten 107 frei. Leckstromfluß und Kurzschluß zwischen Basis und Kollektor des I2L sind damit verhindert. Außerdem wird anisotropes Ätzen wie das RIE-Verfahren für das Steuern der Musterabmessungen der η -Kollektorschichten verwendet. Man erhält dadurch eine bipolare integrierte Schaltung mit sehr schnell arbeitenden I2L-Elementen bei hoher Elementendichte.
Bei dem beschriebenen Beispiel wird mit Arsen dotiertes polykristallines η -Silicium verwendet. Es ist jedoch auch möglich, das polykristalline Silicium mit Phosphor oder anderen Verunreinigungen zu dotieren.
Ein I2L-Gate gemäß einem anderen Ausführungsbeispiel der Erfindung wird nun beschrieben. Fig. 3 zeigt eine I2L-Gate-Schaltung mit Schottky-Kollektor. Die Zeichnung zeigt mit 141 einen Vertikal-npn-Transistor mit invertiertem Aufbau, mit 142 einen Lateral-pnp-Transistor der Komplementärtype zum Vertikal-npn-Transistor 141 und mit 143., 143„ und 143., Schottky-Sperrdioden, die mit dem Kollektor des Lateral-pnp-Transistors 142 verbunden sind. Der genaue Aufbau der I2L-Gate-Schaltung und ihr Herstellungsverfahren nach einem weiteren Ausführungsbeispiel der Erfindung werden nun in Verbindung mit den Fig. 4a bis 4f beschrieben.
Die Fig. 4a zeigt, daß auf einem p-Siliciumsubstrat 151 eine η -Störstellenschicht 152 und eine n-Epitax: alschicht 153 ausgebildet sind und zur Bildung eines
Feldoxidfilms 154 eine selektive Oxidation vorgenommen ist. Nachdem ein relativ dünner SiO0-FiIm 155 gebildet ist, der die gesamte Oberfläche bedeckt, wird ein ρ -Bereich 156 mit einer Störstellenkonzentration gebildet, durch die eine interne Basisschicht des I2L bestimmt wird, und zwar in der n-Epitaxialschicht 153. Der p~-Bereich 156 kann durch Einsatz von Implantation
^q beschleunigter Borionen erzeugt werden. Nachdem gemäß Fig. 4b ein Teil des dünnon SiO -Films 155 weggeätzt ist, werden nacheinander fine Schottky-Metallschicht 157 und ein CVD-SiO2-FiIm 158 (bei niedriger Temperatur, damit die Metalle durch.das CVD-Verfahren nicht
jg legieren) gebildet. Wie Fig. 4c zeigt, werden die Schottky-Metallschicht 157 und der CVD-SiO3-FiIm 158 selektiv mit Hilfe einer Fotowiderstandsfilmmaske geätzt, wobei die Ätznuten in die Epitaxialschicht 153 hineinreichen. Damit sind vorspringende Bereiche erzeugt. Das RIE-Verfahren wird vorzugsweise für das Ätzen der Schottky-Metallschicht 157 und des CVD-SiO3-Films 158 in im wesentlichen vertikaler Richtung eingesetzt. Bei niedriger Temperatur, so daß das Metall durch das CVD-Verfahren nicht legiert, wird gemäß Fig. 4d ein CVD-SiN-FiIm 159 gebildet, der die gesamte Fläche überdeckt. Anschließend werden stark positive Störstellen, beispielsweise Bor, unter Verwendung des CVD-SiO3-FiImS als Maske durch Ionenimplantation eingebracht. Die p-Störstellen werden durch Bestrahlen mit Laserstrahlen aktiviert. Das Metall hat dabei uinon hohen Reflexionskoeffizienten, so daß die Schottky-Metallschicht 157 nicht auf hohe Temperatur aufgeheizt wird, während das Silicium auf eine hohe Temperatur kommt. Wie in Fig. 4e gezeigt, werden nur die äußeren ρ -Basisbereiche 160 aktiviert. Danach wird, wie in Fig. 4f zu sehen, ein Teil des CVD-SiN-Films 159 im
RIE-Verfahren weggeätzt, so daß der CVD-SiN-FiIm 159 nur an den Seitenflächen der Vorsprünge, die die Epitaxialschicht 153, die Schottky-Metallschicht 157 und den CVD-SiO3-FiIm 158 enthalten,' verbleibt. Anschließend wird ein Metall zur Bildung einer metallischen Leitungsverbindung 161 abgelagert. Die Metallleitungsverbindung 161 wird dann für die Fertigstel- ^q lung des I2L gesintert.
Das im beschriebenen Verfahren hergestellte I2L besitzt folgende Eigenschaften:
(1) Da der Kollektor des npn-Transistors 141 eine Schottky-Klemmschaltung bildet, ist die logische Amplitude kleiner als bei herkömmlichen Anordnungen, bei denen die polykristalline η -Siliciumleitungsverbindung auf der η -Kollektorschicht liegt. Das I2L gemäß der Erfindung hat eine kleine parasitäre " Kapazität. Es wird deshalb ein sehr schnell arbeitendes I2L mit hoher Elementendichte, erhalten. Da die Kollektorleitungsverbindung ein Metall enthält, ist außerdem der Verbindungswiderstand praktisch vernachlässigbar.
(2) Da der äußere ρ -Basisbereich 160 einen hinreichend vertikalen Abstand von der Schottky-Metallschicht 157 hat, ist die dielektrische Festigkeit zwischen der äußeren Basis und dem Kollektor herabgesetzt.
(3) Da das Metall für den Kollektoranschluß mit einem anderen Anschlußmaterial geringen Widerstands im Herstellungsverfahren verwendet werden kann, kann in der Praxis eine zweischichtige leitende Verbindung hergestellt werden.
Es läßt sich mit dem beschriebenen I2L eine Vorrichtung · von hoher Güte und guten Eigenschaften leicht herstellen.
AIs Schottky-Metall kommen Wolfram, Aluminium, Gold, Plutonium oder dgl. infrage. Der Silizidfilm kann Suizide der genannten Metalle enthalten.
Ein I2L nach einem weiteren Ausführungsbeispiel der Erfindung wird in Verbindung mit den Fig. 5a bis 5e beschrieben. Gemäß Fig. 5a sind auf einem.p-Silicium-
XO substrat 171 in derselben Weise wie bei Fig. 4a bis 4f ein η -Störstellenbereich 172 und eine n-Epitaxialschicht 173 ausgebildet. Durch selektive Oxidation werden dann Feldoxidfilme 174 erzeugt. Nachdem ein relativ dünner SiO„-Film 175 erzeugt worden ist, wird in der n-Epitaxialschicht 173 ein ρ -Bereich ausgebildet. Im Anschluß daran werden nacheinander eine Schottky-Metallschicht 177 und ein CVD-SiO2-FiIm 178 durch das CVD-Verfahren bei niedriger Temperatur erzeugt. Wie in Fig. 5b gezeigt, werden die Schottky-Metallschicht 177 und der CVD-SiO2-FiIm 178 unter Verwendung einer Fotowiderstandsfilmmaske selektiv geätzt. Wenn die Schottky-Metallschicht 177 beispielsweise aus Aluminium besteht, wird sie mit einem Ätzmittel aus Phosphorsäure geätzt, und der CVD-SiO2-FiIm 178 überragt dann das ausgeätzte Muster der Schottky-Metallschicht.
Gemäß Fig. 5c werden p-Störstellen, etwa Bor, durch Ionenimplantation mit relativ hoher Konzentration zur Bildung von externen Basisbereichen eingebracht, wobei der CVD-SiO2-FiIm 178 als Maske dient. Danach wird durch Ablagerung bei niedriger Temperatur ein CVD-SiN-Fim 179 gebildet, und anschließend werden Laserstrahlen auf die dotierte Schicht aufgestrahlt, die dann aktiviert wird und ausgedehnte ρ -Basisbereiche 180 bildet. I,"n Anschluß firan wird, wie es Fig. 5d
zeigt, der CVD-SiN-FiIm 179 im RIE-Verfahren selektiv weggeätzt, so daß der CVD-SiN-FiIm 179 nur an den Seitenflächen der die Schottky-Metallschicht 177 und den CVD-SiO2-FiIm 178 enthaltenden Vorsprünge übrigbleibt. Zur Bildung metallischer Leitungsverbindungen 181, die die ρ -Basisbereiche 180 miteinander verbinden, wird ein Metall niedergeschlagen, wie in Fig. jQ 5e gezeigt. Schließlich wird die metallische Leitungsverbindung 181 gesintert, so daß das I2L fertig ist. Dieses hat dieselben Eigenschaften, wie das in den Fig. 4a bis 4f gezeigte I2L.
j5 Mit Hilfe der Erfindung kann ein sehr schnell arbeitendes I2L gefertigt werden, das einen geringen Energieverbrauch aufweist. Bei den beschriebenen Ausführungsbeispielen wurde ein bipolares I2L beschrieben, doch ist die Erfindung auf diese Ausführungsform nicht beschränkt, sondern kann auch auf Feldeffekttransistoren angewendet werden.

Claims (13)

  1. TOKYO SHIBAURA DENKI KABUSHIKI KAISHA TOKYO / Japan
    5
    Halbleitervorrichtung und Verfahren zu ihrer Herstellung 10
    Patentansprüche
    (\l Halbleitervorrichtung, gekennzeichnet durch ein Halbleitersubstrat (101), auf dem eine Halbleiterschicht (102) einer ersten Leitfähigkeitstype gebildet ist, einen vorspringenden Bereich, der über die Halbleiterschicht hervorragt und eine leitfähige Schicht der ersten Leitfähigkeitstype und einen ersten Isolierfilm aufweist, die auf der leitfähigen Schicht der ersten Leitfähigkeitstype ausgebildet sind, einen zweiten Isolierfilm (111a, 111b), der auf Seitenflächen der Vorsprünge gebildet ist, einen Störstellenbereich einer zweiten Leitfähigkeitstype, der in einem vertieft liegenden Bereich um den vorspringenden Bereich ausgebildet ist, und eine Leitungsverbindungsschicht (115), die mit dem Störstellenbereich der zweiten Leitfähigkeitstype verbunden ist, wobei der Störstellenbereich der zweiten Leitfähigkeitstype von der leitfähigen Schicht der ersten Leitfähigkeitstype durch die Seitenflächen des vorspringenden Bereichs getrennt ist.
  2. 2. Vorrichtung nach Anspruch 1, dadurch g e k e η η ■ zeichnet , daß die Halbleiterschicht eine n-Epitaxialschicht und einen bereichsweise auf der n-Epitaxialschicht ausgebildeten p-Bereich aufweist und daß die leitfähige Schicht der ersten Leitfähigkeitstype auf dem p-Bereich ausgebildet ist.
  3. IQ 3. Vorrichtung nach Anspruch 2, dadurch g e k e η η zeichnet , daß die leitfähige Schicht der ersten Leitfähigkeitstype einen Schottky-übergang bildet.
  4. 4. Vorrichtung nach Anspruch 1, dadurch g e k e η η zeichnet , daß zwischen der leitfähigen Schicht der ersten Leitfähigkeitstype und dem ersten Isolierfilm eine polykristalline Siliciumschicht (108) ausgebildet ist.
  5. 5. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet , daß die Halbleiterschicht einen Emitter eines npn-Transistors eines I2L-Gates darstellt, daß der Störstellenbereich eine Basis des npn-Transistors und gleichzeitig einen Emitter eines pnp-Transistors des I2L-Gates bildet und daß die leitfähige Schicht der ersten Leitfähigkeitstype ein Kollektor des npn-Transistors ist.
  6. 6. Verfahren zur Herstellung einer Halbleitervorrichtung, gekennzeichnet durch folgende Schritte:
    (a) ein erster StörsteIlenbereich einer zweiten Leitfähigkeitstype wird in einer Halbleiterschicht einer ersten Leitfähigkettstype gebildet, die über einem Halbleitersubstrat ausgebildet ist; (b)' eine leitfähige Schicht der ersten Leitfähigkeits-
    type wird selektiv auf dem ersten Störstellenbereich der zweiten Leitfähigkeitstype ausgebildet, und es wird eine erste Isolierschicht über der Leitfähigkeitsschicht der ersten Leitfähigkeitstype erzeugt;
    (c) es wird ein vorspringender Bereich durch anisotropes Ätzen erzeugt, der die leitfähige Schicht der ersten Leitfähigkeitstype und die erste Isolierschicht umfaßt, wobei die erste Isolierschicht als Maske dient, so daß eine Nut entsteht, die wenigstens bis zum ersten Störstellenbereich der zweiten Leitfähigkeitstype reicht;
    (d) zum Abdecken der gesamten Oberfläche wird ein
    zweiter Isolierfilm gebildet und gleichzeitig wird ein zweiter Störstellenbereich der zweiten Leitfähigkeitstype am Grund der Nut erzeugt;
    (e) der zweite Isolierfilm wird selektiv derart weggeätzt, daß er nur an den Seitenflächen des vor-' springenden Bereichs stehenbleibt;
    (f) es wird eine Leiterschicht abgelagert, die mit dem zweiten Störstellenbereich der zweiten Leitfähigkeitstype am Grund der Nut leitend verbunden ist.
  7. 7. Verfahren nach Anspruch 6, dadurch gekennzeichnet , daß die Leitfähigkeitschicht der ersten Leitfähigkeitstype einen Schottky-Ubergang aufweist.
  8. 8. Verfahren nach Anspruch 6, dadurch gekennzeichnet , daß Störstellen der zweiten Leitfähigkeitstype durch Ionenimplantation gebildet sind, um den zweiten Störstellenbereich der zweiten Leitfähigkeitstype im Schritt (d) zu bilden.
    •.:"ν·: HIV:·: -"
    -A-
  9. 9. Verfahren nach Anspruch 6, dadurch gekennzeichnet ι daß die leitende Schicht der ersten Leitfähigkeitstype im Schritt (b) eine polykristalline Siliciumschicht enthält, die mit Störstellen der ersten Leitfähigkeitstype dotiert ist und daß im Halbleiterbereich der zweiten Leitfähigkeitstype, die im Schritt (a) gebildet ist, eine Halbleiterschicht der ersten Leitfähigkeitstype unter Verwendung der polykristallinen Siliciumschicht als Diffusionsquelle gebildet wird, während in Schritt (d) der zweite Störstellenbereich der zweiten Leitfähigkeitstype erzeugt wird.
  10. 10·. Verfahren nach Anspruch 9, dadurch gekennzeichnet , daß die Bodenfläche der Nut tiefer als die untere Fläche der Halbleiterschicht der ersten Leitfähigkeitstype gelegt wird, die durch Diffusion von Störstellen in die polykristalline Siliciumschicht gebildet ist.
  11. 11. Verfahren nach Anspruch 10, dadurch gekennzeichnet , daß die Ätztiefe der Nut 0,15 bis 0,7 μ beträgt.
  12. 12.· Verfahren nach Anspruch 6, dadurch gekennzeichnet , daß die erste Leitfähigkeitstype n-leitfähig und die zweite Leitfähigkeitstype p-leitfähig ist.
  13. 13. Verfahren nach Anspruch 6, dadurch gekennzeichnet , daß die Halbleiterschicht der ersten Leitfähigkeitstype einen Emitter eines npn-Transistors eines I2L-Gates, der Halbleiterbereich der zweiten Leitfähigkeitstype eine Basis des npn-Transistors und einen Emitter eines pnp-Transistors des I2L-Gates und die leitfähige Schicht der ersten Leitfähigkeitstype einen Kollektor des npn-Transistors darstellen.
DE19823223230 1981-06-22 1982-06-22 Halbleitervorrichtung und verfahren zu ihrer herstellung Granted DE3223230A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP56096203A JPS57211265A (en) 1981-06-22 1981-06-22 Manufacture of bipolar type integrated circuit
JP56116082A JPS5817661A (ja) 1981-07-24 1981-07-24 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
DE3223230A1 true DE3223230A1 (de) 1983-02-17
DE3223230C2 DE3223230C2 (de) 1988-07-14

Family

ID=26437412

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19823223230 Granted DE3223230A1 (de) 1981-06-22 1982-06-22 Halbleitervorrichtung und verfahren zu ihrer herstellung

Country Status (2)

Country Link
US (1) US4539742A (de)
DE (1) DE3223230A1 (de)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0147249B1 (de) * 1983-09-19 1989-01-18 Fairchild Semiconductor Corporation Verfahren zum Herstellen von Transistorstrukturen mit durch isolierende Schichten begrenzten Übergängen und so hergestellte Strukturen
US4713355A (en) * 1984-04-16 1987-12-15 Trw Inc. Bipolar transistor construction
US5065208A (en) * 1987-01-30 1991-11-12 Texas Instruments Incorporated Integrated bipolar and CMOS transistor with titanium nitride interconnections
US4847670A (en) * 1987-05-11 1989-07-11 International Business Machines Corporation High performance sidewall emitter transistor
US4916083A (en) * 1987-05-11 1990-04-10 International Business Machines Corporation High performance sidewall emitter transistor
US5005066A (en) * 1987-06-02 1991-04-02 Texas Instruments Incorporated Self-aligned NPN bipolar transistor built in a double polysilicon CMOS technology
US4784966A (en) * 1987-06-02 1988-11-15 Texas Instruments Incorporated Self-aligned NPN bipolar transistor built in a double polysilicon CMOS technology
US5075241A (en) * 1988-01-29 1991-12-24 Texas Instruments Incorporated Method of forming a recessed contact bipolar transistor and field effect device
JP2905500B2 (ja) * 1988-07-27 1999-06-14 三菱電機株式会社 半導体装置の製造方法
US4997776A (en) * 1989-03-06 1991-03-05 International Business Machines Corp. Complementary bipolar transistor structure and method for manufacture
JPH0779102B2 (ja) * 1990-08-23 1995-08-23 富士通株式会社 半導体装置の製造方法
US5328857A (en) * 1992-09-25 1994-07-12 Sgs-Thomson Microelectronics, Inc. Method of forming a bilevel, self aligned, low base resistance semiconductor structure
EP0600693A3 (de) * 1992-11-30 1994-11-30 Sgs Thomson Microelectronics Selektives Grabenätzen und selbstausrichtende Basis-Emitter-Struktur.
US5338698A (en) * 1992-12-18 1994-08-16 International Business Machines Corporation Method of fabricating an ultra-short channel field effect transistor
JPH07235602A (ja) * 1994-02-21 1995-09-05 Mitsubishi Electric Corp Ｉｉｌ回路を有する半導体装置およびその製造方法
US5455449A (en) * 1994-06-30 1995-10-03 National Semiconductor Corporation Offset lattice bipolar transistor architecture
JP3489265B2 (ja) * 1995-05-19 2004-01-19 ソニー株式会社 半導体装置の製法
KR100689884B1 (ko) * 2005-02-15 2007-03-09 삼성전자주식회사 쇼트키 다이오드를 이용한 노이즈 제거를 위한 반도체 소자및 그 제조방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1571621A (en) * 1975-12-29 1980-07-16 Philips Electronic Associated Integrated circuits and their manufacture
EP0021403A1 (de) * 1979-06-29 1981-01-07 International Business Machines Corporation Selbstjustierende Halbleiterschaltungen

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2757762C2 (de) * 1977-12-23 1985-03-07 Siemens AG, 1000 Berlin und 8000 München Monolithische Kombination zweier komplementärer Bipolartransistoren
FR2420241A1 (fr) * 1978-03-14 1979-10-12 Thomson Csf Structure d'operateur logique a haute densite d'integration
EP0030147B1 (de) * 1979-11-29 1983-05-11 Kabushiki Kaisha Toshiba Verfahren zur Herstellung einer integrierten Halbleiter-Schaltung
JPS56115560A (en) * 1980-02-18 1981-09-10 Toshiba Corp Manufacture of semiconductor device
JPS5936432B2 (ja) * 1980-08-25 1984-09-04 株式会社東芝 半導体装置の製造方法
US4433470A (en) * 1981-05-19 1984-02-28 Tokyo Shibaura Denki Kabushiki Kaisha Method for manufacturing semiconductor device utilizing selective etching and diffusion

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1571621A (en) * 1975-12-29 1980-07-16 Philips Electronic Associated Integrated circuits and their manufacture
EP0021403A1 (de) * 1979-06-29 1981-01-07 International Business Machines Corporation Selbstjustierende Halbleiterschaltungen

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
25. International Electron Devices Meeting, Technical Digest, 1979, S. 201-204 *

Also Published As

Publication number Publication date
DE3223230C2 (de) 1988-07-14
US4539742A (en) 1985-09-10

Similar Documents

Publication Publication Date Title
DE3889245T2 (de) Integrierter und kontrollierter Leistungs-MOSFET.
DE3650248T2 (de) Verfahren zur Herstellung von integrierten Halbleiterschaltungen mit einem bipolaren Transistor und einem Feldeffekttransistor mit isolierter Steuerelektrode.
DE3587231T2 (de) Verfahren zum herstellen einer dmos-halbleiteranordnung.
DE3245064C2 (de)
DE3223230A1 (de) Halbleitervorrichtung und verfahren zu ihrer herstellung
DE3202608C2 (de)
DE4445345C2 (de) Verfahren zur Herstellung eines Bipolartransistors
DE3545040C2 (de) Verfahren zur Herstellung einer vergrabenen Schicht und einer Kollektorzone in einer monolithischen Halbleitervorrichtung
DE2612667A1 (de) Verfahren zur herstellung dielektrisch isolierter halbleiterbereiche
DE2916364C2 (de)
DE2655400A1 (de) Halbleitervorrichtung und verfahren zu ihrer herstellung
EP0006510B1 (de) Verfahren zum Erzeugen aneinander grenzender, unterschiedlich dotierter Siliciumbereiche
DE1514915C2 (de) Verfahren zum Herstellen einer Halbleiteranordnung mit einem extrem kleinflächigen pn-Übergang
DE3129539A1 (de) Bipolartransistor
DE2749607B2 (de) Halbleiteranordnung und Verfahren zu deren Herstellung
DE2420239A1 (de) Verfahren zur herstellung doppelt diffundierter lateraler transistoren
DE69016840T2 (de) Verfahren zur Herstellung eines lateralen Bipolartransistors.
DE2510593C3 (de) Integrierte Halbleiter-Schaltungsanordnung
DE68928951T2 (de) Verfahren zur Herstellung einer integrierten Schaltung mit Bipolartransistoren
DE2133976C3 (de) Monolithisch integrierte Halbleiteranordnung
DE3931127C2 (de) Verfahren zum Herstellen einer Halbleitereinrichtung
DE4400840C2 (de) Verfahren zum Herstellen einer Halbleitereinrichtung mit einem Bipolartransistor
DE2558925A1 (de) Verfahren zur herstellung einer halbleitervorrichtung in der technik der integrierten injektionslogik
DE3915634A1 (de) Bipolarer hochgeschwindigkeitstransistor und verfahren zur herstellung des transistors unter verwendung der polysilizium-selbstausrichtungstechnik
DE2219696A1 (de) Verfahren zur Isolationsbereichsbildung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8127 New person/name/address of the applicant

Owner name: KABUSHIKI KAISHA TOSHIBA, KAWASAKI, KANAGAWA, JP

8128 New person/name/address of the agent

Representative=s name: EITLE, W., DIPL.-ING. HOFFMANN, K., DIPL.-ING. DR.

D2 Grant after examination
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee