JP2905500B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体装置の製造方法に関し、特に、ダイ
シング領域の段差部に枠状に形成された配線材料を、絶
縁膜により被覆する半導体装置の製造方法に関する。
［従来の技術］ 半導体材料からなるウェハ上には、薄膜形成，パター
ン露光およびエッチングを含むパターン形成工程、イオ
ン打込みおよび熱拡散などを含む不純物形成工程等から
なるウェハプロセスを経て多数の素子またはICチップが
形成される。これらの素子またはICチップはダイシング
と呼ばれる工程によって個々のペレットに分離される。
この分離のための領域をダイシングラインまたはダイシ
ング領域と呼ぶ。
第６図はダイシングラインが形成されたウェハを示す
図である。第６図を参照して、ダイシングラインDLはウ
ェハ１上に互いに直交する２方向に所定間隔ごとに形成
されている。
第７図は第６図に示す領域VIIの拡大断面を示す図で
ある。一般的に、ダイシング領域DLの幅Ｗは50〜100μ
ｍであり、深さＤは３〜10μｍである。ダイシング領域
DLは金属の回転刃よって切削される領域であるので、こ
の領域にはICとしての素子（以下、機能素子と称する）
は形成されないが、機能素子をテストするためのテスト
素子30またはマスク合わせのためのアライメントマーク
40が形成される。
テスト素子30は半導体チップとなる領域SAに形成され
る機能素子20と同時にダイシング領域DLに形成される。
テスト素子30は機能素子20と同一のものであり、機能素
子20が正常に機能するか否かをチェックするために用い
られる。テスト素子30および機能素子20はたとえばMOS
トランジスタである。テスト素子30上には層間絶縁膜50
が形成されている。層間絶縁膜50上には配線層60を介し
てテスト素子30と電気的に接続された電極パッド70が形
成されている。この電極パッド70にテスタ（図示せず）
の接触子を当てることにより、テスト素子30をテストす
ることができる。
実開昭63−100837号公報には、回路の要素としてのMO
SトランジスタとこのMOSトランジスタの特性検査用のチ
ェックトランジスタが同一の基板上に形成されたMOS半
導体装置が開示されている。
第8A図ないし第8J図はこの発明の背景となるテスト素
子形成方法を説明するための図である。第8A図ないし第
8J図は第７図に示す線VIII−VIIIに沿う断面を示してい
る。第8A図を参照して、まず、素子を電気的に分離する
ための分離酸化膜21,22が半導体チップ領域SAとダイシ
ング領域DL内のテスト素子形成領域TEに形成される。ダ
イシング領域DLに設けられた分離酸化膜21はテスト素子
のためのものであり、半導体チップ領域SAに設けられた
分離酸化膜22は機能素子のためのものである。
次に、第8B図を参照して、半導体基板１の露出面にゲ
ート酸化膜として用いられる膜厚の薄いシリコン酸化膜
31,32が形成される。
次に、第8C図を参照して、多結晶シリコン膜４が分離
酸化膜21,22およびゲート酸化膜31,32上に形成される。
次に、たとえばネガ型のフォトレジスト膜が多結晶シリ
コン膜４上に形成される。次に、このフォトレジスト膜
はマスクを介して露光され、次に、現像により第8C図に
示すフォトレジストパターン51,52が得られる。
フォトレジストパターン51,52はゲート電極が形成さ
れるべき領域に形成されている。次に、フォトレジスト
パターン51,52をマスクとして多結晶シリコン膜４をエ
ッチングすることにより、第8D図に示すテスト素子のた
めのゲート電極41と機能素子のためのゲート電極42とが
得られる。
次に、第8E図を参照して、ゲート電極41,42および分
離酸化膜21,22をマスクとして、イオン注入法により、
不純物イオン６が導入される。この結果、第8F図に示す
不純物拡散層71,72および73が形成される。不純物拡散
層71はテスト素子のソース・ドレインであり、不純物拡
散層72は機能素子のソース・ドレインである。
次に、第8G図を参照して、半導体基板１全面に層間絶
縁膜８が形成される。次に、層間絶縁膜８上にたとえば
ネガ型のフォトレジスト膜が形成される。このフォトレ
ジト膜は所定のマスクを介して露光され、現像される。
この結果、第8G図に示すように、ゲート電極41,42の端
部から分離酸化膜21,22まで延びるフォトレジストパタ
ーン９が得られる。次に、このフォトレジストパターン
９をマスクとして層間絶縁膜８をエッチングすることに
より、第8H図に示すテスト素子のための層間絶縁膜81お
よび機能素子のための層間絶縁膜82が得られる。この工
程で、ゲート電極41,42にはそれぞれコンタクト領域10
1,102が形成される。
次に、第8I図を参照して、層間絶縁膜81,82が形成さ
れた半導体基板１の主面全面にスパッタリング法により
Al膜11が形成される。次に、このAl膜11上にたとえばネ
ガ型のフォトレジスト膜が形成される。次に、このフォ
トレジスト膜は所定のマスクを介して露光され、現像さ
れる。これにより、不必要なフォトレジスト膜が除去さ
れる。この結果、第8I図に示すようなレジストパターン
121,122が得られる。このレジストパターン121および12
2は配線層形成領域に形成されている。次に、フォトレ
ジストパターン121および122をマスクとして用いてAl膜
11に異方性エッチングを施す。異方性エッチングの結
果、Al膜11はフォトレジスト膜121および122で被覆され
た部分を除き除去される。しかしながら、ダイシング領
域DLにおいて段差部80a,80b,80cおよび80dにはエッチン
グ方向に対してAl膜が厚く形成されているので、第8J図
に示すように、段差部80a〜80dにはAl薄片16がエッチン
グされずに残る。ここで、段差部80aおよび80dはダイシ
ング領域DLと半導体チップ領域SAとの境界部であり、段
差部80bおよび80cはダイシング領域DL内におけるテスト
素子形成領域TEの端部である。次に、フォトレジスト膜
121および122が除去され、Al配線層111および112が得ら
れる。
［発明が解決しようとする課題］ Al薄片16は段差部80a〜80dに確実に付着しているわけ
ではないので、Al薄片16は飛散しやすい。Al薄片16が半
導体チップ領域SAにおける配線層112に付着すると、Al
配線112と他の配線層あるいは電極パッドと短絡するよ
うな不良が半導体装置に生じる。この結果、半導体装置
の生産における歩留りの低下および信頼性の低下が起き
るという問題点があった。
また、ダイシング領域を金属の回転刃でダイシングす
る際、回転刃がAl薄片16を切削することにより、回転刃
に目詰まりが生じ回転刃が破損するという問題があっ
た。
それゆえに、この発明の目的は、信頼性の高い半導体
装置を高い歩留りで、しかも、製造コストを削減して製
造する製造方法を提供することである。
［課題を解決するための手段］ この発明は複数の半導体チップ形成領域と、複数の半
導体チップ形成領域を個々のチップに分離するためのダ
イシング領域と、ダイシング領域とダイシング領域を挟
んで対向する半導体チップ形成領域との境界部またはダ
イシン領域内に形成された比較的急峻な段差領域とを有
する半導体ウェハを用いて半導体装置を製造する方法で
ある。
この発明に係る半導体装置の製造方法は、複数の半導
体チップ形成領域、ダイシング領域および比較的急峻な
段差領域を覆うように、半導体ウェハ上に導電層を形成
するステップと、導電層をレジスト膜で被覆するステッ
プと、レジスト膜をパターニングするステップと、レジ
スト膜をマスクとして導電層をエッチングして、半導体
チップ形成領域に配線層を形成するのと同時に、比較的
急峻な段差領域上に孤立したダミーの導電層を形成する
ステップと、ダミーの導電層を含む半導体ウェハ上に、
絶縁膜を形成するステップと、絶縁膜をレジスト膜で被
覆するステップと、そのレジスト膜をパターニングする
ステップと、パターニングされたレジスト膜をマスクと
して、絶縁膜をエッチングし、比較的急峻な段差領域上
に形成されたダミーの導電層を覆うように孤立した絶縁
膜を形成するステップとを備える。
［作用］ この発明においては、ダイシング領域における比較的
急峻な段差領域に存在する導電層をエッチングすること
なく、そのまま残し孤立した導電層を形成し、その導電
層を孤立した絶縁膜で覆うことにより、比較的急峻な段
差領域に存在する導電層が製造工程中に飛散することが
なくなって、信頼性の高い半導体装置を高い歩留まりで
供給することができる。
また、比較的急峻な段差領域の導電層を孤立した絶縁
膜で被覆することにより、ダイシング領域をダイシング
する際に、導電層によって回転刃の目詰まりが発生する
のが抑制されて、回転刃の寿命を延ばすことができ、低
コストで半導体装置を提供することができる。
［発明の実施例］ 以下、この発明の一実施例のテスト素子形成工程につ
いて説明する。このテスト素子形成工程は、半導体基板
１の全表面上にスパッタリングによりAl膜11を形成する
工程までは、上述した背景技術と同様であるので、第8A
図ないし第8H図に対応する工程の説明は省略する。
第1A図は、第8I図に対応する図である。第1A図を参照
して、フォトレジストパターンは配線層形成領域のほ
か、段差部80aないし80dにも形成される。参照番号121
および122は配線層形成領域に形成されたフォトレジス
トパターンを、参照番号131および132は段差部80aない
し80dに形成されたフォトレジストパターンを示してい
る。段差部80aおよび80dはダイシグ領域DLと半導体チッ
プ領域SAとの境界部であり、段差部80bおよび80cはダイ
シング領域DL内におけるテスト素子形成領域TEの端部で
ある。段差部上のフォトレジスト膜131および132は、層
間絶縁膜81および82のエッジから１〜10μｍだけ離れた
位置まで延在するように形成されている。次に、フォト
レジスト121,122,131および132をマスクとしてAl膜11に
対して異方性エッチングが施され、Al膜11は選択的に除
去される。エッチング方向に厚い段差部は、エッチング
に対象ではないので、エッチング終了時点において第8J
図に示すようなAl膜の薄片が残ることはない。
次に、第1B図を参照して、フォトレジスト膜121,122,
131および132が除去される。この結果、Al配線パターン
111および112の他に、層間絶縁膜81および82の端部にお
ける段差部を覆うAl枠113および114が得られる。このよ
うにして、Al枠113および114はフォトレジスト膜をマス
クとしてエッチング処理により段差部にのみ正確に形成
されており、かつその幅Waは２〜20μｍである。Al枠11
3および114は飛散することがない。というのは、Al枠は
層間絶縁膜の上面から側部周囲を経て半導体基板１まで
延びる大きな領域で段差部80a〜80dに付着しているから
である。したがって、Al配線間の短絡に起因して生じる
半導体装置の不良化は防止される。
ところで、ダイシング領域DLが第1B図に示す状態のま
までは、ダイシングの際にAl枠が回転刃によって飛散っ
てしまい、それにより次のような問題が生じる。
第２図は金属の回転刃でダイシングするときのウェハ
と回転刃との関係を示す図である。第２図を参照して、
回転刃90は軸95のまわりに回転する。回転刃90はNi合金
に４〜６μｍφの多数のダイヤモンドを埋込んだもので
あり、幅Wbは30μm,直径Wdは50〜60mmである。回転刃90
によってダイシング領域DLをダイシングするとき、Al枠
113は切削される。この結果、ダイヤモンドが埋込まれ
た回転刃にAlによって目詰まりが生じることにより、切
削抵抗が大きくなり、回転刃が破損してしまう。
次に、このような問題点を解消したこの発明のさらに
好ましい実施例について説明する。
第3A図および第3B図に示す工程は、第1B図の工程に続
いて行なわれる。第3A図を参照して、基板全面にプラズ
マCVD法を用いて窒化膜14が形成される。窒化膜14はIC
チップの表面を保護するためのパッシベーション膜であ
る。次に、たとえばネガ型のフォトレジスト膜が窒化膜
14上に形成される。次に、フォトレジスト膜は所定のフ
ォトマスクを介して露光され、さらに現像される。この
結果、露光領域以外のフォトレジスト膜は除去され、半
導体チップ領域SA上に形成されたフォトレジストパター
ン152およびAl枠を被覆するレジストパターン151が形成
される。このAl枠を被覆するためのレジストパターン15
1は効果的な被覆のためにAl枠113のエッジより外側に２
μｍ以上幅広く形成することが望ましい。
次に、第3B図を参照して、レジストパターン151およ
び152をマスクとして窒化膜14は選択的に除去される。
この結果、Al枠113は窒化膜141で完全に覆われる。Al枠
113は硬い窒化膜で被覆されているので、回転刃90で切
断したとき、上記目詰まりは生じない。したがって、回
転刃の寿命を伸ばすことができる。
第4A図ないし第4F図はこの発明の他の実施例のアライ
メントマーク形成工程を示す断面図である。アライメン
トマークは上述の機能素子およびテスト素子の形成と並
行して形成される。
第4A図を参照して、分離酸化膜21および22がダイシン
グ領域DLおよび半導体チップ領域SAに形成される。次
に、半導体基板１の全面に多結晶シリコン膜４が形成さ
れる。次に、フォトレジスト膜が形成され、予め定める
アライメントマークに対応するパターン53にパターニン
グされる。次に、フォトレジストパターン53をマスクと
して多結晶シリコン膜４がエッチングされ、その結果、
第4B図に示すアライメントマーク43が得られる。
次に、第4C図を参照して、半導体基板１の全面に層間
絶縁膜８が形成される。次に、層間絶縁膜８上にフォト
レジスト膜が形成され、アライメントマーク形成領域AM
を被覆するようにパターニングされる。それにより、フ
ォトレジストパターン９が得られる。次に、フォトレジ
ストパターン９をマスクとして層間絶縁膜８がエッチン
グされ、第4D図に示すような層間絶縁膜82および83が得
られる。
次に、第4E図を参照して、半導体基板１の全面にAl膜
11が形成される。次に、このAl膜11上にフォトレジスト
膜が形成される。次に、このフォトレジスト膜のうち、
段差部80e,80f,80gおよび80h以外の部分が除去され、そ
れにより、フォトレジストパターン132および133が得ら
れる。次に、フォトレジストパターン132および133をマ
スクとしてAl膜11がエッチングされる。この結果、第4F
図に示すAl枠114および115が得られる。
アライメントマーク形成領域AMのAl枠115は、その後
の工程で窒化膜により被覆される。したがって、ダイシ
ング領域DLが切断されたとき、Al枠115は回転刃の切削
に支障をきたすことはない。
第５図はこのようなダイシング工程によって得られる
半導体装置の外観を示す図である。半導体装置100の側
面には、Al枠114が付着している。
なお、上述の実施例では、フォトレジストとしてネガ
型のものを用いたが、ポジ型のものであってもよい。ま
た、上述の実施例では、Al配線層を形成する場合につい
て説明したが、Al以外の配線層にも適用することができ
る。
また、導電層を絶縁膜で被覆しているため、ダイシン
グラインをダイシングする際に、回転刃の目詰まりを抑
制し、回転刃の寿命を延ばすことができる。したがっ
て、半導体装置の製造コストを削減することができる。
［発明の効果］ 以上のように、この発明によれば、ダイシング領域の
比較的急峻な段差領域上に孤立したダミーの導電層を確
実に残すとともに、その導電層を絶縁膜で被覆するた
め、導電層は段差領域から剥がれることはない。したが
って、高信頼性の半導体装置を高い歩留まりで得ること
ができる。
また、導電層を絶縁膜で被覆しているため、ダイシン
グ領域をダイシングする際に、回転刃の目詰まりが抑制
されて、回転刃の寿命を延ばすことができる。したがっ
て、半導体装置の製造コストを削減することができる。
【図面の簡単な説明】
第1A図および第1B図はこの発明の一実施例が適用された
テスト素子形成工程を説明するための断面図である。第
２図はダイシング領域をダイシングするときの回転刃と
ダイシング領域との位置関係を示す図である。第3A図お
よび第3B図はこの発明のさらに好ましい実施例を説明す
るための断面図である。第4A図ないし第4F図はこの発明
の他の実施例が適用されたアライメントマーク形成工程
を説明するための断面図である。第５図はこの発明の一
実施例に従って製造された半導体装置を示す外観斜視図
である。第６図はダイシングラインが形成されたウェハ
を示す外観斜視図である。第７図は第６図に示す領域VI
Iの拡大断面図である。第8A図ないし第8J図はこの発明
の背景となるテスト素子形成方法を説明するための断面
図である。 図において、１は半導体基板、11はAl膜、80a,80b,80c,
80d,80e,80f,80gおよび80hは段差部、113,114,115はAl
枠、131,132および133は段差部上に形成されたレジスト
膜、DLはダイシング領域、SAは半導体チップ領域を示
す。 なお、図中、同一符号は同一または相当する部分を示
す。
フロントページの続き (56)参考文献 特開 昭62−76639（ＪＰ，Ａ) 特開 昭59−80971（ＪＰ，Ａ) 特開 昭61−19163（ＪＰ，Ａ) 特開 昭59−61081（ＪＰ，Ａ) 特開 昭55−120157（ＪＰ，Ａ) 特開 昭53−133381（ＪＰ，Ａ) 特開 平２−309351（ＪＰ，Ａ) 特開 昭63−46736（ＪＰ，Ａ) 特開 昭60−167458（ＪＰ，Ａ) 特開 昭56−48133（ＪＰ，Ａ) 特公 昭48−34359（ＪＰ，Ｂ２) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/66 H01L 29/78 H01L 21/78

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】複数の半導体チップ形成領域と、前記複数
    の半導体チップ形成領域を個々のチップに分離するため
    のダイシング領域と、前記ダイシング領域と前記ダイシ
    ング領域を挟んで対向する前記半導体チップ形成領域と
    の境界部または前記ダイシング領域内に形成された比較
    的急峻な段差領域とを有する半導体ウェハを用いて半導
    体装置を製造する方法であって、 前記複数の半導体チップ形成領域、前記ダイシング領域
    および比較的急峻な前記段差領域を覆うように、前記半
    導体ウェハ上に導電層を形成するステップと、 前記導電層をレジスト膜で被覆するステップと、 前記レジスト膜をパターニングするステップと、 前記レジスト膜をマスクとして前記導電層をエッチング
    して、前記半導体チップ形成領域に配線層を形成するの
    と同時に、比較的急峻な前記段差領域上に孤立したダミ
    ーの導電層を形成するステップと、 前記ダミーの導電層を含む前記半導体ウェハ上に、絶縁
    膜を形成するステップと、 前記絶縁膜をレジスト膜で被覆するステップと、 前記レジスト膜をパターニングするステップと、 パターニングされた前記レジスト膜をマスクとして、前
    記絶縁膜をエッチングし、比較的急峻な前記段差領域上
    に形成された前記ダミーの導電層を覆うように、孤立し
    た絶縁膜を形成するステップと を備えた、半導体装置の製造方法。
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