JP4274594B2 - 半導体装置の構造およびその製造方法 - Google Patents
半導体装置の構造およびその製造方法 Download PDFInfo
- Publication number
- JP4274594B2 JP4274594B2 JP36029397A JP36029397A JP4274594B2 JP 4274594 B2 JP4274594 B2 JP 4274594B2 JP 36029397 A JP36029397 A JP 36029397A JP 36029397 A JP36029397 A JP 36029397A JP 4274594 B2 JP4274594 B2 JP 4274594B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- dicing
- film
- resist
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01022—Titanium [Ti]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01046—Palladium [Pd]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01074—Tungsten [W]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Dicing (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【発明の属する技術分野】
本発明は、半導体装置の構造及び製造方法に関するもので、特に電気めっきにより形成されるバンプ電極を備える半導体装置に関するものである。
【0002】
【従来の技術】
バンプ電極は、半導体集積回路が形成された半導体基板と相対する基板・フィルムキャリア・リードフレーム等を接続するために、半導体集積回路のボンディングパッドや配線上に形成される突起電極のことである。その製造方法には電気めっき方式やボールボンド方式等がある。特に電気めっき方式は、バンプ電極のファインピッチ形成や大量生産性に優れ、現在金バンプ電極に代表されるバンプ形成技術の主流となっている。
【0003】
ここでバンプ電極を形成する半導体基板上の構造について説明する。
バンプ電極を形成する半導体基板上には半導体集積回路が形成され、その表面がシリコン酸化膜やシリコン窒化膜等の表面保護膜で覆われ、バンプ電極が形成される部位にホトリソ及びエッチングにより開口部が形成されている。
半導体集積回路は、その形成工程においてパターンの微細化のために、縮小投影露光方式を採用したリソグラフィー技術が用いられる。この場合、製造コスト削減の理由から、半導体集積回路形成工程の品質管理に必要な電気的特性評価用素子、パターン形成精度測定用マーク、マスク合わせ用マーク等は、半導体基板をICチップに分割するためのダイシング領域に挿入される。しかし、後に行われる半導体基板をICチップに分割するためのダイシング工程では、ダイシング領域に電気的特性評価用素子、パターン形成精度測定用マーク、マスク合わせ用マーク等の構造を構成する硬質で厚い表面保護膜等が存在することは、ダイシングソーのブレードの摩耗させるため好ましくない。従って、表面保護膜等は電気的特性評価用素子以外の部分は除去され、ダイシング工程に負荷をかけない工夫がされている。
【0004】
ここで電気めっき方式の一般的な金バンプ電極形成方法について説明する。
まず、バンプ電極を形成する前述した半導体基板が準備され、バンプ電極の下地となる金属薄膜が半導体基板上に形成される。金属薄膜は、半導体基板に対する密着性、半導体集積回路を構成する配線金属への拡散防止性及びバンプ電極形成でのめっき電流の供給経路としての機能をもつ。
次に、金属薄膜上に、バンプ電極のめっき形状を決定する為の開口部があるレジスト膜を形成する。一般的にレジスト膜はリソグラフィー技術を使用して形成されるが、半導体集積回路構造の形成に用いられるレジスト膜とは異なり、高粘度のレジストで20μm〜50μm程に比較的厚く塗布され、通常熱処理により硬化する。
次に、めっき液に浸された半導体基板上の金属薄膜にめっき電流を流すことにより、半導体基板上のレジスト膜開口部内にめっき析出物を析出させバンプ電極を形成する。
次に、レジスト膜をレジスト剥離剤で除去し、形成されためっき析出物をマスクにして半導体基板上の金属薄膜をエッチングする。その後、必要に応じて熱処理等を行いバンプ電極構造は形成される。
【0005】
【発明が解決しようとする課題】
半導体集積回路が形成された半導体基板上にバンプ電極を形成するために高粘度のレジストを厚く塗布し硬化すると、ダイシング領域に形成された例えば表面保護膜により被覆されていないパターン形成精度測定用マークにより生じる微細な凹凸部に溜まったガスが、塗布されたレジストの層を破壊し、その後行われるバンプ形成工程のめっきに不具合を発生させる。具体的にはバンプ外観異常の他に、ダイシング領域にめっきが析出することによりダイシングソーのブレード劣化を助長する等の不具合が発生し、技術的に課題になっている。
【0006】
【課題を解決するための手段】
上記目的を達成するために、本発明では、半導体装置を製造するに当たり、以下の工程を備えている。複数の素子領域と、これら素子領域を個片に分割する領域であるダイシング領域と、ダイシング領域に形成された凹凸を含む領域とを含む半導体基板の、凹凸を含む領域を被覆層で被覆する工程と、前記被覆層で被覆された前記凹凸を含む領域を含む前記ダイシング領域をダイシングする工程。
【0007】
【発明の実施の形態】
以下、本発明の実施例について図面を参照しながら説明する。図1および図2(a)〜(d)は本発明の第1実施形態を説明する図であり、図1は平面図、図2(a)〜(d)は図1(a)のA−A’線で切断した断面図を用いて示した工程図である。
【0008】
本願発明では、図1および図2に示すように、ウエハ1上に、回路素子が形成された複数の素子領域2と、これら素子領域2間には素子領域2を個片に分割する領域であるスクライブ領域3が形成されている。また、このスクライブ領域3には、電気的特性評価用素子4およびその電極5や、パターン形成精度測定用マーク6等が形成されており、この電気的特性評価用素子4上とパターン形成精度測定用マーク6上には表面保護膜7が形成されている。
【0009】
ここで、表面保護膜7は、素子領域2との間に所定間隔の表面保護膜未形成領域8をもって形成されている。このように、所定間隔の未形成領域8をあけることにより、素子領域2を個片に分割する際に素子領域を覆う保護膜にクラック等を生じさせる不具合を抑制できる。
また、この表面保護膜7は、電気的特性評価用素子4や、パターン形成精度測定用マーク6などの微細な凹凸を有する部分上のみに形成することが好ましい。このようにすると、ダイシング領域に硬質で厚い表面保護膜が最低限の領域で存在するため、ダイシングの際のダイシングブレードを必要以上に摩耗させてしまうことがない。
【0010】
つぎに、図2(a)〜図2(d)を用いて図1に示した半導体装置の製造工程を説明する。
図2(a)は、回路素子が形成された複数の素子領域2と、これら素子領域間のダイシング領域3と、ダイシング領域に形成された微細な凹凸を有するパターン形成精度測定用マーク6が形成されたウエハ1を示している。
次に、図2(b)に示すように、素子領域2およびダイシング領域の微細な凹凸を有するパターンである例えばパターン形成精度測定用マーク6上のみに例えば窒化膜やPSG膜からなる表面保護膜7を公知のCVD法およびフォトリソ、エッチング法を用いて形成する。
【0011】
このような表面保護膜7を形成した後、図2(c)に示すように、電気めっきによるバンプを形成する際の導電層となる金属膜10、例えばニッケル、タングステン、パラジウム、チタンおよびそれらの複合構成による膜を半導体基板全面上に蒸着あるいはスパッタリング法により形成する。
その後、図2(d)に示すように、バンプとなる領域に図示しない開孔部を有するレジスト層11をウエハ全面上に形成し、この開孔部に露出している導電層上に電気めっきによりバンプを形成する。
【0012】
その後、レジスト層11をレジスト剥離剤で除去し、形成されたバンプ電極となるメッキ析出物をマスクにして半導体基板上の金属薄膜をエッチング除去し、レジストおよび金属膜の除去されたダイシング領域をダイシングブレードを用いて切断し、各素子領域を個片に分割する。
このように、第1実施形態では、微細な凹凸を有する例えばパターン形成精度評価用マーク6上に表面保護膜7を形成した後に金属膜10およびレジスト膜11を形成している。このため、パターン形成精度評価用マーク6中の微細な隙間6’が表面保護膜7で塞がれるため、この微細な隙間にレジスト膜11形成時に巻き込まれた空気や、レジストの溶剤が気化して発生するガスが溜まりにくく、その後の熱処理等でこのガスが膨張し、レジスト膜が破壊される不具合を解消できる。
【0013】
また、第1実施形態では、表面保護膜7は、半導体素子1を被覆している表面保護膜である窒化膜や、PSG膜と同時に同一材質で電気的特性評価用素子3やパターン形成精度測定用マーク6の微細な凹凸が塞がれる程度の例えば1μm程度の膜厚で形成してもよく、その場合、特別な工程を追加せずに表面保護膜7を形成できる。
【0014】
次に、本願発明の第2実施形態を図3(a)〜(d)を用いて説明する。また、第1実施形態と同一の箇所には同一の符号を付してその説明を省略する。
図3(a)は、回路素子が形成された複数の素子領域2と、これら素子領域表面に形成された例えば窒化シリコン膜からなる保護膜12と、これら素子領域間のダイシング領域3と、ダイシング領域に形成された微細な凹凸を有するパターン形成精度測定用マーク6が形成されたウエハ1を示している。
次に、図3(b)に示すように、素子領域2上に例えばレジスト等のマスキング材13を形成する。
【0015】
次に、図3(c)に示すように、レジスト13をマスクにして、弗化水素酸等のウエットエッチング法あるいはドライエッチング法によりパターン形成精度測定用マーク6を除去する。
その後、レジスト13を除去し(図3(d))、第1実施形態と同様に、金属膜、レジスト膜を形成し、バンプを形成する。
ここで、レジスト13は、パターン形成精度測定用マーク3をエッチング除去する際に素子領域2に損失を与えないように、厚さ1〜2μm程度で、30〜60cpくらいの粘度で形成する。
【0016】
また、図3(c)に示すように、パターン形成精度測定用マーク6をエッチング除去する際に、エッチングを過剰に行うと、半導体基板がエッチングされ、基板厚さが薄くなり、ダイシングを行う際にダイシングソーのブレードの摩耗を低減することができる。
【0017】
また、図4に示すように、パターン形成精度測定用マーク6による微細な凹凸を、弗化水素酸等のウエットエッチングやドライエッチング等によりエッチングする際に、完全に除去されない状態までエッチングするだけでもよい。
このように、部分的にエッチングすることにより、パターン形成精度測定用マーク6による微細な凹凸は浅くなだらかになる。そのため、微細な凹凸間の隙間6’が広くなる。
【0018】
その後、レジスト13の残りを除去し、第1実施形態と同様に、金属膜、レジスト膜を形成し、バンプを形成する。
このように、微細な凹凸が浅くなだらかになり、その隙間6’が広がるため、後の工程で金属膜、レジスト膜を形成した時に、この微細な凹凸により形成される隙間6’にガスが溜まることなくレジスト膜を形成できる。また、微細な凹凸は完全に除去せず、部分的にエッチングするだけであるため、エッチング時間を短縮できる。
【0019】
次に、本願発明の第3実施形態を図5(a)〜(d)を用いて説明する。また、第1実施形態と同一の箇所には同一の符号を付してその説明を省略する。
図5(a)は、回路素子が形成された複数の素子領域2と、これら素子領域表面に形成された例えば窒化シリコン膜からなる保護膜12と、これら素子領域間のダイシング領域3と、ダイシング領域に形成された微細な凹凸を有するパターン形成精度測定用マーク6が形成されたウエハ1を示している。また、ウエハ1の表面全面にはバンプ電極の下地となる金属膜15が形成されている。ここで、金属膜15は、膜厚1μm程度で形成されるため、パターン形成精度測定用マーク6の微細な凹凸を完全に塞ぐことはできない。
【0020】
次に、図5(b)に示すように金属膜15の全面上に第一の樹脂膜16を形成する。この第一の樹脂膜は、パターン形成精度測定用マーク6の微細な凹凸を完全に塞ぐために、低粘度のレジスト材を用いる。低粘度のレジスト材を用いることにより、微細な凹凸部を完全に塞ぐとともに、レジストの硬化時に発生する溶剤の気化ガスがレジスト膜外に発散しやすくなる。
【0021】
次に、図5(c)に示すように第二の樹脂膜であるレジスト膜17を第一の樹脂膜の表面全面に塗布する。この第二の樹脂膜はバンプ電極のメッキ形状を決定するのに十分な程度厚く、例えば20μm〜50μmほどに塗布して硬化する。このように、第二の樹脂膜は厚く形成するため、第一の樹脂膜とは異なり、高粘度のものが使用される。この際従来技術では、高粘度のレジスト材がダイシング領域に形成された微細な凹凸部に侵入せず硬化時に発生する溶剤の気化ガスによりレジスト膜を破壊したが、第3実施形態では高粘度のレジスト材の下に低粘度の第一のレジスト材が介在しており、この第一のレジスト材で微細な凹凸が埋められて平坦化されているので不具合を生じない。
【0022】
その後、図5(d)に示すように、メッキ液に浸された半導体基板上の金属膜15にメッキ電流を流すことにより半導体基板上のレジスト開孔部内にメッキ析出物を析出させバンプ電極を形成する。さらに、第一および第二の樹脂膜である両方のレジスト膜をレジスト剥離剤で除去し、形成されたメッキ析出物をマスクにして半導体基板上の前述した金属膜15をエッチングする。その後、必要に応じて熱処理等を行いバンプ電極構造が形成される。
【0023】
【発明の効果】
本発明に係る半導体装置によれば、スクライブ領域上に形成されたパターン精度評価用マークや、電気的特性評価用素子による微細な凹凸が表面保護膜により塞がれているため、バンプ形成後の熱処理時などに微細な凹凸に溜まったガスが膨張しレジストが破壊される不具合を解消できる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態を示す平面図である。
【図2】本発明の第1の実施形態示す工程図である。
【図3】本発明の第2の実施形態を示す工程図である。
【図4】本発明の第2の実施形態の変形例を示す図である。
【図5】本発明の第3の実施形態を示す工程図である。
【符号の説明】
1 ウエハ
2 素子領域
3 スクライブ領域
4 電気的特性評価用素子
5 電極
6 パターン形成精度測定用マーク
7 表面保護膜
10 金属膜
11 レジスト膜
12 保護膜
13 レジスト膜
15 金属膜
16 低粘度のレジスト膜
17 高粘度のレジスト膜
Claims (3)
- 半導体基板上における、素子領域を保護層で被覆し、該素子領域を個片に分割する領域であるダイシング領域内に形成された凹凸を含む領域を被覆層で被覆する被覆工程と、
前記被覆層を含む前記半導体基板全面を覆う導電層を形成する工程と、
前記導電層上全面に絶縁膜を形成し、該絶縁膜の所定領域を開孔して導電層を露出する工程と、
前記絶縁膜の開孔部内にバンプ電極を形成する工程と、
前記絶縁膜を除去し、前記導電層を除去する工程と、
前記絶縁膜及び前記導電層が除去された前記ダイシング領域に対し、前記被覆層で被覆された前記凹凸を含む領域を含む前記ダイシング領域をダイシングするダイシング工程と、を含み、
前記被覆工程において、前記保護層と前記被覆層との間に、これら層を分離する空隙が前記ダイシング領域に設けられ、該空隙により分離される該保護層と該被覆層との間隔が前記凹凸を含む領域内の凸部間の間隔より広くなるようにし、前記ダイシング工程においては該空隙が形成された領域を含めて前記絶縁膜及び前記導電層が除去された該ダイシング領域に対してダイシングが行われることを特徴とする半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、前記被覆工程における前記被覆層は、前記半導体素子を保護する前記保護層と同時に同一材質で形成されることを特徴とする半導体装置の製造方法。
- 請求項1又は請求項2記載の半導体装置の製造方法において、前記バンプ電極を形成する工程は、電気めっきにより形成されることを特徴とする半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP36029397A JP4274594B2 (ja) | 1997-12-26 | 1997-12-26 | 半導体装置の構造およびその製造方法 |
US09/172,150 US6331449B1 (en) | 1997-12-26 | 1998-10-14 | Method of forming a dicing area of a semicondutor substrate |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP36029397A JP4274594B2 (ja) | 1997-12-26 | 1997-12-26 | 半導体装置の構造およびその製造方法 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007311856A Division JP4653799B2 (ja) | 2007-12-03 | 2007-12-03 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11191541A JPH11191541A (ja) | 1999-07-13 |
JP4274594B2 true JP4274594B2 (ja) | 2009-06-10 |
Family
ID=18468775
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP36029397A Expired - Fee Related JP4274594B2 (ja) | 1997-12-26 | 1997-12-26 | 半導体装置の構造およびその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6331449B1 (ja) |
JP (1) | JP4274594B2 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3494100B2 (ja) * | 2000-01-11 | 2004-02-03 | 富士通株式会社 | 半導体装置及びその実装方法 |
JP4647228B2 (ja) * | 2004-04-01 | 2011-03-09 | 株式会社ディスコ | ウェーハの加工方法 |
JP2006339189A (ja) * | 2005-05-31 | 2006-12-14 | Oki Electric Ind Co Ltd | 半導体ウェハおよびそれにより形成した半導体装置 |
TWI262543B (en) * | 2005-07-29 | 2006-09-21 | Touch Micro System Tech | Method of protecting wafer front pattern and method of performing double side process |
CN1911780B (zh) * | 2005-08-09 | 2010-05-05 | 探微科技股份有限公司 | 保护晶片正面图案的方法与进行双面工艺的方法 |
JP2006203215A (ja) * | 2006-01-23 | 2006-08-03 | Renesas Technology Corp | 半導体集積回路装置およびその製造方法 |
JP2010034595A (ja) * | 2009-11-12 | 2010-02-12 | Renesas Technology Corp | 半導体集積回路装置およびその製造方法 |
US8531008B2 (en) * | 2010-11-23 | 2013-09-10 | Infineon Technologies Ag | Material structure in scribe line and method of separating chips |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2575795B2 (ja) * | 1988-04-28 | 1997-01-29 | 富士通株式会社 | 半導体装置の製造方法 |
JP2905500B2 (ja) * | 1988-07-27 | 1999-06-14 | 三菱電機株式会社 | 半導体装置の製造方法 |
JP2547944B2 (ja) * | 1992-09-30 | 1996-10-30 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 二層レジスト組成物を使用する光学リソグラフによりサブ−ハーフミクロンパターンを形成する方法 |
US6022792A (en) * | 1996-03-13 | 2000-02-08 | Seiko Instruments, Inc. | Semiconductor dicing and assembling method |
US6046101A (en) * | 1997-12-31 | 2000-04-04 | Intel Corporation | Passivation technology combining improved adhesion in passivation and a scribe street without passivation |
-
1997
- 1997-12-26 JP JP36029397A patent/JP4274594B2/ja not_active Expired - Fee Related
-
1998
- 1998-10-14 US US09/172,150 patent/US6331449B1/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US6331449B1 (en) | 2001-12-18 |
JPH11191541A (ja) | 1999-07-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100455404B1 (ko) | 반도체장치 및 그 제조방법 | |
JP2000068401A (ja) | 半導体装置およびその製造方法 | |
US6798064B1 (en) | Electronic component and method of manufacture | |
JP4274594B2 (ja) | 半導体装置の構造およびその製造方法 | |
JPH0322437A (ja) | 半導体装置の製造方法 | |
US20160300805A1 (en) | Semiconductor device including a protective film | |
JP2006339189A (ja) | 半導体ウェハおよびそれにより形成した半導体装置 | |
US6943059B2 (en) | Flip chip mounting method of forming a solder bump on a chip pad that is exposed through an opening formed in a polyimide film that includes utilizing underfill to bond the chip to a substrate | |
US7084047B2 (en) | Method for the production of individual monolithically integrated semiconductor circuits | |
JPH11135675A (ja) | 半導体装置及びその製造方法 | |
US20030171001A1 (en) | Method of manufacturing semiconductor devices | |
JP4653799B2 (ja) | 半導体装置の製造方法 | |
JP2000150518A (ja) | 半導体装置の製造方法 | |
JP2597396B2 (ja) | シリコーンゴム膜のパターン形成方法 | |
JPH0922912A (ja) | 半導体装置及びその製造方法 | |
JPH09321049A (ja) | バンプ構造体の製造方法 | |
KR100376878B1 (ko) | 웨이퍼 레벨 패키지의 제조방법 | |
KR100220796B1 (ko) | 반도체 기판의 범프 에어리어 형성방법 | |
KR100349374B1 (ko) | 웨이퍼 레벨 패키지 및 그의 제조 방법 | |
JPH07201865A (ja) | バンプを備えた半導体装置 | |
JP5503626B2 (ja) | 半導体ウェハおよびそれにより形成した半導体装置 | |
JP3438197B2 (ja) | 金属配線膜およびその製造方法 | |
TW466570B (en) | Manufacturing method of simplified block elastomer | |
JPH0314260A (ja) | 半導体装置の製造方法 | |
JP2005039170A (ja) | 半導体装置及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040830 |
|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20060923 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20060929 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20061013 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071017 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071023 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071203 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080520 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080626 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080916 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080930 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20081105 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20090107 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090303 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090303 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120313 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120313 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130313 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140313 Year of fee payment: 5 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |