JPH0922912A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0922912A JPH0922912A JP7191009A JP19100995A JPH0922912A JP H0922912 A JPH0922912 A JP H0922912A JP 7191009 A JP7191009 A JP 7191009A JP 19100995 A JP19100995 A JP 19100995A JP H0922912 A JPH0922912 A JP H0922912A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
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- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】 突起電極を有する半導体装置（ＩＣチップ）
において、突起電極の数が増大しても、突起電極のサイ
ズ及びピッチを大きくすることができるようにする。 【構成】 素子形成領域２上における保護膜１１上には
下地金属層１３の一部からなる第２接続パッド部１３ｃ
が形成され、この第２接続パッド部１３ｃ上には突起電
極１４の一部からなる第２電極部１４ｃが形成され、こ
の第２電極部１４ｃを実質的な突起電極として使用す
る。この場合、第２電極部１４ｃのサイズは接続パッド
５のサイズのほぼ４倍となっており、また第２電極部１
４ｃは千鳥状に配置されているので、突起電極１４の数
が増大しても、実質的な突起電極として使用する第２電
極部１４ｃのサイズ及びピッチを大きくすることができ
る。
において、突起電極の数が増大しても、突起電極のサイ
ズ及びピッチを大きくすることができるようにする。 【構成】 素子形成領域２上における保護膜１１上には
下地金属層１３の一部からなる第２接続パッド部１３ｃ
が形成され、この第２接続パッド部１３ｃ上には突起電
極１４の一部からなる第２電極部１４ｃが形成され、こ
の第２電極部１４ｃを実質的な突起電極として使用す
る。この場合、第２電極部１４ｃのサイズは接続パッド
５のサイズのほぼ４倍となっており、また第２電極部１
４ｃは千鳥状に配置されているので、突起電極１４の数
が増大しても、実質的な突起電極として使用する第２電
極部１４ｃのサイズ及びピッチを大きくすることができ
る。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置及びその製
造方法に関し、例えば、突起電極を有する半導体装置及
びその製造方法に関する。
造方法に関し、例えば、突起電極を有する半導体装置及
びその製造方法に関する。
【０００２】
【従来の技術】ＣＯＧ(chip on glass)方式やフリップ
チップ方式等と呼ばれる半導体装置（ＩＣチップ）の実
装技術では、半導体装置の接続パッド上に形成された突
起電極を基板上に形成された接続パッド上に直接ボンデ
ィングすることにより、半導体装置を基板上に搭載して
いる。したがって、半導体装置には突起電極を設ける必
要がある。
チップ方式等と呼ばれる半導体装置（ＩＣチップ）の実
装技術では、半導体装置の接続パッド上に形成された突
起電極を基板上に形成された接続パッド上に直接ボンデ
ィングすることにより、半導体装置を基板上に搭載して
いる。したがって、半導体装置には突起電極を設ける必
要がある。
【０００３】図６（Ａ）及び（Ｂ）は従来のこのような
半導体装置の一部を示したものである。この半導体装置
はシリコン基板１を備えている。シリコン基板１は例え
ば平面正方形状であって、図６（Ａ）において一点鎖線
で示すように、四辺部を除く中央部を素子形成領域２と
されている。この素子形成領域２には所定の半導体素子
が多数形成されている。シリコン基板１の上面には絶縁
膜３が形成されている。絶縁膜３の上面には、素子形成
領域２に対応する領域に半導体素子に接続された配線パ
ターン４が形成され、四辺部に接続パッド５が形成さ
れ、その間に配線パターン４と接続パッド５とを接続す
る引き回し線６が形成されている。そして、接続パッド
５の中央部を除く上面全体には絶縁膜７が形成され、接
続パッド５の中央部が絶縁膜７に形成された開口部８を
介して露出されている。この露出された接続パッド５の
上面及びその周囲の絶縁膜７の上面には下地金属層９を
介して突起電極１０が形成されている。
半導体装置の一部を示したものである。この半導体装置
はシリコン基板１を備えている。シリコン基板１は例え
ば平面正方形状であって、図６（Ａ）において一点鎖線
で示すように、四辺部を除く中央部を素子形成領域２と
されている。この素子形成領域２には所定の半導体素子
が多数形成されている。シリコン基板１の上面には絶縁
膜３が形成されている。絶縁膜３の上面には、素子形成
領域２に対応する領域に半導体素子に接続された配線パ
ターン４が形成され、四辺部に接続パッド５が形成さ
れ、その間に配線パターン４と接続パッド５とを接続す
る引き回し線６が形成されている。そして、接続パッド
５の中央部を除く上面全体には絶縁膜７が形成され、接
続パッド５の中央部が絶縁膜７に形成された開口部８を
介して露出されている。この露出された接続パッド５の
上面及びその周囲の絶縁膜７の上面には下地金属層９を
介して突起電極１０が形成されている。
【０００４】
【発明が解決しようとする課題】ところで、従来のこの
ような半導体装置では、半導体素子の集積化が進むにし
たがって、突起電極１０の数が増大することにより、次
のような問題があった。すなわち、シリコン基板１のサ
イズが一定であるとすると、半導体素子に対応した突起
電極１０の数の増大に伴い、突起電極１０のサイズ及び
ピッチが小さくなるので、半導体装置とこれを搭載する
ための基板との位置合わせが極めて困難となり、また電
気的テストをプローブピンを用いて行う際に、プローブ
ピンと突起電極１０との位置合わせが極めて困難となる
という問題があった。特に、後者の電気的テストの場合
には、プローブピンのサイズ及びピッチに対して突起電
極１０のサイズ及びピッチが小さくなりすぎると、ショ
ートしてしまうので、電気的テストを行うことができな
くなってしまう。この発明の目的は、突起電極の数が増
大しても、突起電極のサイズ及びピッチを大きくするこ
とができる半導体装置及びその製造方法を提供すること
にある。
ような半導体装置では、半導体素子の集積化が進むにし
たがって、突起電極１０の数が増大することにより、次
のような問題があった。すなわち、シリコン基板１のサ
イズが一定であるとすると、半導体素子に対応した突起
電極１０の数の増大に伴い、突起電極１０のサイズ及び
ピッチが小さくなるので、半導体装置とこれを搭載する
ための基板との位置合わせが極めて困難となり、また電
気的テストをプローブピンを用いて行う際に、プローブ
ピンと突起電極１０との位置合わせが極めて困難となる
という問題があった。特に、後者の電気的テストの場合
には、プローブピンのサイズ及びピッチに対して突起電
極１０のサイズ及びピッチが小さくなりすぎると、ショ
ートしてしまうので、電気的テストを行うことができな
くなってしまう。この発明の目的は、突起電極の数が増
大しても、突起電極のサイズ及びピッチを大きくするこ
とができる半導体装置及びその製造方法を提供すること
にある。
【０００５】
【課題を解決するための手段】請求項１記載の発明に係
る半導体装置は、素子形成領域を含む上面全体に絶縁膜
が形成され、前記素子形成領域以外の領域における前記
絶縁膜に形成された開口部を介して接続パッドが露出さ
れてなる半導体装置において、前記接続パッド上から前
記絶縁膜上にかけて前記接続パッドよりも大きめの接続
パッド部を有する下地金属層を形成し、この下地金属層
の少なくとも接続パッド部の上面に突起電極を形成した
ものである。請求項８記載の発明に係る半導体装置の製
造方法は、素子形成領域を含む上面全体に形成された絶
縁膜及びこの絶縁膜上に形成された保護膜に連続して形
成された開口部を介して露出された接続パッドを含む前
記保護膜の上面全体に下地金属層形成用層を形成し、こ
の下地金属層形成用層の上面に前記接続パッド上から延
びて該接続パッドよりも大きめの電極部を有する突起電
極を形成し、この突起電極をマスクとして前記下地金属
層形成用層をエッチングすることにより、前記突起電極
下に残存する前記下地金属層形成用層によって下地金属
層を形成ようにしたものである。
る半導体装置は、素子形成領域を含む上面全体に絶縁膜
が形成され、前記素子形成領域以外の領域における前記
絶縁膜に形成された開口部を介して接続パッドが露出さ
れてなる半導体装置において、前記接続パッド上から前
記絶縁膜上にかけて前記接続パッドよりも大きめの接続
パッド部を有する下地金属層を形成し、この下地金属層
の少なくとも接続パッド部の上面に突起電極を形成した
ものである。請求項８記載の発明に係る半導体装置の製
造方法は、素子形成領域を含む上面全体に形成された絶
縁膜及びこの絶縁膜上に形成された保護膜に連続して形
成された開口部を介して露出された接続パッドを含む前
記保護膜の上面全体に下地金属層形成用層を形成し、こ
の下地金属層形成用層の上面に前記接続パッド上から延
びて該接続パッドよりも大きめの電極部を有する突起電
極を形成し、この突起電極をマスクとして前記下地金属
層形成用層をエッチングすることにより、前記突起電極
下に残存する前記下地金属層形成用層によって下地金属
層を形成ようにしたものである。
【０００６】
【作用】この発明によれば、素子形成領域を含む上面全
体に形成された絶縁膜上に接続パッド部を有する下地金
属層を形成し、この下地金属層の少なくとも接続パッド
部の上面に突起電極を形成しているので、素子形成領域
上を突起電極形成領域とすることが可能となり、したが
って突起電極の数が増大しても、突起電極のサイズ及び
ピッチを大きくすることができる。
体に形成された絶縁膜上に接続パッド部を有する下地金
属層を形成し、この下地金属層の少なくとも接続パッド
部の上面に突起電極を形成しているので、素子形成領域
上を突起電極形成領域とすることが可能となり、したが
って突起電極の数が増大しても、突起電極のサイズ及び
ピッチを大きくすることができる。
【０００７】
【実施例】図１（Ａ）及び（Ｂ）はこの発明の一実施例
における半導体装置の要部を示したものである。これら
の図において、図６（Ａ）及び（Ｂ）と同一部分には同
一の符号を付し、その説明を適宜省略する。この実施例
では、絶縁膜７の上面に保護膜１１が形成されている。
保護膜１１の絶縁膜７の開口部８に対応する部分には開
口部１２が形成されている。接続パッド５の上面から素
子形成領域２上における保護膜１１の上面の所定の個所
にかけては、第１接続パッド部１３ａと引き回し線部１
３ｂと第２接続パッド部１３ｃとからなる下地金属層１
３が形成され、この下地金属層１３の上面には突起電極
１４が形成されている。この場合、突起電極１４は、第
１接続パッド部１３ａ上に形成された第１電極部１４ａ
と、引き回し線部１３ｂ上に形成された引き回し線部１
４ｂと、第２接続パッド部１３ｃ上に形成された第２電
極部１４ｃとからなっている。また、下地金属層１３の
第２接続パッド部１３ｃのサイズは接続パッド５のサイ
ズのほぼ４倍となっており、したがって突起電極１４の
第２電極部１４ｃのサイズは接続パッド５上に形成され
た第１電極部１４ａのサイズ、すなわち接続パッド５の
サイズのほぼ４倍となっている。また、下地金属層１３
の第２接続パッド部１３ｃ及びその上に形成された突起
電極１４の第２電極部１４ｃは千鳥状に配置されてい
る。このように千鳥状に配置する理由は、言うまでもな
く、第２電極部１４ｃの間隔を広げてピッチをかせぐた
めである。
における半導体装置の要部を示したものである。これら
の図において、図６（Ａ）及び（Ｂ）と同一部分には同
一の符号を付し、その説明を適宜省略する。この実施例
では、絶縁膜７の上面に保護膜１１が形成されている。
保護膜１１の絶縁膜７の開口部８に対応する部分には開
口部１２が形成されている。接続パッド５の上面から素
子形成領域２上における保護膜１１の上面の所定の個所
にかけては、第１接続パッド部１３ａと引き回し線部１
３ｂと第２接続パッド部１３ｃとからなる下地金属層１
３が形成され、この下地金属層１３の上面には突起電極
１４が形成されている。この場合、突起電極１４は、第
１接続パッド部１３ａ上に形成された第１電極部１４ａ
と、引き回し線部１３ｂ上に形成された引き回し線部１
４ｂと、第２接続パッド部１３ｃ上に形成された第２電
極部１４ｃとからなっている。また、下地金属層１３の
第２接続パッド部１３ｃのサイズは接続パッド５のサイ
ズのほぼ４倍となっており、したがって突起電極１４の
第２電極部１４ｃのサイズは接続パッド５上に形成され
た第１電極部１４ａのサイズ、すなわち接続パッド５の
サイズのほぼ４倍となっている。また、下地金属層１３
の第２接続パッド部１３ｃ及びその上に形成された突起
電極１４の第２電極部１４ｃは千鳥状に配置されてい
る。このように千鳥状に配置する理由は、言うまでもな
く、第２電極部１４ｃの間隔を広げてピッチをかせぐた
めである。
【０００８】このように、この半導体装置では、素子形
成領域２上における保護膜１１上に下地金属層１３の一
部からなる第２接続パッド部１３ｃを形成し、この第２
接続パッド部１３ｃ上に突起電極１４の第２電極部１４
ｃを形成しているので、この第２電極部１４ｃを実質的
な突起電極として使用することができることになる。こ
の場合、突起電極１４の第２電極部１４ｃのサイズは接
続パッド５のサイズのほぼ４倍となっており、また突起
電極１４の第２電極部１４ｃは千鳥状に配置されている
ので、突起電極１４の数が増大しても、実質的な突起電
極として使用する第２電極部１４ｃのサイズ及びピッチ
を大きくすることができる。
成領域２上における保護膜１１上に下地金属層１３の一
部からなる第２接続パッド部１３ｃを形成し、この第２
接続パッド部１３ｃ上に突起電極１４の第２電極部１４
ｃを形成しているので、この第２電極部１４ｃを実質的
な突起電極として使用することができることになる。こ
の場合、突起電極１４の第２電極部１４ｃのサイズは接
続パッド５のサイズのほぼ４倍となっており、また突起
電極１４の第２電極部１４ｃは千鳥状に配置されている
ので、突起電極１４の数が増大しても、実質的な突起電
極として使用する第２電極部１４ｃのサイズ及びピッチ
を大きくすることができる。
【０００９】次に、この半導体装置の製造方法につい
て、図２を参照しながら説明する。まず、図２（Ａ）に
示すように、シリコン基板１上に形成された酸化シリコ
ン等からなる絶縁膜３上にアルミニウムやアルミニウム
合金等からなる配線パターン４、接続パッド５及び引き
回し線６が形成され、その上面の接続パッド５の中央部
を除く部分に酸化シリコンや窒化シリコン等からなる保
護膜７が形成され、接続パッド５の中央部が保護膜７に
形成された開口部８を介して露出されたものを用意す
る。
て、図２を参照しながら説明する。まず、図２（Ａ）に
示すように、シリコン基板１上に形成された酸化シリコ
ン等からなる絶縁膜３上にアルミニウムやアルミニウム
合金等からなる配線パターン４、接続パッド５及び引き
回し線６が形成され、その上面の接続パッド５の中央部
を除く部分に酸化シリコンや窒化シリコン等からなる保
護膜７が形成され、接続パッド５の中央部が保護膜７に
形成された開口部８を介して露出されたものを用意す
る。
【００１０】次に、図２（Ｂ）に示すように、絶縁膜７
の開口部８に連続する開口部１２を有するポリイミド等
からなる保護膜１１を形成する。この場合、上面全体に
保護膜１１をスピンコートにより形成した後、フォトリ
ソグラフィにより開口部１２を形成する。これの一つの
例として、感光性ポリイミドを被覆した後フォトマスク
を介して露光し、その後現像する方法がある。次に、上
面全体に下地金属層形成用層２１を形成する。この下地
金属層形成用層２１は、チタン−タングステン（Ｔｉ−
Ｗ）、白金−チタン（Ｐｔ−Ｔｉ）、パラジウム−チタ
ン（Ｐｄ−Ｔｉ）等の合金、すなわちバリアメタルと接
着メタルとの合金からなる下層と、この下層の上面に形
成された金（Ａｕ）薄膜とからなっている。この場合、
下層及び金薄膜は共にスパッタにより成膜される。ここ
で、この状態における各膜厚の一例について説明する
と、配線パターン４、接続パッド５及び引き回し線６は
１〜１．５μｍ程度、絶縁膜７は１〜２μｍ程度、保護
膜１１は１０μｍ程度、下地金属層形成用層２１は０．
２〜１μｍ程度となっている。
の開口部８に連続する開口部１２を有するポリイミド等
からなる保護膜１１を形成する。この場合、上面全体に
保護膜１１をスピンコートにより形成した後、フォトリ
ソグラフィにより開口部１２を形成する。これの一つの
例として、感光性ポリイミドを被覆した後フォトマスク
を介して露光し、その後現像する方法がある。次に、上
面全体に下地金属層形成用層２１を形成する。この下地
金属層形成用層２１は、チタン−タングステン（Ｔｉ−
Ｗ）、白金−チタン（Ｐｔ−Ｔｉ）、パラジウム−チタ
ン（Ｐｄ−Ｔｉ）等の合金、すなわちバリアメタルと接
着メタルとの合金からなる下層と、この下層の上面に形
成された金（Ａｕ）薄膜とからなっている。この場合、
下層及び金薄膜は共にスパッタにより成膜される。ここ
で、この状態における各膜厚の一例について説明する
と、配線パターン４、接続パッド５及び引き回し線６は
１〜１．５μｍ程度、絶縁膜７は１〜２μｍ程度、保護
膜１１は１０μｍ程度、下地金属層形成用層２１は０．
２〜１μｍ程度となっている。
【００１１】次に、保護膜１１の上面の図１に示す突起
電極１０を形成すべき部分を除く部分にメッキレジスト
層２２を形成する。したがって、この状態では、図１に
示す突起電極１０を形成すべき部分におけるメッキレジ
スト層２２には開口部２３が形成されている。次に、下
地金属層形成用層２１をメッキ電流路として金の電解メ
ッキを行うことにより、メッキレジスト層２２の開口部
２３内の下地金属層形成用層２１の上面に突起電極１４
を形成する。次に、メッキレジスト層２２を剥離し、次
いで突起電極１４をマスクとして下地金属層形成用層２
１の不要な部分をエッチングして除去すると、図１
（Ｂ）に示すように、突起電極１４下に下地金属層１３
が形成される。
電極１０を形成すべき部分を除く部分にメッキレジスト
層２２を形成する。したがって、この状態では、図１に
示す突起電極１０を形成すべき部分におけるメッキレジ
スト層２２には開口部２３が形成されている。次に、下
地金属層形成用層２１をメッキ電流路として金の電解メ
ッキを行うことにより、メッキレジスト層２２の開口部
２３内の下地金属層形成用層２１の上面に突起電極１４
を形成する。次に、メッキレジスト層２２を剥離し、次
いで突起電極１４をマスクとして下地金属層形成用層２
１の不要な部分をエッチングして除去すると、図１
（Ｂ）に示すように、突起電極１４下に下地金属層１３
が形成される。
【００１２】ところで、このようにして得られた半導体
装置では、突起電極１４及び下地金属層１３下に１０μ
ｍ程度と比較的厚めの保護膜１１が形成されているの
で、突起電極１４のうち実質的な突起電極となる第２電
極部１４ｃを素子形成領域２上に形成しても、ボンディ
ング時における衝撃を保護膜１１によって吸収すること
ができる。したがって、ボンディング時における衝撃に
より、シリコン基板１における素子形成領域２中の半導
体素子がダメージを受けないようにすることができる。
装置では、突起電極１４及び下地金属層１３下に１０μ
ｍ程度と比較的厚めの保護膜１１が形成されているの
で、突起電極１４のうち実質的な突起電極となる第２電
極部１４ｃを素子形成領域２上に形成しても、ボンディ
ング時における衝撃を保護膜１１によって吸収すること
ができる。したがって、ボンディング時における衝撃に
より、シリコン基板１における素子形成領域２中の半導
体素子がダメージを受けないようにすることができる。
【００１３】次に、図３（Ａ）〜（Ｃ）はそれぞれこの
発明の他の実施例における半導体装置の各製造工程を示
したものである。そこで、これらの図を順に参照しなが
ら、この実施例における半導体装置の構造についてその
製造方法と併せ説明する。まず、図３（Ａ）に示すよう
に、図２（Ａ）に示すものと同じものを用意する。した
がって、図３（Ａ）において、図２（Ａ）と同一部分に
は同一の符号を付し、その説明を省略する。
発明の他の実施例における半導体装置の各製造工程を示
したものである。そこで、これらの図を順に参照しなが
ら、この実施例における半導体装置の構造についてその
製造方法と併せ説明する。まず、図３（Ａ）に示すよう
に、図２（Ａ）に示すものと同じものを用意する。した
がって、図３（Ａ）において、図２（Ａ）と同一部分に
は同一の符号を付し、その説明を省略する。
【００１４】次に、図３（Ｂ）に示すように、絶縁膜７
の開口部８に連続する開口部３１を有するポリイミド等
からなる保護膜３２を形成する。この場合、上面全体に
保護膜３２をスピンコートにより形成した後、フォトリ
ソグラフィにより開口部３１を形成する。次に、両開口
部８、３１を介して露出された接続パッド５を含む保護
膜３２の上面にアルミニウムやアルミニウム合金等から
なる配線パターン３３を形成する。この場合、配線パタ
ーン３３は、図４に示すように、素子形成領域２上にも
形成され、接続パッド５上に形成された第１接続パッド
部３３ａと、素子形成領域２上に形成された第２接続パ
ッド部３３ｂと、両接続パッド部３３ａ、３３ｂ間に形
成された引き回し線部３３ｃとからなっている。また、
第２接続パッド部３３ｂのサイズ及びピッチは接続パッ
ド５のサイズ及びピッチよりも大きくなっている。
の開口部８に連続する開口部３１を有するポリイミド等
からなる保護膜３２を形成する。この場合、上面全体に
保護膜３２をスピンコートにより形成した後、フォトリ
ソグラフィにより開口部３１を形成する。次に、両開口
部８、３１を介して露出された接続パッド５を含む保護
膜３２の上面にアルミニウムやアルミニウム合金等から
なる配線パターン３３を形成する。この場合、配線パタ
ーン３３は、図４に示すように、素子形成領域２上にも
形成され、接続パッド５上に形成された第１接続パッド
部３３ａと、素子形成領域２上に形成された第２接続パ
ッド部３３ｂと、両接続パッド部３３ａ、３３ｂ間に形
成された引き回し線部３３ｃとからなっている。また、
第２接続パッド部３３ｂのサイズ及びピッチは接続パッ
ド５のサイズ及びピッチよりも大きくなっている。
【００１５】次に、保護膜３２の上面の第２接続パッド
部３３ｂの部分を除く部分にオーバーコート膜３４を形
成する。したがって、この状態では、第２接続パッド部
３３ｂに対応する部分におけるオーバーコート膜３４に
は開口部３５が形成されている。この場合、オーバーコ
ート膜３４の材質は、ポリイミド等の有機材であっても
よく、また酸化シリコンや窒化シリコン等の無機材であ
ってもよい。次に、上面全体に下地金属層形成用層３６
を形成する。次に、下地金属層形成用層３６の上面の第
２接続パッド部３３ｂに対応する部分を除く部分にメッ
キレジスト層３７を形成する。したがって、この状態で
は、第２接続パッド部３３ｂに対応する部分におけるメ
ッキレジスト層３７には開口部３８が形成されている。
次に、下地金属層形成用層３６をメッキ電流路として金
の電解メッキを行うことにより、メッキレジスト層３７
の開口部３８内の下地金属層形成用層３６の上面に突起
電極３９を形成する。次に、図３（Ｃ）に示すように、
メッキレジスト層３７を剥離し、次いで突起電極３９を
マスクとして下地金属層形成用層３６の不要な部分をエ
ッチングして除去すると、突起電極３９下に下地金属層
４０が形成される。この状態の平面図を図５に示す。
部３３ｂの部分を除く部分にオーバーコート膜３４を形
成する。したがって、この状態では、第２接続パッド部
３３ｂに対応する部分におけるオーバーコート膜３４に
は開口部３５が形成されている。この場合、オーバーコ
ート膜３４の材質は、ポリイミド等の有機材であっても
よく、また酸化シリコンや窒化シリコン等の無機材であ
ってもよい。次に、上面全体に下地金属層形成用層３６
を形成する。次に、下地金属層形成用層３６の上面の第
２接続パッド部３３ｂに対応する部分を除く部分にメッ
キレジスト層３７を形成する。したがって、この状態で
は、第２接続パッド部３３ｂに対応する部分におけるメ
ッキレジスト層３７には開口部３８が形成されている。
次に、下地金属層形成用層３６をメッキ電流路として金
の電解メッキを行うことにより、メッキレジスト層３７
の開口部３８内の下地金属層形成用層３６の上面に突起
電極３９を形成する。次に、図３（Ｃ）に示すように、
メッキレジスト層３７を剥離し、次いで突起電極３９を
マスクとして下地金属層形成用層３６の不要な部分をエ
ッチングして除去すると、突起電極３９下に下地金属層
４０が形成される。この状態の平面図を図５に示す。
【００１６】このようにして得られた半導体装置では、
配線パターン３３の一部からなる第２接続パッド部３３
ｂ上のみに下地金属層４０を介して突起電極３９が形成
されることになるので、オーバーコート膜３４上には実
質的な突起電極３９のみが突出されることになる。した
がって、図１（Ａ）及び（Ｂ）に示す半導体装置の場合
と比較して、突起電極３９の材料である高価な金の使用
を少なくすることができる。
配線パターン３３の一部からなる第２接続パッド部３３
ｂ上のみに下地金属層４０を介して突起電極３９が形成
されることになるので、オーバーコート膜３４上には実
質的な突起電極３９のみが突出されることになる。した
がって、図１（Ａ）及び（Ｂ）に示す半導体装置の場合
と比較して、突起電極３９の材料である高価な金の使用
を少なくすることができる。
【００１７】なお、上記実施例では、突起電極を金メッ
キによって形成した場合について説明したが、これに限
らず、半田メッキによって形成するようにしてもよい。
また、上記実施例では、突起電極を有する半導体装置に
ついて説明したが、半導体装置を基板上にワイヤボンデ
ィングする場合には、突起電極は不要である。そこで、
半導体装置を基板上にワイヤボンディングする場合に
は、例えば図３（Ｂ）を参照しながら説明すると、オー
バーコート膜３４を形成した状態において工程を終了す
る。すると、オーバーコート膜３４の開口部３５を介し
て配線パターン３３の一部からなる第２接続パッド部３
３ｂが露出された状態となるので、この露出された第２
接続パッド部３３ｂを介して半導体装置を基板上にワイ
ヤボンディングすることになる。
キによって形成した場合について説明したが、これに限
らず、半田メッキによって形成するようにしてもよい。
また、上記実施例では、突起電極を有する半導体装置に
ついて説明したが、半導体装置を基板上にワイヤボンデ
ィングする場合には、突起電極は不要である。そこで、
半導体装置を基板上にワイヤボンディングする場合に
は、例えば図３（Ｂ）を参照しながら説明すると、オー
バーコート膜３４を形成した状態において工程を終了す
る。すると、オーバーコート膜３４の開口部３５を介し
て配線パターン３３の一部からなる第２接続パッド部３
３ｂが露出された状態となるので、この露出された第２
接続パッド部３３ｂを介して半導体装置を基板上にワイ
ヤボンディングすることになる。
【００１８】
【発明の効果】以上説明したように、この発明によれ
ば、素子形成領域を含む上面全体に形成された絶縁膜上
に接続パッド部を有する下地金属層を形成し、この下地
金属層の少なくとも接続パッド部の上面に突起電極を形
成しているので、素子形成領域上を突起電極形成領域と
することが可能となり、したがって突起電極の数が増大
しても、突起電極のサイズ及びピッチを大きくすること
ができる。
ば、素子形成領域を含む上面全体に形成された絶縁膜上
に接続パッド部を有する下地金属層を形成し、この下地
金属層の少なくとも接続パッド部の上面に突起電極を形
成しているので、素子形成領域上を突起電極形成領域と
することが可能となり、したがって突起電極の数が増大
しても、突起電極のサイズ及びピッチを大きくすること
ができる。
【図１】（Ａ）はこの発明の一実施例における半導体装
置の要部を示す平面図、（Ｂ）はそのＢ−Ｂ線に沿う断
面図。
置の要部を示す平面図、（Ｂ）はそのＢ−Ｂ線に沿う断
面図。
【図２】（Ａ）及び（Ｂ）はそれぞれ図１に示す半導体
装置の各製造工程を説明するために示す図１（Ｂ）同様
の断面図。
装置の各製造工程を説明するために示す図１（Ｂ）同様
の断面図。
【図３】（Ａ）〜（Ｃ）はそれぞれこの発明の他の実施
例における半導体装置の各製造工程を説明するために示
す図１（Ｂ）同様の断面図。
例における半導体装置の各製造工程を説明するために示
す図１（Ｂ）同様の断面図。
【図４】図３（Ｂ）に示す状態のうち配線パターンを形
成した後の状態の平面図。
成した後の状態の平面図。
【図５】図３（Ｃ）に示す状態の平面図。
【図６】（Ａ）は従来の半導体装置の一部を示す平面
図、（Ｂ）はそのＢ−Ｂ線に沿う断面図。
図、（Ｂ）はそのＢ−Ｂ線に沿う断面図。
１ シリコン基板 ２ 素子形成領域 ５ 接続パッド ７ 絶縁膜 ８ 開口部 １１ 保護膜 １２ 開口部 １３ 下地金属層 １３ａ 第１接続パッド部 １３ｂ 引き回し線部 １３ｃ 第２接続パッド部 １４ 突起電極 １４ａ 第１電極部 １４ｂ 引き回し線部 １４ｃ 第２電極部
Claims (11)
- 【請求項１】 素子形成領域を含む上面全体に絶縁膜が
形成され、前記素子形成領域以外の領域における前記絶
縁膜に形成された開口部を介して接続パッドが露出され
てなる半導体装置において、 前記接続パッド上から前記絶縁膜上にかけて前記接続パ
ッドよりも大きめの接続パッド部を有する下地金属層が
形成され、この下地金属層の少なくとも接続パッド部の
上面に突起電極が形成されていることを特徴とする半導
体装置。 - 【請求項２】 請求項１記載の発明において、前記下地
金属層の接続パッド部は前記素子形成領域上に形成され
ていることを特徴とする半導体装置。 - 【請求項３】 請求項１または２記載の発明において、
前記絶縁膜上であって少なくとも前記下地金属層下に保
護膜が設けられていることを特徴とする半導体装置。 - 【請求項４】 素子形成領域を含む上面全体に絶縁膜が
形成され、前記素子形成領域以外の領域における前記絶
縁膜に形成された開口部を介して接続パッドが露出され
てなる半導体装置において、 前記接続パッド上から前記素子形成領域上における前記
絶縁膜上にかけて前記接続パッドよりも大きめの接続パ
ッド部を有する配線パターンが形成されていることを特
徴とする半導体装置。 - 【請求項５】 請求項４記載の発明において、前記絶縁
膜上であって少なくとも前記配線パターン下に保護膜が
設けられていることを特徴とする半導体装置。 - 【請求項６】 請求項５記載の発明において、前記配線
パターンの接続パッド部を除く部分における前記保護膜
の上面にオーバーコート膜が形成されていることを特徴
とする半導体装置。 - 【請求項７】 請求項４〜６のいずれかに記載の発明に
おいて、前記配線パターンの接続パッド部の上面に下地
金属層を介して突起電極が形成されていることを特徴と
する半導体装置。 - 【請求項８】 素子形成領域を含む上面全体に形成され
た絶縁膜及びこの絶縁膜上に形成された保護膜に連続し
て形成された開口部を介して露出された接続パッドを含
む前記保護膜の上面全体に下地金属層形成用層を形成
し、この下地金属層形成用層の上面に前記接続パッド上
から延びて該接続パッドよりも大きめの電極部を有する
突起電極を形成し、この突起電極をマスクとして前記下
地金属層形成用層をエッチングすることにより、前記突
起電極下に残存する前記下地金属層形成用層によって下
地金属層を形成することを特徴とする半導体装置の製造
方法。 - 【請求項９】 請求項８記載の発明において、前記突起
電極の電極部を前記素子形成領域上に形成することを特
徴とする半導体装置の製造方法。 - 【請求項１０】 素子形成領域を含む上面全体に形成さ
れた絶縁膜及びこの絶縁膜上に形成された保護膜に連続
して形成された開口部を介して露出された接続パッドを
含む前記保護膜の上面において前記接続パッド上から前
記素子形成領域に上にかけて前記接続パッドよりも大き
めの接続パッド部を有する配線パターンを形成し、この
配線パターンの接続パッド部を除く上面全体にオーバー
コート膜を形成することを特徴とする半導体装置の製造
方法。 - 【請求項１１】 請求項１０記載の発明において、前記
オーバーコート膜を形成した後、上面全体に下地金属層
形成用層を形成し、前記配線パターンの接続パッド部上
における前記下地金属層形成用層の上面に突起電極を形
成し、この突起電極をマスクとして前記下地金属層形成
用層をエッチングすることにより、前記突起電極下に残
存する前記下地金属層形成用層によって下地金属層を形
成することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7191009A JPH0922912A (ja) | 1995-07-05 | 1995-07-05 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7191009A JPH0922912A (ja) | 1995-07-05 | 1995-07-05 | 半導体装置及びその製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000239261A Division JP3279309B2 (ja) | 2000-08-08 | 2000-08-08 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0922912A true JPH0922912A (ja) | 1997-01-21 |
Family
ID=16267364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7191009A Pending JPH0922912A (ja) | 1995-07-05 | 1995-07-05 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0922912A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000070670A1 (en) * | 1999-05-12 | 2000-11-23 | Hitachi, Ltd. | Semiconductor device and method for manufacturing the same, and electronic device |
| KR100848745B1 (ko) * | 2005-08-03 | 2008-07-25 | 세이코 엡슨 가부시키가이샤 | 반도체 장치 및 반도체 칩 |
| US7538430B2 (en) | 2005-10-07 | 2009-05-26 | Renesas Technology Corp. | Semiconductor device and a method of manufacturing the same |
| US7638886B2 (en) | 2005-08-03 | 2009-12-29 | Seiko Epson Corporation | Semiconductor device and semiconductor chip |
| JP2012174847A (ja) * | 2011-02-21 | 2012-09-10 | Murata Mfg Co Ltd | 電子部品およびモジュール |
| US20130075897A1 (en) * | 2008-11-12 | 2013-03-28 | Renesas Electronics Corporation | Semiconductor integrated circuit device for driving display device and manufacturing method thereof |
| EP3544051A1 (en) | 2018-03-23 | 2019-09-25 | Renesas Electronics Corporation | Semiconductor device and method for manufacturing the same |
-
1995
- 1995-07-05 JP JP7191009A patent/JPH0922912A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6528343B1 (en) | 1999-05-12 | 2003-03-04 | Hitachi, Ltd. | Semiconductor device its manufacturing method and electronic device |
| WO2000070670A1 (en) * | 1999-05-12 | 2000-11-23 | Hitachi, Ltd. | Semiconductor device and method for manufacturing the same, and electronic device |
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| US9576924B2 (en) | 2005-10-07 | 2017-02-21 | Renesas Electronics Corporation | Semiconductor device and a method of manufacturing the same |
| US8183142B2 (en) | 2005-10-07 | 2012-05-22 | Renesas Electronics Corporation | Semiconductor device and a method of manufacturing the same |
| US10957719B2 (en) | 2005-10-07 | 2021-03-23 | Renesas Electronics Corporation | Semiconductor device and a method of manufacturing the same |
| US8338968B2 (en) | 2005-10-07 | 2012-12-25 | Renesas Electronics Corporation | Semiconductor device and a method of manufacturing the same |
| TWI382461B (zh) * | 2005-10-07 | 2013-01-11 | Renesas Electronics Corp | Semiconductor device and manufacturing method thereof |
| US10304867B2 (en) | 2005-10-07 | 2019-05-28 | Renesas Electronics Corporation | Semiconductor device and a method of manufacturing the same |
| US8624403B2 (en) | 2005-10-07 | 2014-01-07 | Renesas Electronics Corporation | Semiconductor device and a method of manufacturing the same |
| US9159650B2 (en) | 2005-10-07 | 2015-10-13 | Renesas Electronics Corporation | Semiconductor device and a method of manufacturing the same |
| US7728442B2 (en) | 2005-10-07 | 2010-06-01 | Renesas Technology Corp. | Semiconductor device and a method of manufacturing the same |
| TWI578388B (zh) * | 2005-10-07 | 2017-04-11 | Renesas Electronics Corp | Semiconductor device |
| US7538430B2 (en) | 2005-10-07 | 2009-05-26 | Renesas Technology Corp. | Semiconductor device and a method of manufacturing the same |
| US20130075897A1 (en) * | 2008-11-12 | 2013-03-28 | Renesas Electronics Corporation | Semiconductor integrated circuit device for driving display device and manufacturing method thereof |
| JP2012174847A (ja) * | 2011-02-21 | 2012-09-10 | Murata Mfg Co Ltd | 電子部品およびモジュール |
| EP3544051A1 (en) | 2018-03-23 | 2019-09-25 | Renesas Electronics Corporation | Semiconductor device and method for manufacturing the same |
| US11387172B2 (en) | 2018-03-23 | 2022-07-12 | Renesas Electronics Corporation | Semiconductor device and method for manufacturing the same |
| EP4071796A2 (en) | 2018-03-23 | 2022-10-12 | Renesas Electronics Corporation | Semiconductor device having a pad to which a wire bonding pad is to be bonded and a probe is to be brought into contact with |
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