KR100290193B1 - 반도체장치및그제조방법 - Google Patents

반도체장치및그제조방법 Download PDF

Info

Publication number
KR100290193B1
KR100290193B1 KR1019970023983A KR19970023983A KR100290193B1 KR 100290193 B1 KR100290193 B1 KR 100290193B1 KR 1019970023983 A KR1019970023983 A KR 1019970023983A KR 19970023983 A KR19970023983 A KR 19970023983A KR 100290193 B1 KR100290193 B1 KR 100290193B1
Authority
KR
South Korea
Prior art keywords
input
semiconductor substrate
output terminal
metal
terminal portion
Prior art date
Application number
KR1019970023983A
Other languages
English (en)
Other versions
KR980005659A (ko
Inventor
아키토 요시다
Original Assignee
니시무로 타이죠
가부시끼가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 니시무로 타이죠, 가부시끼가이샤 도시바 filed Critical 니시무로 타이죠
Publication of KR980005659A publication Critical patent/KR980005659A/ko
Application granted granted Critical
Publication of KR100290193B1 publication Critical patent/KR100290193B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02377—Fan-in arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05164—Palladium [Pd] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05569—Disposition the external layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05666—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06131—Square or rectangular array being uniform, i.e. having a uniform pitch across the array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13024—Disposition the bump connector being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49004—Electrical device making including measuring or testing of device or component part

Abstract

반도체 장치에 형성되는 입·출력 단자가 다이소트 단자부(101)와 범프를 갖는 입·출력 단자부(102)로 이루어져 종래의 프로브 카드를 이용하여도 다이소트를 용이하게 행할 수 있는 반도체 장치 및 그 제조 방법을 제공한다.
반도체 기판(1)에는 입·출력 단자 및 입·출력 회로가 형성되어 있다. 반도체 기판(1)의 주면은 집적 회로가 형성되어 있는 내부 영역부(1a)와 입·출력 회로(11)가 형성되어 있는 주변 영역(1b)으로 나누어진다. 입·출력 회로(11)는 양 영역의 경계에 배치되어 있다. 입·출력 단자는 주변 영역(1b)에 배치되고, 범프가 형성되지 않은 테스트용의 다이소트 단자부(101)와 내부 영역(1a)에 배치되며, 범프가 형성된 접속용 입·출력 단자부(102)로 구성되어 있다. 다이소트 단자부(101)와 입·출력 단자부(102)는 예컨대, 양 단자부를 구성하는 금속 배선으로부터 하층의 접속 배선(103)에 의해 전기적으로 접속되어 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE, AND METHOD OF MANUFACTURING THE SAME}
본 발명은 회로 기판에 반도체 소자가 땜납 범프 등의 돌기 전극(범프)를 통해 접속된 구조(플립칩 구조)의 반도체 장치 및 그 제조 방법에 관한 것이다.
종래, 반도체 소자를 회로 기판에 탑재하기 위해서 반도체 소자(이하, 칩이라 함)로부터 도출한 복수의 리드 선단을 회로 기판상의 배선 패턴에 전기적으로 접속하거나, 반도체 소자를 직접 회로 기판에 탑재하여 와이어 본딩, TAB(Tape Automated Bonding)에 의해 전기적으로 접속하는 등의 방법이 있다. 그러나, 칩으로부터 리드를 돌출시켜 회로 기판에 장착하는 것은 반도체 장치의 고밀도 실장화에 대한 큰 장해가 되고 있다. 특히 근래에는, 반도체 장치의 용도가 다양화 되고, 더욱 고밀도 실장화가 진행되고 있으며, 예컨대, 메모리 카드와 같은 얇은 회로 기판을 이용함에 따라 메모리 소자의 실장수도 증가하는 경향이 있다. 이러한 사정으로 리드를 이용하여 칩을 실장하는 것에는 한계가 있다. 그래서, 칩으로 형성한 복수의 접속 전극(패드)에 범프 또는 범프를 장착한 것을 직접 회로 기판의 배선 패턴에 접속하는 플립칩 구조가 주목을 받게 되었다.
도 9는 실리콘 반도체를 기판으로 하는 칩을 회로 기판에 플립칩 실장한 종래의 반도체 장치의 단면도 이고, 도 10은 반도체 기판의 범프를 갖는 주면을 나타내는 평면도 이며, 도 11은 범프를 갖는 입·출력 단자를 설명하는 반도체 기판의 단면도이다. 반도체 기판(1)은 그 주면에 내부의 집적 회로에 전기적으로 접속된 패드로서 이용되는 알루미늄 등의 패드 전극(7)과, 이 패드 전극(7) 위에 접속되어 납(Pb), 주석(Sn) 등을 주성분으로 하는 저융점 금속의 땜납 범프로 구성된 높이 약 100㎛의 범프(3)를 구비하고 있다. 도 10에 표시된 반도체 기판(1)의 주면에 형성된 입·출력 단자(10)는 범프(3)와 패드 전극(7)을 구비하고, 통상 범프(3)와 패드 전극(7) 사이에는 베리어 금속이 개재되어 있다. 이 회로 기판(2)에는 적어도 1개의 칩이 실장된다. 반도체 기판(1)상의 복수의 범프(3)는 회로 기판(2)의 표면에 형성된 배선 패턴(도시하지 않음)에 접속된 패드 전극(이하, 기판 패드라 함)(8)에 전기적으로 접속함으로써 회로 기판(2)에 탑재된다. 범프(3)는 저융점 금속 이외에도 금을 사용할 때도 있고, 절연성의 구형체 표면에 도전층을 형성한 것을 이용할 때도 있다. 저융점 금속으로서는 Pb-Sn, In-Sn 땜납 등이 알려져 있다. 회로 기판(2)에는 유리 기재에 에폭시 수지를 함침(含侵)시켜 적층하여 이루어진 프린트 기판, 세라믹 기판, 실리콘 반도체 기판 등이 사용되고 있다. 또한, 반도체 기판(1)과 회로 기판(2) 사이에는 수지 밀봉체를 충진시킬 수도 있다.
반도체 기판(1)의 주면은 내부 영역(1a)과 주변 영역(1b)으로 나누어진다. 내부 영역(1a)에는 반도체 기판(1)의 내부에 형성된 내부 회로의 집적 회로(20)가 형성되어 있다. 주변 영역(1b)의 내부 영역(1a)에 근접한 영역에는 입·출력 회로(11)가 형성되고, 상기 입·출력 단자(10)는 이 입·출력 회로(11)를 통해 집적 회로(20)에 전기적으로 접속된다.
도 11을 참조하여 반도체 기판상의 범프를 갖는 패드의 구조를 설명한다. 반도체 기판(1)의 표면의 절연막(4) 위에 반도체 기판 내부에 형성되어 있는 집적 회로와 전기적으로 접속된 알루미늄 등의 패드(7)가 형성되어 있다. 패드(7)는 SiO2등의 절연막(5)으로 보호되어 있다. 패드(7)의 표면에 절연막(5)의 개구부가 형성되고, 패드(7)가 노출되어 있다. 이 개구부에는 베리어 금속막(9)으로 피복되어 있고, 베리어 금속(9)은 패드(7)와 전기적으로 접속되어 있다. 범프(3)는 이 베리어 금속(9) 위에 장착되어 있다. 베리어 금속막(9)에는 Pd/Ni/Ti, TiW, Ti/Ti/W 등이 사용되고 있다.
이와 같이, 종래의 TAB나 플립칩 구조의 반도체 장치의 입·출력 단자는 반도체 기판의 외주를 따라서 주변 영역에 설치되어 있다. 그리고, 칩 혹은 웨이퍼 상태에서의 집적 회로의 양/불량품 판정(이하, 다이소트라 함)은 그 입·출력 단자의 범프(3)에 프로브 카드(12)에 설치된 프로브 침(6)을 대어 전기적인 시험이 행해지고 있었다(도 12 참조).
그러나 최근에는 소자의 미세화에 동반하여 같은 기능을 갖는 반도체 장치가 보다 작게 실현가능하도록 된 반면, 접속 기술의 한계로부터 입·출력 단자의 피치를 이 이상 좁게 하는 것이 곤란해졌다. 그래서 반도체 기판의 외주에 입·출력 단자를 설치하는 것 만으로는 단자수가 부족하고, 반도체 기판의 주면 전체에 입·출력 단자를 배치하는 구조를 생각할 수 있었다(도 13). 도면에 있어서, 칩의 입·출력 단자(10)는 반도체 기판(1)의 주면의 집적 회로가 형성되어 있는 내부 영역 및 주변 영역상에 배열되어 있다.
그러나, 도 13의 구조의 칩에는 다음과 같은 결점이 있었다. 즉 검증(다이소트)을 종래의 프로브 카드에 설치한 프로브 침을 이용하는 것으로는 모든 입·출력 단자에 침을 댈 수 없다는 것이다. 이러한 문제를 해결하기 위해서는 프로브 침을 반도체 기판 주면 전체에 배치할 수 있는 프로브 카드가 필요하지만, 이러한 구조의 프로브 카드를 이용하여도, 그 위에서 반도체 기판의 입·출력 단자와 프로브 침과의 위치를 맞추기 어려운 문제점이 추가로 발생한다.
본 발명은 이러한 문제점을 해결하기 위한 것으로 종래의 프로브 카드를 이용하여 검증을 용이하게 행할 수 있는 구조의 입·출력 단자를 구비한 반도체 장치 및 그 제조 방법을 제공한다.
도 1은 본 발명의 제1 실시예의 반도체 장치의 평면도.
도 2는 도 1의 반도체 장치의 입·출력 단자 구조를 나타내는 단면도.
도 3은 제1 실시예의 반도체 장치의 제조 공정 단면도.
도 4는 제1 실시예의 반도체 장치의 제조 공정 단면도.
도 5는 제2 실시예의 반도체 장치의 제조 공정 단면도.
도 6은 제2 실시예의 반도체 장치의 제조 공정 단면도.
도 7은 제3 실시예의 반도체 장치의 평면도.
도 8은 제4 실시예의 반도체 장치의 평면도.
도 9는 종래의 회로 기판에 탑재한 반도체 장치의 단면도.
도 10은 종래의 반도체 장치의 평면도.
도 11은 종래의 반도체 장치의 입·출력 단자의 단면도.
도 12는 종래의 반도체 장치의 단면도.
도 13은 종래의 반도체 장치의 평면도.
〈도면의 주요 부분에 대한 부호의 설명〉
1: 반도체 기판
2: 회로 기판
3: 범프
4, 5, 14: 절연막
6: 프로브 침
7: 패드
8: 기판 패드
9: 배리어 금속
10: 입·출력 단자
11: 입·출력 회로
12: 프로브 카드
13: 불순물 확산 영역
15: 제2 층의 금속 배선
16: 내(耐)에칭 보호막
20: 집적 회로
101: 입·출력 단자부
102: 검증용 단자부
103: 금속 배선
본 발명은 반도체 장치에 형성되는 입·출력 단자가 검증용 단자부와 입·출력 단자부로 이루어지고, 입·출력 단자부에는 범프가 형성되어 있는 데 특징이 있다. 또한, 적어도 이 검증용 단자부를 구성하는 배선은 베리어 금속 용융액에 의해 제거되지 않는 도전성의 내에칭 보호막으로 피복되어 있는 것을 특징으로 한다.
본 발명에는 반도체 기판상에 범프가 형성되지 않은 테스트용 검증용 단자부와 범프가 형성된 접속용 입·출력 단자부가 혼재하고 있다. 입·출력 단자부는 알루미늄 등으로 이루어지는 배선과 그 위에 범프로 구성되어 있기 때문에 범프-알루미늄 배선 사이에는 금속 확산 방지용 베리어 금속이 개재되어 있다. 한편 검증용 단자부는 알루미늄 배선만으로 이루어지므로, 반도체 기판의 주면 전면에 형성되고 검증용 단자부에도 형성되어 있는 베리어 금속은 베리어 금속 용융액으로 제거하지 않으면 안된다. 따라서, 내에칭 보호막은 베리어 금속의 에칭 제거시에 있어서 알루미늄 배선도 용융되지 않도록 검증용 단자부의 배선을 보호하고 있다. 또한, 검증시에 알루미늄 배선의 기계적인 손상을 막고 있다.
즉, 청구범위 제1항의 발명은 반도체 장치에 있어서 반도체 기판과, 상기 반도체 기판상에 형성된 복수의 입·출력 단자를 구비하고, 상기 입·출력 단자는 상기 반도체 기판상의 주변 영역에 설치된 검증용 단자부와 상기 반도체 기판상의 내부 영역에 설치되고, 범프가 형성되어 있는 입·출력 단자부를 가지며, 이 검증용 단자부와 입·출력 단자부는 전기적으로 접속되어 있는 것을 특징으로 한다. 청구범위 제2항의 발명은 청구범위 제1항에 기재한 반도체 장치에 있어서, 상기 반도체 기판의 상기 주변 영역에는 상기 반도체 기판의 변을 따라 입·출력 회로부가 형성되어 있고, 상기 검증용 단자부는 이 입·출력 회로부와 상기 반도체 기판의 변 사이에 형성되어 있는 것을 특징으로 한다. 청구범위 제2항의 발명은 청구범위 제1 항에 기재한 반도체 장치에 있어서, 상기 입·출력 단자부는 상기 반도체 기판상의 내부 영역에 있어서 등간격으로 배열되어 있는 것을 특징으로 한다. 청구범위 제3항의 발명은 청구범위 제2항에 기재한 반도체 장치에 있어서, 상기 입·출력 단자부는 대략 정방형이고, 그 대향하는 2변에 평행한 중심선은 상기 반도체 기판의 임의의 변에 대하여 45°기울어 있는 것을 특징으로 한다. 청구범위 제4항의 발명은 청구범위 제1항 내지 청구범위 제3항 중 어느 한항에 기재한 반도체 장치에 있어서, 상기 반도체 기판상에는 금속 배선으로 구성된 다층 배선이 형성되어 있고, 이 다층 배선의 상기 입·출력 단자부와 상기 검증용 단자부를 전기적으로 접속하는 배선에는 이 다층 배선의 소정 층의 배선을 이용하여, 상기 입·출력 단자부 및 상기 검증용 단자부에는 이 소정 층의 배선으로부터 상층의 배선을 이용하는 것을 특징으로 한다. 청구범위 제5항의 발명은 청구범위 제1항 내지 청구범위 제4항 중 어느 한 항에 기재한 반도체 장치에 있어서, 검증용 단자부가 없이 입·출력 단자부만으로 이루어지는 입·출력 단자를 추가로 갖는 것을 특징으로 한다.
청구범위 제6항의 발명은 청구범위 제1 항 내지 청구범위 제5 항중 어느 한항에 기재한 반도체 장치에 있어서, 상기 검증용 단자부는 표면에 도전성 내에칭성 보호막이 피복되어 있는 금속 배선으로 이루어지는 것을 특징으로 한다. 청구범위 제7항의 발명은 청구범위 제6항에 기재한 반도체 장치에 있어서, 상기 내에칭성 보호막은 상기 베리어 금속을 에칭하는 에칭액에 대하여 이 베리어 금속보다 내에칭성이 높은 것을 특징으로 한다. 청구범위 제8항의 발명은 반도체 장치의 제조 방법에 있어서, 반도체 기판상에 금속막을 형성하는 공정과, 상기 금속막을 패터닝하여 상기 반도체 기판의 내부 영역상에 금속 배선으로 이루어지는 복수의 입·출력 단자부와, 상기 반도체 기판의 주변 영역상에 금속 배선으로 이루어지고, 이 입·출력 단자부와는 전기적으로 접속되어 있는 검증용 단자부를 형성하는 공정과, 상기 입·출력 단자부 및 상기 검증용 단자부의 상기 금속 배선상에 도전성 내에칭 보호막을 형성하는 공정과, 상기 반도체 기판상에 베리어 금속 형성용 금속막을 형성하는 공정과, 상기 입·출력 단자부 위에 상기 내에칭 보호막 및 상기 베리어 금속 형성용 금속막을 통해 범프를 형성하는 공정과, 상기 베리어 금속 형성용 금속막을 패터닝하여, 상기 입·출력 단자부의 상기 범프와 상기 내에칭 보호막 사이에 베리어 금속을 형성하는 공정을 갖는 것을 특징으로 한다. 청구범위 제9항의 발명은 반도체 장치의 제조 방법에 있어서, 반도체 기판상에 금속막을 형성하는 공정과, 상기 금속막상에 도전성 내에칭 보호막을 형성하는 공정과, 상기 금속막 및 상기 내에칭 보호막을 패터닝하여 상기 반도체 기판의 내부 영역상에 상기 내에칭 보호막으로 피복된 금속 배선으로 이루어지는 복수의 입·출력 단자부와, 상기 반도체 기판의 주변 영역상에 상기 내에칭 보호막으로 피복된 금속 배선으로 이루어지고, 이 입·출력 단자부는 전기적으로 접속되어 있는 검증용 단자부를 형성하는 공정과, 상기 반도체 기판상에 베리어 금속 형성용 금속막을 형성하는 공정과, 상기 입·출력 단자부 위에 상기 내에칭 보호막 및 상기 베리어 금속 형성용 금속막을 통해 범프를 형성하는 공정과, 상기 베리어 금속 형성용 금속막을 패터닝하여, 상기 입·출력 단자부의 상기 범프와 상기 내에칭 보호막 사이에 베리어 금속을 형성하는 공정을 갖는 것을 특징으로 한다.
이하, 도면을 참조하여 본 발명의 실시의 형태를 설명한다.
우선, 도 1 내지 도 4를 참조하여 제1 실시예를 설명한다. 도 1은 반도체 장치가 형성된 반도체 기판 주면의 입·출력 단자 구조를 나타내는 평면도이고, 도 2는 입·출력 단자의 구조를 설명하는 반도체 기판의 단면도이며, 도 3 및 도 4는 반도체 장치의 제조 공정 단면도이다.
반도체 기판(1)에는 입·출력 단자 및 입·출력 회로가 형성되어 있다. 반도체 기판(1)의 주면은 집적 회로가 형성되어 있는 내부 영역부(1a)와 입·출력 회로(11)가 형성되어 있는 주변 영역(1b)으로 나누어진다. 입·출력 회로(11)는 양 영역의 경계에 배치되어 있다. 입·출력 단자는 주변 영역(1b)에 배치되고 범프가 형성되지 않은 테스트용 검증용 단자부(101) 및 내부 영역(1a)에 배치되고 범프가 형성된 접속용 입·출력 단자부(102)로 구성되어 있다. 검증용 단자부(101)와 입·출력 단자부(102)는 예컨대, 양 단자부를 구성하는 금속 배선으로부터 하층의 접속 배선(103)에 의해 전기적으로 접속되어 있다. 범프(3)는 예컨대, 두께가 100㎛이고, 납이나 주석 등이 함유된 저융점 땜납으로 구성되어 있다.
도 2는 입·출력 단자의 내부 구조를 나타내는 반도체 기판의 단면도이다. 예컨대, n형 실리콘 반도체 기판(1)의 주면에는 열산화막 등의 절연막(14)으로 피복되어 있다. 절연막(14) 위에는 예컨대, 제2 층째의 알루미늄 배선(15)이 형성되어 있다. 이 알루미늄 배선(15)은 절연막(14)에 형성한 개구부를 통해 반도체 기판(1)의 표면 영역의 소자 영역에 형성된, 예컨대, p형 불순물 확산 영역(13)에 전기적으로 접속되어 있다. 제2 층째의 알루미늄 배선(15)은 CVDSiO2등의 층간 절연막(4)에 의해 피복되어 있다. 층간 절연막(4) 위에는 패드(7)로 이루어진 제3층째의 알루미늄 배선이 형성되어 있다. 제3 층째의 알루미늄 배선의 표면 전면에는 도전성 내에칭 보호막(16)이 형성되어 있다. 검증용 단자부(101)의 패드(7)와 입·출력 단자부(102)의 패드(7)는 모두 층간 절연막(4)에 형성한 개구부를 통해 제2 층째의 알루미늄 배선(15)에 전기적으로 접속되어 있다. 따라서, 검증용 단자부(101)와 입·출력 단자부(102)는 전기적으로 접속되어 있다. 이 제3 층째의 알루미늄 배선은 SiO2의 보호 절연막(5)에 의해 피복되어 있다. 보호 절연막(5)에 개구부를 형성하고, 검증용 단자부(101) 및 입·출력 단자부(102)를 이 개구부에 형성한다. 검증용 단자부(101)는 내에칭성 보호막(16)이 노출되고, 입·출력 단자부(102)는 내에칭성 보호막(16) 위에 베리어 금속(9)이 형성되며, 베리어 금속(9) 위에 범프(3)가 형성되어 있다. 즉, 검증용 단자부(101)에는 범프를 장착하지 않으며, 입·출력 단자부(102)에는 범프를 설치하고 있다.
도 9에 도시된 바와 같이 반도체 기판(1)상의 복수의 범프(3)는 회로 기판의 표면에 형성된 배선 패턴에 접속된 기판 패드에 전기적으로 접속함으로써 회로 기판에 칩이 탑재된다. 이 회로 기판에는 적어도 1개의 칩이 탑재된다.
이와 같이, 반도체 기판상에는 범프가 형성되지 않은 테스트용 검증용 단자부와 범프가 형성된 접속용 입·출력 단자부가 혼재하고 있고, 검증용 단자부와 입·출력 단자부에서 1개의 입·출력 단자를 구성하고 있다. 입·출력 단자부는 알루미늄 등으로 이루어지는 배선과 그 위에 범프로 구성되어 있으므로 범프-알루미늄 배선간에는 금속 확산 방지용 베리어 금속이 개재되어 있다. 한편 검증용 단자부는 알루미늄 배선만으로 이루어지므로, 반도체 기판의 주면 전면에 형성되어 검증용 단자부에도 형성되어 있는 베리어 금속은 베리어 금속 용융액으로 제거하지 않으면 안된다. 따라서, 내에칭 보호막은 베리어 금속의 에칭 제거시에 있어서 알루미늄 배선도 용융되지 않도록 검증용 단자부의 배선을 보호하고 있다. 또한, 검증시에 알루미늄 배선의 기계적인 손상을 막고 있다. 검증용 단자부는 반도체 기판의 주변 영역에 배치되어 있으므로, 검증시에 종래의 프로브 카드를 유효하게 이용할 수 있다.
다음에, 도 3 및 도 4를 참조하여 이 실시예의 반도체 장치의 제조 방법을 설명한다. 도면은 검증용 단자부와 입·출력 단자부를 전기적으로 접속하는 금속 배선(제2 층째의 알루미늄 배선)의 표시는 생략하고 있다. 반도체 기판(1)을 피복하는 SiO2등의 절연막(4) 위에 형성한 두께 500nm 정도의 알루미늄 금속막을 패터닝하여, 예컨대, 제3 층째의 알루미늄 배선을 형성한다. 그리고, 이 알루미늄 배선의 소정 부분을 거의 정방형의 패드(패드)(7)로 한다. 절연막(4)과 그 위의 제3 층째의 알루미늄 배선을 SiO2등의 보호 절연막(5)으로 피복한다. 그리고, 이 절연막(5)을 패터닝하여 패드(7)를 노출시키는 개구부를 형성한다(도 3a). 다음에, 노출하고 있는 각 패드(7) 위에 도전성 내에칭 보호막(16)을 형성한다. 내에칭 보호막(16)은 예컨대, 질화티타늄(TiN)으로 이루어지고, 두께는 약 50nm이다. 이 내에칭 보호막의 두께는 30nm이상은 필요하고, 특히 약 30∼50nm이면 기계적 강도상에서도 유효한 범위이다. 또한, 이 내에칭 보호막은 TiN 이외에도 TiSi 등의 다른 질화물이 적당하다(도 3b).
다음에, 내에칭 보호막(16)을 함유하는 절연막(5) 위에 베리어 금속 형성용 금속막을 형성한다. 반도체 기판(1)의 내부 영역에 형성된 입·출력 단자부의 패드(7)상에 상기 내에칭 보호막(16) 및 상기 베리어 금속 형성용 금속막을 통해 범프(3)를 형성한다(도 4a). 다음에, 베리어 금속 형성용 금속막을 패터닝하여, 입·출력 단자부(102)의 범프(3)와 내에칭 보호막(16) 사이에 베리어 금속(9)을 형성함과 동시에 검증용 단자부(101)상의 베리어 금속 형성용 금속막을 제거한다. 이렇게 하여, 범프가 없는 검증용 단자부(101)가 반도체 기판(1)의 주변 영역에 형성되고, 범프(3)를 장착한 입·출력 단자부(102)가 그 내부 영역에 형성된다. 베리어 금속 형성용 금속막은 예컨대, Ti/TiW로 이루어지고, Ti의 두께는 100nm, TiW의 두께는 500nm이다. 이 금속막을 패터닝하기 위해서 이용하는 베리어 금속 용융액(에칭액)은 예컨대, HCl-HNO3-CH3COOH의 혼합산, 희석 HF 등이 있다. 베리어 금속으로서는 이외에 Pd/Ni/Ti나 TiW 등이 있다. 상기 내에칭 보호막의 TiN, TiSi 등의 금속 질화막으로부터 구성된 상기 내에칭 보호막은 이들 베리어 금속 용융액에 대하여 내성이 크다. 베리어 금속이 Pd/Ni/Ti인 경우, Pd/Ni는 HC1-HNO3-CH3COOH의 혼합산으로 에칭되고, Ti는 희석 HF로 에칭된다. TiW인 경우, 희석 HF로 에칭된다.
검증용 단자부는 내에칭 보호막으로 피복된 알루미늄 배선만으로 이루어지고, 범프가 없으므로 반도체 기판의 주면 전면에 형성되고 검증용 단자부에도 형성되어 있는 베리어 금속 형성용 금속막은 베리어 금속 용융액으로 제거하지 않으면 안되지만, 이 내에칭 보호막이 베리어 금속의 에칭 제거시에 있어서 알루미늄 배선도 용융되지 않도록 검증용 단자부를 보호하고 있다.
다음에, 도 5 및 도 6을 참조하여 제2 실시예의 반도체 장치의 제조 방법을 설명한다. 도면은 검증용 단자부와 입·출력 단자부를 전기적으로 접속하는 금속 배선(제2 층째의 알루미늄 배선)의 표시는 생략하고 있다. 반도체 기판(1)을 피복하는 SiO2등의 절연막(4) 위에 형성한 두께 800nm정도의 알루미늄 금속막 및 내에칭 보호막이 되는 TiN 막을 패터닝하여, 두께 100nm정도의 내에칭 보호막(16)으로 피복된, 예컨대, 제3 층째의 알루미늄 배선을 형성한다. 그리고, 이 알루미늄 배선의 소정의 부분을 거의 정방형의 패드(패드)(7)로 한다(도 5a). 다음에, 절연막(4)과 그 위의 제3 층째의 알루미늄 배선을 SiO2등의 보호 절연막(5)으로 피복한다. 그리고, 이 절연막(5)을 패터닝하여 패드(7) 위의 내에칭 보호막(16)을 노출시키는 개구부를 형성한다(도 5b).
다음에, 내에칭 보호막(16)을 함유하는 절연막(5) 위에 베리어 금속 형성용 금속막을 형성한다. 반도체 기판(1)의 내부 영역에 형성된 입·출력 단자부의 패드(7)상에 상기 내에칭 보호막(16) 및 상기 베리어 금속 형성용 금속막을 통해 범프(3)를 형성한다(도 6(a)). 다음에, 베리어 금속 형성용 금속막을 패터닝하고, 입·출력 단자부(102)의 범프(3)와 내에칭 보호막(16) 사이에 베리어 금속(9)을 형성하는 동시에 검증용 단자부(101)상의 베리어 금속 형성용 금속막을 제거한다. 이렇게 하여, 범프가 없는 검증용 단자부(101)가 반도체 기판(1)의 주변 영역에 형성되고, 범프(3)를 장착한 입·출력 단자부(102)가 그 내부 영역에 형성된다. 베리어 금속 형성용 금속막은 예컨대, Ti/TiW로 이루어지며, Ti의 두께는 100nm, TiW의 두께는 500nm이다. 이 금속막을 패터닝하기 위해서 이용하는 베리어 금속 용융액(에칭액)은 희석 HF를 이용한다.
검증용 단자부는 내에칭 보호막으로 피복된 알루미늄 배선만으로 이루어지고, 범프가 없으므로 반도체 기판의 주면 전면에 형성되고 검증용 단자부에도 형성되어 있는 베리어 금속 형성용 금속막은 베리어 금속 용융액으로 제거하지 않으면 안되지만, 이 내에칭 보호막이 베리어 금속의 에칭 제거시에 있어서 알루미늄 배선도 용융되지 않도록 검증용 단자부를 보호하고 있다.
다음에, 도 7을 참조하여 제3 실시예를 설명한다.
도면은 반도체 장치가 형성된 반도체 기판 주면의 입·출력 단자 구조를 나타내는 평면도이다. 반도체 기판(1)에는 입·출력 단자 및 입·출력 회로가 형성되어 있다. 반도체 기판(1)의 주면은 집적 회로가 형성되어 있는 내부 영역부(1a)와 입·출력 회로(11)가 형성되어 있는 주변 영역(1b)으로 나누어진다. 입·출력 회로(11)는 양 영역의 경계에 배치되어 있다. 입·출력 단자는 주변 영역(1b)에 배치되고, 범프가 형성되지 않은 테스트용 검증용 단자부(101)와 내부 영역(1a)에 배치되며, 범프가 형성된 접속용 입·출력 단자부(102)로 구성되어 있다. 검증용 단자부(101)와 입·출력 단자부(102)는 예컨대, 양 단자부를 구성하는 금속 배선으로부터 하층의 금속 배선(103)에 의해 전기적으로 접속되어 있다.
반도체 기판(1)은 실질적으로 정방형이다. 또한, 입·출력 단자의 입·출력 단자부의 형상도 정방형이다. 도 1에 도시된 제1 실시예에서는 각 입·출력 단자부는 그 임의의 변은 반도체 기판(1)에 근접하고 있는 변과는 평행하게 되도록 배치되어 있다. 그러나, 이 실시예에서는 각 입·출력 단자부는 그 대향하는 2변과 평행한 중심선이 반도체 기판(1)의 대각선과 평행하게 되도록 배치되어 있다. 각 입·출력 단자부를 이와 같이 배치함으로써 검증용 단자부와 입·출력 단자부를 접속하는 접속 수단의 배선이 용이해진다.
다음에, 도 8을 참조하여 제4 실시예를 설명한다.
도면은 반도체 장치가 형성된 반도체 기판 주면의 입·출력 단자 구조를 나타내는 평면도이다. 반도체 기판(1)에는 입·출력 단자 및 입·출력 회로가 형성되어 있다. 반도체 기판(1)의 주면은 집적 회로가 형성되어 있는 내부 영역부(1a)와 입·출력 회로(11)가 형성되어 있는 주변 영역(1b)으로 나누어진다. 입·출력 회로(11)는 양 영역의 경계에 배치되어 있다. 입·출력 단자는 주변 영역(1b)에 배치되고, 범프가 형성되지 않은 테스트용의 검증용 단자부(101)와 내부 영역(1a)에 배치되며, 범프가 형성된 접속용 입·출력 단자부(102)로 구성되어 있다. 검증용 단자부(101)와 입·출력 단자부(102)는 예컨대, 양 단자부를 구성하는 금속 배선으로부터 하층의 금속 배선(103)에 의해 전기적으로 접속되어 있다.
반도체 기판(1)은 실질적으로 정방형이고, 입·출력 단자의 입·출력 단자부의 형상도 정방형이다. 이 실시예에서는 각 입·출력 단자부는 그 대향하는 2변과 평행한 중심선이 반도체 기판(1)의 대각선과 평행하게 되도록 배치되어 있고, 이와 같이 배치함으로써 검증용 단자부와 입·출력 단자부를 접속하는 접속 수단의 배선을 용이하게 하고 있다.
이 실시예에서는 반도체 기판에 검증용 단자부가 없는 입·출력 단자가 형성되어 있다. 이 반도체 기판에는 스캔 회로가 내장되어 있으므로 검증시에 모든 입·출력 단자에 프로브 침을 댈 필요는 없다. 따라서 접속용의 입·출력 단자부만으로 이루어지는 입·출력 단자를 설치할 수 있다.
본 발명은 이상과 같은 구성에 의해 종래의 프로브 카드를 이용하여도 검증을 용이하게 행할 수 있다. 반도체 기판상에는 범프가 형성되지 않은 테스트용 검증용 단자부와 범프가 형성된 접속용 입·출력 단자부가 혼재하고 있다. 입·출력 단자부는 알루미늄등으로 이루어지는 배선과 그 위의 범프로 구성되어 있으므로 범프-알루미늄 배선간에는 금속 확산 방지용 베리어 금속이 개재되어 있다. 한편 검증용 단자부는 알루미늄 배선만으로 이루어지므로 반도체 기판의 주면 전면에 형성되고 검증용 단자부에도 형성되어 있는 베리어 금속은 베리어 금속 용융액으로 제거하지 않으면 안된다. 내에칭 보호막은 베리어 금속의 에칭 제거시에 있어서 알루미늄 배선도 용융되지 않도록 검증용 단자부의 배선을 보호하고 있다. 또한, 검증시에 금속 배선의 기계적인 손상을 막고 있다.
본 발명에 따라, 반도체 장치에 형성되는 입·출력 단자가 검증용 단자부와 범프를 갖고, 검증용 단자부를 구성하는 배선은 베리어 금속 용융액에 의해 제거되지 않는 도전성의 내에칭 보호막으로 피복되어 있는 입·출력 단자부로 이루어져, 종래의 프로브 카드를 이용하여도 검증을 용이하게 행할 수 있는 반도체 장치 및 그 제조 방법을 제공할 수 있다.

Claims (9)

  1. 반도체 기판과,
    상기 반도체 기판상에 형성된 복수의 입출력 단자를 구비하고,
    상기 입출력 단자는 상기 반도체 기판상의 주변 영역에 설치된 검증용 단자부 및 상기 반도체 기판상의 내부 영역에 설치되고 상기 검증용 단자부와 전기적으로 접속되며 범프가 형성되어 있는 입·출력 단자부를 포함하고,
    상기 반도체 기판의 주변 영역에는 상기 반도체 기판의 변을 따라 입·출력 회로부가 형성되어 있고, 상기 검증용 단자부는 상기 입·출력 회로부와 반도체 기판의 변 사이에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 입·출력 단자부는 상기 반도체 기판상의 내부 영역에 등간격으로 배열되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서, 상기 입·출력 단자부는 대략 정방형이고, 그 대향하는 2변에 평행한 중심선은 상기 반도체 기판의 임의의 변에 대하여 45°기울어 있는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 반도체 기판상에는 금속 배선으로 구성된 다층 배선이 형성되어 있고, 상기 다층 배선의 상기 입·출력 단자부와 검증용 단자부를 전기적으로 접속하는 배선에는 상기 다층 배선의 소정 층의 배선을 이용하고, 상기 입·출력 단자부 및 상기 검증용 단자부에는 이 소정 층의 배선으로부터 상층의 배선을 이용하는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서, 검증용 단자부가 없이 입·출력 단자부만으로 이루어지는 입·출력 단자를 더 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서, 상기 검증용 단자부는 표면에 도전성의 내에칭성 보호막이 피복되어 있는 금속 배선으로 이루어지는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서, 상기 내에칭성 보호막은 상기 베리어 금속을 에칭하는 에칭액에 대하여 상기 베리어 금속보다 내에칭성이 높은 것을 특징으로 하는 반도체 장치.
  8. 반도체 기판상에 금속막을 형성하는 단계와,
    상기 금속막을 패터닝하여 상기 반도체 기판의 내부 영역상에 금속 배선으로 이루어지는 복수의 입·출력 단자부 및 상기 반도체 기판의 주변 영역상에 금속 배선으로 이루어지고 상기 입·출력 단자부와 전기적으로 접속되어 있는 검증용 단자부를 형성하는 단계와,
    상기 입·출력 단자부 및 상기 검증용 단자부의 상기 금속 배선상에 도전성의 내에칭 보호막을 형성하는 단계와,
    상기 반도체 기판상에 베리어 금속 형성용 금속막을 형성하는 단계와,
    상기 입·출력 단자부 위에 상기 내에칭 보호막 및 상기 베리어 금속 형성용 금속막을 통해 범프를 형성하는 단계와,
    상기 베리어 금속 형성용 금속막을 패터닝하여, 상기 입·출력 단자부의 상기 범프와 상기 내에칭 보호막 사이에 베리어 금속을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 반도체 기판상에 금속막을 형성하는 단계와,
    상기 금속막상에 도전성의 내에칭 보호막을 형성하는 단계와,
    상기 금속막 및 상기 내에칭 보호막을 패터닝하여 상기 반도체 기판의 내부 영역상에 상기 내에칭 보호막으로 피복된 금속 배선으로 이루어지는 복수의 입·출력 단자부 및 상기 반도체 기판의 주변 영역상에 상기 내에칭 보호막으로 피복된 금속 배선으로 이루어지며 상기 입출력 단자부와 전기적으로 접속되어 있는 검증용 단자부를 형성하는 단계와,
    상기 반도체 기판상에 베리어 금속 형성용 금속막을 형성하는 단계와,
    상기 입·출력 단자부 위에 상기 내에칭 보호막 및 상기 베리어 금속 형성용 금속막을 통해 범프를 형성하는 단계와,
    상기 베리어 금속 형성용 금속막을 패터닝하여 상기 입·출력 단자부의 상기 범프와 상기 내에칭 보호막 사이에 베리어 금속을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
KR1019970023983A 1996-06-12 1997-06-11 반도체장치및그제조방법 KR100290193B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP96-171664 1996-06-12
JP8171664A JPH09330934A (ja) 1996-06-12 1996-06-12 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
KR980005659A KR980005659A (ko) 1998-03-30
KR100290193B1 true KR100290193B1 (ko) 2001-05-15

Family

ID=15927419

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970023983A KR100290193B1 (ko) 1996-06-12 1997-06-11 반도체장치및그제조방법

Country Status (6)

Country Link
US (1) US6445001B2 (ko)
EP (1) EP0813238B1 (ko)
JP (1) JPH09330934A (ko)
KR (1) KR100290193B1 (ko)
DE (1) DE69735318T2 (ko)
TW (1) TW332900B (ko)

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3549714B2 (ja) * 1997-09-11 2004-08-04 沖電気工業株式会社 半導体装置
US6456099B1 (en) 1998-12-31 2002-09-24 Formfactor, Inc. Special contact points for accessing internal circuitry of an integrated circuit
US6831294B1 (en) * 1999-01-22 2004-12-14 Renesas Technology Corp. Semiconductor integrated circuit device having bump electrodes for signal or power only, and testing pads that are not coupled to bump electrodes
US6707159B1 (en) 1999-02-18 2004-03-16 Rohm Co., Ltd. Semiconductor chip and production process therefor
JP3480416B2 (ja) * 2000-03-27 2003-12-22 セイコーエプソン株式会社 半導体装置
JP3449333B2 (ja) * 2000-03-27 2003-09-22 セイコーエプソン株式会社 半導体装置の製造方法
JP3829050B2 (ja) * 2000-08-29 2006-10-04 松下電器産業株式会社 一体型電子部品
JPWO2002035602A1 (ja) * 2000-10-23 2004-03-04 三菱電機株式会社 バンプ形成方法およびバンプ形成装置
US6833620B1 (en) * 2000-11-28 2004-12-21 Ati Technologies, Inc. Apparatus having reduced input output area and method thereof
JP3526548B2 (ja) * 2000-11-29 2004-05-17 松下電器産業株式会社 半導体装置及びその製造方法
JP4824228B2 (ja) * 2001-09-07 2011-11-30 株式会社リコー 半導体装置
US6715663B2 (en) * 2002-01-16 2004-04-06 Intel Corporation Wire-bond process flow for copper metal-six, structures achieved thereby, and testing method
DE10234648A1 (de) * 2002-07-29 2004-02-12 Infineon Technologies Ag Halbleiterwafer mit elektrisch verbundenen Kontakt- und Prüfflächen
US6861749B2 (en) * 2002-09-20 2005-03-01 Himax Technologies, Inc. Semiconductor device with bump electrodes
DE10255378B4 (de) * 2002-11-27 2006-03-23 Advanced Micro Devices, Inc., Sunnyvale Teststruktur zum Bestimmen der Stabilität elektronischer Vorrichtungen die miteinander verbundene Substrate umfassen
JP4150604B2 (ja) * 2003-01-29 2008-09-17 日立マクセル株式会社 半導体装置
JP2005136246A (ja) * 2003-10-31 2005-05-26 Renesas Technology Corp 半導体集積回路装置の製造方法
US7132303B2 (en) * 2003-12-18 2006-11-07 Freescale Semiconductor, Inc. Stacked semiconductor device assembly and method for forming
US7259468B2 (en) * 2004-04-30 2007-08-21 Advanced Chip Engineering Technology Inc. Structure of package
US7808115B2 (en) * 2004-05-03 2010-10-05 Broadcom Corporation Test circuit under pad
JP2006210438A (ja) * 2005-01-25 2006-08-10 Nec Electronics Corp 半導体装置およびその製造方法
KR100699838B1 (ko) * 2005-04-13 2007-03-27 삼성전자주식회사 롬 인터페이스 용 패드를 구비하는 반도체장치
JP4592634B2 (ja) * 2005-06-17 2010-12-01 パナソニック株式会社 半導体装置
CN100346467C (zh) * 2005-07-19 2007-10-31 钰创科技股份有限公司 电路重布线方法及电路结构
JP4745007B2 (ja) * 2005-09-29 2011-08-10 三洋電機株式会社 半導体装置及びその製造方法
JP2007115958A (ja) * 2005-10-21 2007-05-10 Seiko Epson Corp 半導体装置
US7462038B2 (en) * 2007-02-20 2008-12-09 Qimonda Ag Interconnection structure and method of manufacturing the same
JP5114969B2 (ja) * 2007-02-21 2013-01-09 富士通セミコンダクター株式会社 半導体装置、半導体ウエハ構造、及び半導体装置の製造方法
US7858438B2 (en) * 2007-06-13 2010-12-28 Himax Technologies Limited Semiconductor device, chip package and method of fabricating the same
US9267985B2 (en) * 2009-07-31 2016-02-23 Altera Corporation Bond and probe pad distribution
US8338287B2 (en) * 2010-03-24 2012-12-25 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
US9129973B2 (en) * 2011-12-07 2015-09-08 Taiwan Semiconductor Manufacturing Company, Ltd. Circuit probing structures and methods for probing the same
KR102357937B1 (ko) * 2015-08-26 2022-02-04 삼성전자주식회사 반도체 칩, 이의 제조방법, 및 이를 포함하는 반도체 패키지
KR102372349B1 (ko) 2015-08-26 2022-03-11 삼성전자주식회사 반도체 칩, 이의 제조방법, 및 이를 포함하는 반도체 패키지
JP6569901B2 (ja) * 2015-08-28 2019-09-04 ラピスセミコンダクタ株式会社 半導体装置及び半導体装置の製造方法
KR20190105337A (ko) * 2018-03-05 2019-09-17 삼성전자주식회사 반도체 메모리 장치
KR20210028801A (ko) * 2019-09-04 2021-03-15 삼성전자주식회사 반도체 소자

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5517127A (en) * 1995-01-09 1996-05-14 International Business Machines Corporation Additive structure and method for testing semiconductor wire bond dies

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5230381A (en) * 1975-09-03 1977-03-08 Hitachi Ltd Semiconductor integrating circuit
US4144493A (en) * 1976-06-30 1979-03-13 International Business Machines Corporation Integrated circuit test structure
US4243937A (en) * 1979-04-06 1981-01-06 General Instrument Corporation Microelectronic device and method for testing same
US4254445A (en) * 1979-05-07 1981-03-03 International Business Machines Corporation Discretionary fly wire chip interconnection
US4413271A (en) * 1981-03-30 1983-11-01 Sprague Electric Company Integrated circuit including test portion and method for making
JPS5815251A (ja) * 1981-07-20 1983-01-28 Hitachi Ltd 半導体装置
US4951098A (en) * 1988-12-21 1990-08-21 Eastman Kodak Company Electrode structure for light emitting diode array chip
JPH02184043A (ja) * 1989-01-10 1990-07-18 Nec Corp 半導体装置の製造方法
JPH0382129A (ja) * 1989-08-25 1991-04-08 Agency Of Ind Science & Technol 半導体チップ
JPH0727927B2 (ja) * 1990-03-12 1995-03-29 株式会社東芝 テープキャリア
JP2901156B2 (ja) * 1990-08-31 1999-06-07 三菱電機株式会社 半導体集積回路装置
DE69219165T2 (de) * 1991-01-11 1997-08-07 Texas Instruments Inc Prüf- und Einbrennsystem für einen Wafer und Methode für deren Herstellung
JPH0563029A (ja) * 1991-09-02 1993-03-12 Fujitsu Ltd 半導体素子
US5249728A (en) * 1993-03-10 1993-10-05 Atmel Corporation Bumpless bonding process having multilayer metallization
KR950004464A (ko) * 1993-07-15 1995-02-18 김광호 칩 범프의 제조방법
US5367763A (en) 1993-09-30 1994-11-29 Atmel Corporation TAB testing of area array interconnected chips
JP2570147B2 (ja) * 1993-11-18 1997-01-08 日本電気株式会社 半導体装置
FR2714528B1 (fr) 1993-12-27 1996-03-15 Sgs Thomson Microelectronics Structure de test de circuit intégré.
US5891745A (en) * 1994-10-28 1999-04-06 Honeywell Inc. Test and tear-away bond pad design
US5973376A (en) * 1994-11-02 1999-10-26 Lsi Logic Corporation Architecture having diamond shaped or parallelogram shaped cells
US6204074B1 (en) * 1995-01-09 2001-03-20 International Business Machines Corporation Chip design process for wire bond and flip-chip package
JPH09139471A (ja) * 1995-09-07 1997-05-27 Hewlett Packard Co <Hp> オンサーキット・アレイ・プロービング用の補助パッド
US5633210A (en) * 1996-04-29 1997-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming damage free patterned layers adjoining the edges of high step height apertures
US5719449A (en) * 1996-09-30 1998-02-17 Lucent Technologies Inc. Flip-chip integrated circuit with improved testability
JP3718360B2 (ja) * 1999-02-09 2005-11-24 ローム株式会社 半導体装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5517127A (en) * 1995-01-09 1996-05-14 International Business Machines Corporation Additive structure and method for testing semiconductor wire bond dies

Also Published As

Publication number Publication date
KR980005659A (ko) 1998-03-30
US20010011771A1 (en) 2001-08-09
EP0813238A2 (en) 1997-12-17
JPH09330934A (ja) 1997-12-22
DE69735318T2 (de) 2006-11-02
US6445001B2 (en) 2002-09-03
EP0813238A3 (en) 1998-11-18
DE69735318D1 (de) 2006-04-27
TW332900B (en) 1998-06-01
EP0813238B1 (en) 2006-03-01

Similar Documents

Publication Publication Date Title
KR100290193B1 (ko) 반도체장치및그제조방법
JP3258764B2 (ja) 樹脂封止型半導体装置の製造方法ならびに外部引出用電極およびその製造方法
US6229711B1 (en) Flip-chip mount board and flip-chip mount structure with improved mounting reliability
US5977641A (en) Semiconductor device and method for manufacturing the same
US6979592B2 (en) Method for fabricating a semiconductor apparatus including a sealing member with reduced thermal stress
KR100241573B1 (ko) 반도체 웨이퍼
US5707894A (en) Bonding pad structure and method thereof
US7808114B2 (en) Circuit device and method of manufacturing thereof
KR100541649B1 (ko) 테이프 배선 기판과 그를 이용한 반도체 칩 패키지
KR20000075876A (ko) 반도체 장치 및 그 제조방법
US6392291B1 (en) Semiconductor component having selected terminal contacts with multiple electrical paths
US6475897B1 (en) Semiconductor device and method of forming semiconductor device
US6833986B2 (en) Integrated passive components and package with posts
US7763536B2 (en) Method of manufacturing a semiconductor device
US20060163729A1 (en) Structure and manufacturing method of a chip scale package
JP2830351B2 (ja) 半導体装置の接続方法
JP3281591B2 (ja) 半導体装置およびその製造方法
JPH0922912A (ja) 半導体装置及びその製造方法
JP3458056B2 (ja) 半導体装置およびその実装体
JP3339472B2 (ja) 半導体装置及びその製造方法
JP3957928B2 (ja) 半導体装置およびその製造方法
KR100343454B1 (ko) 웨이퍼 레벨 패키지
JP3019065B2 (ja) 半導体装置の接続方法
JP3316532B2 (ja) 半導体装置及びその製造方法
JP2004179635A (ja) 電子素子、電子素子の製造方法、回路基板、回路基板の製造方法、電子装置及び電子装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee