JPS5815251A - 半導体装置 - Google Patents
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- JPS5815251A JPS5815251A JP56112141A JP11214181A JPS5815251A JP S5815251 A JPS5815251 A JP S5815251A JP 56112141 A JP56112141 A JP 56112141A JP 11214181 A JP11214181 A JP 11214181A JP S5815251 A JPS5815251 A JP S5815251A
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- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装＆に関し、特にフェースダウンボンデ
ィングで外部回路に接続逼れる半導体チップに関するも
のでめるっ 半導体チップを外部回路に接続する方式としてワイヤボ
ンディングが知られているが、接続の作業性及び１Ｍ頼
性の問題からワイヤレスボンディングが広く採用されて
きている。ワイヤレスボンデインクの一種として、ワイ
ヤボンディング方式でワイヤが結合されるアルミニウム
パッド全上層のアルｚニウム配置１によって任意の箇所
に導びき、ここＫはんだバンプ（突起電極）ｔ−形成し
、このハンタバンブを用いてフェースダウン方式で半導
体チップを厚膜基板上に結合することもある。これは、
いわゆるＯ ＯＢ （０ＯｎｔｒＯ１ｌｅｄ Ｏｏ’ｌ
ｌａｐｓｅＢｏｎａｉｎｇ ）方式に含まれるものであ
るが、バンプを位置的な制約なしにチップ上の例えば素
子領域上にも形成できるという利点がある。
ィングで外部回路に接続逼れる半導体チップに関するも
のでめるっ 半導体チップを外部回路に接続する方式としてワイヤボ
ンディングが知られているが、接続の作業性及び１Ｍ頼
性の問題からワイヤレスボンディングが広く採用されて
きている。ワイヤレスボンデインクの一種として、ワイ
ヤボンディング方式でワイヤが結合されるアルミニウム
パッド全上層のアルｚニウム配置１によって任意の箇所
に導びき、ここＫはんだバンプ（突起電極）ｔ−形成し
、このハンタバンブを用いてフェースダウン方式で半導
体チップを厚膜基板上に結合することもある。これは、
いわゆるＯ ＯＢ （０ＯｎｔｒＯ１ｌｅｄ Ｏｏ’ｌ
ｌａｐｓｅＢｏｎａｉｎｇ ）方式に含まれるものであ
るが、バンプを位置的な制約なしにチップ上の例えば素
子領域上にも形成できるという利点がある。
しかしながらこの場合、本発明者が検討を加えたところ
、チップの素子特性ｔ−測測定は検査するに際し、プロ
ーブをはんだバンプに対し接触嘔ゼてプロービングを行
なっているので、プローブによってバンプが潰され几り
・或いははんだがこ了り取られる等の恐れがあり、不都
合であることが判明した。これ【防ぐために１アルミニ
ウムパッド自体にプローブ１当てがえるような構造にす
ることが考えられるが、この場合もパッドがプローブに
よって損傷姑れ、これが原因してパッドが腐食を起こ丁
可能性があるので、適当なものとは言え々い。
、チップの素子特性ｔ−測測定は検査するに際し、プロ
ーブをはんだバンプに対し接触嘔ゼてプロービングを行
なっているので、プローブによってバンプが潰され几り
・或いははんだがこ了り取られる等の恐れがあり、不都
合であることが判明した。これ【防ぐために１アルミニ
ウムパッド自体にプローブ１当てがえるような構造にす
ることが考えられるが、この場合もパッドがプローブに
よって損傷姑れ、これが原因してパッドが腐食を起こ丁
可能性があるので、適当なものとは言え々い。
従って、本発明の目的は、本来のバンプの形状及びｅｌ
［−損わず、しかも端子（パッド）にも損傷を与λない
状態でプロービング等の測定、検査を可能とし、更に外
部回路との接続も信頼性良く行なえる半導体装置を提供
することにある。
［−損わず、しかも端子（パッド）にも損傷を与λない
状態でプロービング等の測定、検査を可能とし、更に外
部回路との接続も信頼性良く行なえる半導体装置を提供
することにある。
この目的を達成する丸めに、本発明によれば、本来のバ
ンプとは別の位置において、端子からの配線上（％に端
子の真上位りに＠２の低いバンプを形成し、これを測定
、検査用として用いるようにしている。
ンプとは別の位置において、端子からの配線上（％に端
子の真上位りに＠２の低いバンプを形成し、これを測定
、検査用として用いるようにしている。
以下、本発明の実施例全図面について述べる。
まず第１図について、本実施例によるバンブ構造を説明
する。
する。
各種の半導体素子全形成した半導体基板又はチップ１の
一生面に設は友日１０ｍ膜２上には、半導体素子から導
ひかれたアルミニウムパッド３が設けられており、この
パッド３、は更に層間絶縁膜（例えば窒化シリコン膜）
４上の配線５によって所定位置Ｋまで導びかれている。
一生面に設は友日１０ｍ膜２上には、半導体素子から導
ひかれたアルミニウムパッド３が設けられており、この
パッド３、は更に層間絶縁膜（例えば窒化シリコン膜）
４上の配線５によって所定位置Ｋまで導びかれている。
配ａｓｉｊ最下層のＴ１膜６、中間層のＯｕ膜７及び最
上層のＴ１膜８からなる３層構造で形成されている。そ
して、配ＩＩ５の一端側においては〒１膜８の一部が除
去されてここに本来のはんだバンプ９が被着され、ま危
パッド３の真上位置でもＴ１膜８の一部が除去嘔れてこ
こに測定（プロービング）用のけんだバンプ１０が被着
嘔れている。この場合、注目すべきことは、本来のバン
プ９に比べて測定用バンブ１０が別の箇所（パッド３上
）Ｋ低い高さに設けられていることである。なシ、１１
及び１２ｉｊ各バ／ブ９及び１０の夫々の下地となるＭ
１膜、１３は配曾５のパターン及び各バンプ位ｒｔ−規
定するためのポリイミド樹脂膜である。樹脂膜１３は表
面平坦性の良い絶縁膜であって、例えば特公昭４Ｂ−２
’）５６号明細書に述べられているポリイミドイソイン
ドロキナゾリンジオン（以下、Ｐ工Ｑと称する）で形成
ちれていてよい。
上層のＴ１膜８からなる３層構造で形成されている。そ
して、配ＩＩ５の一端側においては〒１膜８の一部が除
去されてここに本来のはんだバンプ９が被着され、ま危
パッド３の真上位置でもＴ１膜８の一部が除去嘔れてこ
こに測定（プロービング）用のけんだバンプ１０が被着
嘔れている。この場合、注目すべきことは、本来のバン
プ９に比べて測定用バンブ１０が別の箇所（パッド３上
）Ｋ低い高さに設けられていることである。なシ、１１
及び１２ｉｊ各バ／ブ９及び１０の夫々の下地となるＭ
１膜、１３は配曾５のパターン及び各バンプ位ｒｔ−規
定するためのポリイミド樹脂膜である。樹脂膜１３は表
面平坦性の良い絶縁膜であって、例えば特公昭４Ｂ−２
’）５６号明細書に述べられているポリイミドイソイン
ドロキナゾリンジオン（以下、Ｐ工Ｑと称する）で形成
ちれていてよい。
上記の如くに、本来のバンプ９とは別に高さの低いバン
プｌＯをパッド３の配Ｉｗｓ上に形成丁れば、バンプ１
０に対してプロービング用のプローブ１４ｔ−当てがっ
て測定又は検査を行なうことができる。従って、本来の
バンプ９には全くプローブを当てることがないために、
バンプ９は損傷を受けることがなく、その形状全良好に
保持できる。
プｌＯをパッド３の配Ｉｗｓ上に形成丁れば、バンプ１
０に対してプロービング用のプローブ１４ｔ−当てがっ
て測定又は検査を行なうことができる。従って、本来の
バンプ９には全くプローブを当てることがないために、
バンプ９は損傷を受けることがなく、その形状全良好に
保持できる。
ま友、測定用バンプ１０はプロービング時に一部こ丁り
取られる等の損傷を受けても、後述のように厚膜基板に
対するボンディングには用いられるものではないから、
何ら問題は生じない。
取られる等の損傷を受けても、後述のように厚膜基板に
対するボンディングには用いられるものではないから、
何ら問題は生じない。
このように素子特性を測定した後、第２図に示す如くに
厚膜基板１５上にチップ１がフェースダウンでボンディ
ングちれる。基板１５は例えばセラミック製であって、
その上面には厚膜導体箔１６が印刷ちれており、基板１
５を貫通した導電、ビン３０ｋ して外部回路に接続さ
れている。また、チップｌのバンプ９に対応して、厚膜
基板１５上にはんだ電極１７が設けられ、このはんだ電
極１７に＠接して溶融はんだの流出防止用のガラスダム
１Ｂが設けられている。なお、１９は導体箔１６とピン
３０とｔ接続するはんだである。
厚膜基板１５上にチップ１がフェースダウンでボンディ
ングちれる。基板１５は例えばセラミック製であって、
その上面には厚膜導体箔１６が印刷ちれており、基板１
５を貫通した導電、ビン３０ｋ して外部回路に接続さ
れている。また、チップｌのバンプ９に対応して、厚膜
基板１５上にはんだ電極１７が設けられ、このはんだ電
極１７に＠接して溶融はんだの流出防止用のガラスダム
１Ｂが設けられている。なお、１９は導体箔１６とピン
３０とｔ接続するはんだである。
第２図のようにボンディングを行なうとき、チップ１側
のバンプ９と基板１５＠のはんだ１７とをまず接触させ
て位置決めする際に１上記の測定用バンプ１０はバンプ
９より低いために上記位置決めの妨げとはならないから
、ボンディングを良好に行なうことができる。仮にノ（
ンブ１０が）（ンブ９と同等若しくけそれ以上の高石を
有しておれば、バンプ１０も基板１５１１に接触するの
で、ボンディング時にチップ１の位置にガタか生じたり
、チップ１自体が持ち上がったりする。本例の測定用バ
ンプ１ＯＦｉそうしｔ事態が生じないように低くしであ
るが、できるだけ低くしておく方が望ましい。
のバンプ９と基板１５＠のはんだ１７とをまず接触させ
て位置決めする際に１上記の測定用バンプ１０はバンプ
９より低いために上記位置決めの妨げとはならないから
、ボンディングを良好に行なうことができる。仮にノ（
ンブ１０が）（ンブ９と同等若しくけそれ以上の高石を
有しておれば、バンプ１０も基板１５１１に接触するの
で、ボンディング時にチップ１の位置にガタか生じたり
、チップ１自体が持ち上がったりする。本例の測定用バ
ンプ１ＯＦｉそうしｔ事態が生じないように低くしであ
るが、できるだけ低くしておく方が望ましい。
次に、第１図のバンプ構造の作成方法上第３図について
説明する。
説明する。
まず第３Ａのように、半導体基板１の一生面に常法に従
ってＳ ｉ Ｏ＊ ｍ ２を成長さぞ、更に８１０２換
２上に公知の真空蒸着技術及びフォトエツチング技術で
アルミニウム配線３を形成する。しかる後に、公知のプ
ラズマ析出技術によって全面に窒化シリコン膜４を成長
さぞ、これに公知のフォトエツチングを施してアルミニ
ウム端子３上に開口２０を形成する〇 次いで第３Ｂ図のように、例えば真空蒸着によってＴ１
膜６、Ｏｕｌｌ！！７及びＴ１膜８ を夫ｋｌｌｉ ＜
順次付１ｉせしめ、配線用の３層構造膜となす。
ってＳ ｉ Ｏ＊ ｍ ２を成長さぞ、更に８１０２換
２上に公知の真空蒸着技術及びフォトエツチング技術で
アルミニウム配線３を形成する。しかる後に、公知のプ
ラズマ析出技術によって全面に窒化シリコン膜４を成長
さぞ、これに公知のフォトエツチングを施してアルミニ
ウム端子３上に開口２０を形成する〇 次いで第３Ｂ図のように、例えば真空蒸着によってＴ１
膜６、Ｏｕｌｌ！！７及びＴ１膜８ を夫ｋｌｌｉ ＜
順次付１ｉせしめ、配線用の３層構造膜となす。
次いで第３Ｃ図のように、公知の方法によってＰ工Ｑ樹
脂膜１３ｔ−塗布し、フォトエツチングで配線形状にバ
ターニングして配線材料５上においてパッド３上及び別
の位置に夫々開口２１．２２全夫々形成する。そして、
ｐｒＱ樹脂膜１３′にマスクとしてＴ１膜８のみをエツ
チングし、はんだバンブが設けられるべき開口２１及び
２２内のＴ１膜８を除去してｔｌ、性の良いＣｕ膜７を
露出さぜる。
脂膜１３ｔ−塗布し、フォトエツチングで配線形状にバ
ターニングして配線材料５上においてパッド３上及び別
の位置に夫々開口２１．２２全夫々形成する。そして、
ｐｒＱ樹脂膜１３′にマスクとしてＴ１膜８のみをエツ
チングし、はんだバンブが設けられるべき開口２１及び
２２内のＴ１膜８を除去してｔｌ、性の良いＣｕ膜７を
露出さぜる。
次いで第３Ｄ図のように、フォトレジスト２３を塗布し
、公知のｉ元及び現像処理によってＰ工Ｑ樹脂腺１３の
開口２１ｆｌではその内側位置に小径の開口２４會、開
口２２＠Ｍで祉その外側位置に大径の開口２５を夫々形
成する。これらの各開口２４及び２５のサイズを異なら
せていることは、後述の各バンブの高さを決める上で非
常Ｋｉｌ！である。
、公知のｉ元及び現像処理によってＰ工Ｑ樹脂腺１３の
開口２１ｆｌではその内側位置に小径の開口２４會、開
口２２＠Ｍで祉その外側位置に大径の開口２５を夫々形
成する。これらの各開口２４及び２５のサイズを異なら
せていることは、後述の各バンブの高さを決める上で非
常Ｋｉｌ！である。
次いで１１３１ｎ図のように、電気メッキによって開口
２４及び２５内のａＵ膜７上に、バンブの下地となるＮ
１膜ＩＬ、１２を夫々厚めに砿看芒ぜる。この場合、レ
ジスト２３及びＰＩＱ樹脂膜１３けメッキ時のマスクと
して作用する。
２４及び２５内のａＵ膜７上に、バンブの下地となるＮ
１膜ＩＬ、１２を夫々厚めに砿看芒ぜる。この場合、レ
ジスト２３及びＰＩＱ樹脂膜１３けメッキ時のマスクと
して作用する。
次いで第３Ｆ図のように、更に電気メッキによってＮｉ
ｍ１ｌ及び１２上に、Ｐｂ膜２６及びＢｎ膜２７、Ｐ
ｂｉｔ！４２８及びＳｎ膜２９を夫々順次積層せしめる
。この場合、マスクとしてのフォトレジスト２３の大開
口２５には小開口２４よりも広く（より多量に）Ｐｂ及
びａｎがメッキちれる。
ｍ１ｌ及び１２上に、Ｐｂ膜２６及びＢｎ膜２７、Ｐ
ｂｉｔ！４２８及びＳｎ膜２９を夫々順次積層せしめる
。この場合、マスクとしてのフォトレジスト２３の大開
口２５には小開口２４よりも広く（より多量に）Ｐｂ及
びａｎがメッキちれる。
次いでフォトレジスト２３をエツチングで除去した後、
上面にはんだフラックスを塗布して約３５０℃に加熱処
理（ウェットバック）シ、第３Ｇ図のように各はんだバ
ンブ９及びｌＯｔ形成する。この場合、レジスト２３０
大開口２５に多めに付着していたＰｂ良２６及びＳｎ膜
２７により、Ｎ１膜１１上では高石の充分な球形のバン
ブ９が形成芒れる。これに対し、フォトレジスト２３の
狭い開口２４に付着していたＰｂ及び８ｎｉｊ溶融して
、より広めのＰＩＱ、樹脂膜１３の開口２１を埋める如
くに流動するから、生成したけんだバンプｌｌｊ平坦化
毛れ、バンブ９のような球形とはならず、高さの光分に
低いバンブとなる。
上面にはんだフラックスを塗布して約３５０℃に加熱処
理（ウェットバック）シ、第３Ｇ図のように各はんだバ
ンブ９及びｌＯｔ形成する。この場合、レジスト２３０
大開口２５に多めに付着していたＰｂ良２６及びＳｎ膜
２７により、Ｎ１膜１１上では高石の充分な球形のバン
ブ９が形成芒れる。これに対し、フォトレジスト２３の
狭い開口２４に付着していたＰｂ及び８ｎｉｊ溶融して
、より広めのＰＩＱ、樹脂膜１３の開口２１を埋める如
くに流動するから、生成したけんだバンプｌｌｊ平坦化
毛れ、バンブ９のような球形とはならず、高さの光分に
低いバンブとなる。
次いで図示は省略したが、予め配線形状に加工されてい
るＰＩＧＬ樹脂ａｔマスクとして、このマスクの周辺に
存在するＯｕ膜７及びＴ１膜６′？を夫々エツチングで
除去し、第１図に示した如き配線５へ最終的にバターニ
ングする。
るＰＩＧＬ樹脂ａｔマスクとして、このマスクの周辺に
存在するＯｕ膜７及びＴ１膜６′？を夫々エツチングで
除去し、第１図に示した如き配線５へ最終的にバターニ
ングする。
上記方法から明らかなように、フォトレジスト２３の開
口サイズによってメッキされるはんだ材料の付着量及び
付着面積を異ならしめ、次のウェットパック処理時にパ
ッド上では溶融はんだを外側へ流動芒ぜる一万、本来の
バンブについては球形にはんだを盛上らせることができ
る。従って、６ｉ１１ 定用の低いバンブと本来のボン
ディング用バンブとを歩留良く確実に形成することがで
きる。
口サイズによってメッキされるはんだ材料の付着量及び
付着面積を異ならしめ、次のウェットパック処理時にパ
ッド上では溶融はんだを外側へ流動芒ぜる一万、本来の
バンブについては球形にはんだを盛上らせることができ
る。従って、６ｉ１１ 定用の低いバンブと本来のボン
ディング用バンブとを歩留良く確実に形成することがで
きる。
以上、本発明を例示したが、上述の実施例は本発明の技
術的思想に基いて更に変形が可能である。
術的思想に基いて更に変形が可能である。
例えば、上述の配Ｗｊ５の構成材料は種々選択でき、ア
ルミニウム等でも構成できる。また、バンブの下地金属
は上述のＮ１に限らず、例えばＡｕ１０ ｕ／ Ｏｒの
３層構造でもよい。また、上述のＰ工Ｑ樹脂膜に代えて
他の絶縁性マスク材料を使用できる。上述のプラズマ析
出法による窒化シリコン膜も化学的気相成長技術（ＯＶ
Ｄ）によるリンシリケートガラス膜やｓｉｏ、膜で置き
換えてもよｈｏまた、上述の測定用バンブの形成位置け
、パッド上ではなく他の箇所であってもよい。この場合
は、パッドを導ひく配線の中間部分をパッド状に拡大し
、この拡大部分に測定用バンプを形成するとよい。
ルミニウム等でも構成できる。また、バンブの下地金属
は上述のＮ１に限らず、例えばＡｕ１０ ｕ／ Ｏｒの
３層構造でもよい。また、上述のＰ工Ｑ樹脂膜に代えて
他の絶縁性マスク材料を使用できる。上述のプラズマ析
出法による窒化シリコン膜も化学的気相成長技術（ＯＶ
Ｄ）によるリンシリケートガラス膜やｓｉｏ、膜で置き
換えてもよｈｏまた、上述の測定用バンブの形成位置け
、パッド上ではなく他の箇所であってもよい。この場合
は、パッドを導ひく配線の中間部分をパッド状に拡大し
、この拡大部分に測定用バンプを形成するとよい。
図面は本発明の実施例を示すものであって、第１図は半
導体チップのバンプ部分の断面図、泥２図は半導体チッ
プ？フェースダウンで厚膜基板にボンディングするとき
のＩｌ！Ｉ′ｒ而図、第３面図〜第３０図は第１図のバ
ンブ構造の作成方法を工程順に示す各断面図である。 なお、図面に用いられている符号において、３はパッド
、５け配線、６及びＢけＴ１膜、７はＯｕ膜、９ ｔｒ
ｉボンディング用のはんだバンブ、１０け測定用のはん
だバンブ、１１及び１２ＦｉＮ １ＪＩＩ、１３はＰ工
Ｑ樹脂膜、１４はプローブ、１５は厚膜基板、１６は厚
膜導体箔、１７Ｆｉはんだ電極、２３Ｆ！フオトレジス
ト、２６及び２Ｂはｐｌ［，２７及び２９は８ｎ膜であ
る。 第 １ 図 ｊ ゝ／ 第２図 第３Ａ図 第３Ｄ図 第３Ｅ図
導体チップのバンプ部分の断面図、泥２図は半導体チッ
プ？フェースダウンで厚膜基板にボンディングするとき
のＩｌ！Ｉ′ｒ而図、第３面図〜第３０図は第１図のバ
ンブ構造の作成方法を工程順に示す各断面図である。 なお、図面に用いられている符号において、３はパッド
、５け配線、６及びＢけＴ１膜、７はＯｕ膜、９ ｔｒ
ｉボンディング用のはんだバンブ、１０け測定用のはん
だバンブ、１１及び１２ＦｉＮ １ＪＩＩ、１３はＰ工
Ｑ樹脂膜、１４はプローブ、１５は厚膜基板、１６は厚
膜導体箔、１７Ｆｉはんだ電極、２３Ｆ！フオトレジス
ト、２６及び２Ｂはｐｌ［，２７及び２９は８ｎ膜であ
る。 第 １ 図 ｊ ゝ／ 第２図 第３Ａ図 第３Ｄ図 第３Ｅ図
Claims (1)
- １、半導体基体上に設けられた端子が上層の配線によっ
て所定箇所に導びかれ、この所定箇所にて前記配線上に
バンプが設けられている半導体装置において、前記バン
プとは別の箇所にて前記配線上に前記バンプより高さの
低い第２のバンクが設けられ、この第２のバンプが前記
半導体基体に設けられた半導体素子の特性の測定用とし
て用いられるように構成され九ことｔ％徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56112141A JPS5815251A (ja) | 1981-07-20 | 1981-07-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56112141A JPS5815251A (ja) | 1981-07-20 | 1981-07-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5815251A true JPS5815251A (ja) | 1983-01-28 |
Family
ID=14579234
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56112141A Pending JPS5815251A (ja) | 1981-07-20 | 1981-07-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5815251A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1981
- 1981-07-20 JP JP56112141A patent/JPS5815251A/ja active Pending
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