KR100694428B1 - 반도체칩의 하부 범프 금속화층 구조 및 그 제조 방법 - Google Patents
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Abstract
이 발명은 반도체칩의 하부 범프 금속화층 구조 및 그 제조 방법에 관한 것으로, 보호층과의 접착력이 뛰어나고 또한 솔더범프에 대한 댐 역할을 충분히 할 수 있도록, 반도체칩의 표면에 형성된 다수의 알루미늄 본딩패드로부터 일측으로 연장되어 형성된 제1알루미늄층과; 상기 제1알루미늄층의 표면에 형성된 니켈/바나디엄층과; 상기 니켈/바나디엄층의 표면에 형성된 구리층과; 상기 구리층의 표면에 형성되어 일측에 솔더범프가 융착되도록 하는 제2알루미늄층을 포함하여 이루어진 것을 특징으로 함.
Description
도1은 통상의 반도체칩 표면에 솔더범프가 형성된 상태를 도시한 단면도이다.
도2a는 반도체칩 표면에 하부 범프 금속화층 방법에 의해 형성된 패턴을 도시한 평면도이고, 도1b는 그 부분 단면도이다.
도3은 본 발명에 의한 반도체칩의 하부 범프 금속화층 구조를 도시한 부분 단면도이다.
도4a 내지 도4g는 본 발명에 의한 반도체칩의 하부 범프 금속화층의 제조 방법을 도시한 순차 부분 단면도이다.
도5는 본 발명에 의한 반도체칩의 하부 범프 금속화층의 제조 방법을 도시한 순차 설명도이다.
- 도면중 주요 부호에 대한 설명 -
1; 반도체칩(Semiconductor Chip) 2; 본딩패드(Bonding Pad)
3; 제1보호층(1st Passivation Layer)
4; 제1알루미늄층(1st Al Layer)
5; 니켈/바나디엄층(Ni/V Layer) 6; 구리층(Cu layer)
7; 제2알루미늄층(2nd Al Layer)
8; 제2보호층(2nd Passivation Layer)
9; 랜드(Land) 10; 랜드의 니켈/바나디엄층
11; 랜드의 구리층 12; 솔더범프(Solder Bump)
CP; 회로패턴(Circuit Pattern)
본 발명은 반도체칩의 하부 범프 금속화층 구조 및 그 제조 방법에 관한 것으로, 더욱 상세하게 설명하면 반도체칩을 인쇄회로기판, 써킷테이프(Circuit Tape), 써킷필름(Circuit Film) 또는 리드프레임(Lead Frame)과 같은 섭스트레이트 (Substrate)등에 직접 마운팅(Mounting)할 수 있도록 반도체칩의 표면에 솔더범프를 형성할 수 있는 반도체칩의 하부 범프 금속화층 구조 및 그 제조 방법에 관한 것이다.
반도체패키지 분야에서, 반도체칩과 섭스트레이트 또는 반도체칩 상호간은 기계적으로 그리고/또는 전기적으로 상호 연결될 필요가 있다. 이를 위해 여러 가지 방법들이 발명되었으며, 가장 통상적인 방법이 두 단자(Terminal) 사이를 도전성 와이어(Conductive Wire)로 접속하는 와이어 본딩(Wire Bonding) 방법이다.
그러나, 최근에는 반도체패키지의 크기를 더욱 박형화하는 동시에, 실장밀도를 높이고, 또한 우수한 전기적 성능을 갖도록 플립칩 기술(Filp Chip Technology) 을 이용한 접속 방법이 연구 및 시도되고 있다.
상기와 같은 플립칩 기술을 이용할 경우, 상기 반도체칩 또는 섭스트레이트중 어느 한쪽에는 솔더범프가 형성되어야 한다.
상기 섭스트레이트에 솔더범프가 형성될 경우에는 섭스트레이트에 통상적인 방법으로 상기 솔더범프가 융착될 랜드를 형성하면 된다. 그러나, 상기 반도체칩에 솔더범프가 형성될 경우에는, 상기 솔더범프의 형성을 위해 다수의 회로패턴(메탈층(Metal Layer))이 더 필요하다. 즉, 반도체칩의 본딩패드에 직접 솔더범프를 형성하기는 그 본딩패드의 피치(Pitch)가 너무 작으므로, 상기 본딩패드에서 공간이 비교적 넓은 영역으로 회로패턴을 연장하여 형성하고, 상기 연장된 회로패턴의 단부에 랜드를 마련하며, 상기 랜드에 솔더범프가 형성되도록 하는 방법이다. 여기서, 상기 다수의 회로패턴들을 통상 하부 범프 금속화층(UBM; Under Bump Metalization)이라 하기도 한다.
한편, 상기 반도체칩(1')에 솔더범프(12')가 형성된 형태는 도1에 도시된 바와 같이 반도체칩(1')의 표면에 형성된 본딩패드(2')로부터 내측으로 일정 길이의 회로패턴(CP')이 형성되고, 상기 회로패턴(CP')의 단부에는 제2보호층(8')에 의해 오픈(Open)된 랜드(9')가 구비되며, 상기 랜드(9')에는 솔더범프(12')가 융착된 형태를 한다.
또한, 도2a는 상기 반도체칩(1')을 도시한 평면도이며, 도2b는 도2a의 I-I'선을 확대 도시한 단면도이다.
도시된 바와 같이 반도체칩(1')의 상면 둘레 영역에는 알루미늄 재질의 본딩 패드(2')가 다수 형성되어 있고, 상기 각 본딩패드(2') 표면에는 접착층 역할을 하는 제1알루미늄층(4')이 형성되어 반도체칩(1')의 상면 내측으로 연장되어 있다. 또한, 상기 제1알루미늄층(4')의 표면에는 확산 방지층으로서 니켈/바나디엄층(5')이 형성되어 있으며, 상기 니켈/바니디엄층 표면에는 구리층(6')이 형성되어 있다. 또한, 상기 반도체칩(1')의 제1보호층(3') 내지 솔더범프(12')가 융착될 랜드(9')를 제외한 구리층(6') 표면에는 제2보호층(8')이 코팅되어 있다. 또한, 상기 솔더범프(12')가 융착될 랜드(9')에는 상기 솔더범프(12')와의 융착력을 높이기 위해 니켈/바나디엄층(10') 및 구리층(11')이 더 형성되어 있다. 여기서, 상기 제1보호층(3') 및 제2보호층(8')은 통상적인 절연성 고분자 수지이다.
한편, 이러한 UBM 구조는 먼저, 반도체칩(1')의 본딩패드(2')와 전기적으로 연결되도록 반도체칩(1')의 표면 전체에 제1알루미늄층(4'), 니켈/바나디엄층(5'), 구리층(6')을 순차적으로 형성한다. 그런후, 일정 회로패턴(CP')이 그려진 포토레지스트를 상기 구리층(6') 표면에 형성하고, 황산, 염산 또는 질산 등을 이용하여 도2a에 도시된 바와 같이 일정 회로패턴(CP')이 형성되도록 에칭한다. 그런후, 랜드(9')만을 제외한 영역에 제2보호층(8')을 코팅하고, 상기 랜드(9')에는 니켈/바나디엄층(10') 및 구리층(11')을 더 형성하여 이루어진다.
그러나, 이러한 회로패턴(CP') 즉, UBM 구조 및 그 제조 방법은 구리층(6')과 상기 제2보호층(8')간의 접착력이 현저히 떨어짐으로써, 상기 반도체칩(1')의 표면 즉, 구리층(6')의 표면에서 상기 제2보호층(8')이 쉽게 박리되는 단점이 있다. 상기와 같이 제2보호층(8')이 박리되면, 상기 회로패턴(CP') 사이로 이물질이 떨어졌을 때, 회로패턴(CP') 간의 쇼트를 유발시킴으로써, 결국 반도체칩(1')의 전기적 기능을 마비 또는 저하시키는 원인이 된다.
더불어, 상기 구리층(6')은 상기 솔더범프(12')와 접착력이 뛰어나기 때문에 상기 솔더범프(12')의 댐(Dam) 역할을 충분히 하지 못하는 단점이 있다. 즉, 상기 랜드(9')에 융착될 솔더범프(12')의 체적을 상기 구리층(6')이 일정하게 한정하지 못함으로써, 솔더범프(12')의 리플로우(Reflow) 공정중 상기 솔더범프(12')가 그 외측으로 쉽게 흘러가게 되어 결국 더블 솔더범프(Double Solder Bump) 또는 미스 솔더범프(Miss-Solder Bump) 문제를 야기한다.
한편, 상기 제2보호층과의 접착력이 우수하고, 또한 솔더범프의 댐 역할을 할 수 있도록 상기 구리층 표면에 티타늄층(Ti Layer)을 형성하는 방법이 연구되고 있다.
그러나, 상기 티타늄층이 제2보호층과의 접착력이 우수하고, 솔더범프에 대한 댐 역할을 충분히 하기는 하지만, 상기 티타늄층의 형성후, 그것을 일정한 회로패턴으로 에칭하기 위해서 일반적으로 위험도가 작은 황산, 염산 또는 질산 대신에 위험도가 매운 큰 HF(Hafnium)만을 사용하여야 하는 단점이 있다. 즉, 상기 티타늄층은 HF에만 반응하기 때문이다.
더불어, 상기 티타늄층은 귀금속에 속하기 때문에 그 가격이 매우 고가(일반 금속의 대략 4배)일 뿐만 아니라, 상기 HF는 인체에 극소량만 흡입되어도 칼슘(Ca)을 겔(Gel) 상태로 만드는 독성 및 위험으로 인하여 고가의 티타늄 전용 에칭 장비를 갖추어야 할 뿐만 아니라, 고가의 안전장비도 반듯이 설치하여야 하는 비용적인 문제가 수반된다. 더불어, 상기 티타늄층의 추가로 인해 티타늄 스퍼터링 장비도 더 필요하고, 타겟도 3개에서 4개로 증가되는 등의 여러 가지 문제로 인하여 거의 현실성이 없다.
따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 보호층과의 접착력이 뛰어나고 또한 솔더범프에 대한 댐 역할을 충분히 할 수 있는 반도체칩의 하부 범프 금속화층 구조 및 그 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위해 본 발명에 의한 반도체칩의 하부 범프 금속화층 구조는 반도체칩의 표면에 형성된 다수의 알루미늄 본딩패드로부터 일측으로 연장되어 형성된 제1알루미늄층과; 상기 제1알루미늄층의 표면에 형성된 니켈/바나디엄층과; 상기 니켈/바나디엄층의 표면에 형성된 구리층과; 상기 구리층의 표면에 형성되어 일측에 솔더범프가 융착되도록 하는 제2알루미늄층을 포함하여 이루어진 것을 특징으로 한다.
여기서, 상기 제2알루미늄층의 표면에는 솔더범프가 융착되도록 랜드가 오픈되어 있고, 나머지 반도체칩의 표면 및 상기 제2알루미늄층의 표면은 보호층으로 코팅되어 있다.
또한, 상기 랜드는 반도체칩의 일면에 풀어레이타입(Full Array Type)으로 형성되어 있다.
또한, 상기 랜드에는 니켈/바나디엄층 및 구리층의 더 형성되어 있다.
더불어, 상기 목적을 달성하기 위해 본 발명에 의한 반도체칩의 하부 범프 금속화층 제조 방법은, 반도체칩의 표면에 형성된 알루미늄 본딩패드에 연결되도록 상기 반도체칩의 표면 전체에 제1알루미늄층을 형성하는 단계와; 상기 제1알루미늄층 표면 전체에 니켈/바나디엄층을 형성하는 단계와; 상기 니켈/바나디엄층의 표면 전체에 구리층을 형성하는 단계와; 상기 구리층의 표면에 제2알루미늄층을 형성하는 단계와; 상기 제2알루미늄층의 표면에 일정 패턴이 그려진 포토레지스트를 형성하는 단계와; 상기 반도체칩의 표면에 산성용액을 가하여, 소정 패턴이 형성되도록 하는 단계와; 상기 포토레지스트를 제거하는 단계와; 상기 패턴중 차후 솔더범프가 융착될 랜드를 제외한 전체 표면을 보호층으로 코팅하는 단계를 포함하여 이루어진 것을 특징으로 한다.
여기서, 상기 제1알류미늄층, 니켈/바나디엄층, 구리층 및 제2알루미늄층은 각각의 타겟(Target)이 구비된 플라즈마스퍼터링 방식(Plasma Sputtering Process), 무전해도금 방식(Electroless Plating Process), 전해도금 방식(Electro-Plating Process)중 어느 하나에 의해 형성될 수 있다.
또한, 상기 산성 용액은 통상의 황산, 염산 또는 질산 용액중 선택된 어느 하나일 수 있다.
상기와 같이 하여 본 발명에 의한 반도체칩의 하부 범프 금속화층 구조 및 그 제조 방법에 의하면, 금속화층의 최외측 표면이 제2알루미늄층으로 되어 있어 절연성 고분자 수지인 보호층과의 접착력이 뛰어난 장점이 있다.
더불어, 상기 제2알루미늄층과 솔더범프와의 직접적인 접착력은 약하므로, 상기 제2알루미늄층이 솔더범프의 댐역할을 하게 되어, 더블 솔더범프나 미싱 솔더범프가 발생할 확률이 작아지게 된다.
또한, 인체에 매우 해로운 HF를 사용하지 않아도 됨으로 작업 환경이 나빠지지 않음은 물론, 타겟이나 에칭 장비의 추가적인 설치가 불필요한 장점이 있다.
이하 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도3은 본 발명에 의한 반도체칩의 하부 범프 금속화층 구조를 도시한 부분 단면도이다.
도시된 바와 같이 먼저, 반도체칩(1)의 상면중 둘레 근처에는 알루미늄 본딩패드(2)가 형성되어 있고, 상기 알루미늄 본딩패드(2)만이 상부로 오픈(Open)되도록 그 반도체칩(1)의 상면은 제1보호층(3)으로 코팅되어 있다. 여기서, 상기 제1보호층(3)은 절연성 고분자 수지이며, 상기 반도체칩(1)은 웨이퍼(Wafer)로부터 분리되어 있거나 또는 아직 웨이퍼로부터 분리되지 않은 상태일 수 있다.
상기 알루미늄 본딩패드(2)와 제1보호층(3)의 표면에는 일정 두께의 제1알루미늄층(4)이 형성되어 있다. 상기 본딩패드(2)와 상기 제1알루미늄층(4)은 동일한 재질이므로 그 접속 신뢰성은 매우 양호하며, 상기 제1알루미늄층(4)은 하기할 층과의 접속층 역할을 한다. 또한, 상기 제1알루미늄층(4)의 표면에는 니켈/바나디엄층(5)이 형성되어 있으며, 이는 리플로우(Reflow) 공정이나 고온(高溫)이 필요한 공정에서 상기 제1알루미늄층(4)의 확산을 방지하는 역할을 한다.
또한, 상기 니켈/바나디엄층(5)의 표면에는 전도도가 매우 양호한 구리층(6)이 형성되어 있다. 더불어, 상기 구리층(6)의 표면에는 솔더범프(12)가 융착되는 제2알루미늄층(7)이 형성되어 있다.
상기 제2알루미늄층(7)의 표면에는 솔더범프(12)가 융착되도록 랜드(9)가 오픈되어 있고, 상기 반도체칩(1)의 상면 및 상기 제2알루미늄층(7)의 표면은 제2보호층(8)으로 코팅되어 있다. 물론, 상기 제2보호층(8) 역시 절연성 고분자 수지이다.
또한, 상기 랜드(9)는 반도체칩(1)의 일면에 풀어레이타입(Full Array Type)으로 형성되어 있어, 다수의 솔더범프(12)가 형성될 수 있다. 또한, 상기 각 랜드(9)에는 니켈/바나디엄층(10) 및 구리층(11)의 더 형성되어 있음으로써, 상기 솔더범프(12)가 견고히 융착 가능하게 되어 있다.
상기와 같은 하부 범프 금속화층 구조에 의해, 상기 제2보호층(8)은 최상면의 제2알루미늄층(7)과 견고히 부착됨은 물론, 상기 제2알루미늄층(7)과 솔더범프(12)와의 약한 융착력 또는 부착력으로 인해, 상기 제2알루미늄층(7)이 솔더범프(12)의 댐(Dam) 역할을 충분히 수행하게 된다.
도4a 내지 도4g는 본 발명에 의한 반도체칩의 하부 범프 금속화층의 제조 방법을 도시한 순차 부분 단면도이고, 도5는 상기 하부 범프 금속화층의 제조 방법을 도시한 순차 설명도이다.
1. 제1알루미늄층 형성 단계로서,(s1, 도4a 참조) 반도체칩(1)의 표면에 형성된 알루미늄 본딩패드(2)에 직접 연결되도록 상기 반도체칩(1)의 표면 전체에 제1알루미늄층(4)을 형성한다. 상기 제1알루미늄층(4)은 하기할 층과의 접착층 역할을 한다.
2. 니켈/바나디엄층 형성 단계로서,(s2, 도4b 참조) 상기 제1알루미늄층(4) 표면 전체에 니켈/바나디엄층(5)을 형성한다. 상기 니켈/바나디엄층(5)은 고온의 환경에서 상기 제1알루미늄층(4)의 확산 현상을 방지한다.
3. 구리층 형성 단계로서,(s3, 도4c 참조) 상기 니켈/바나디엄층(5) 표면 전체에 전기 전도도가 비교적 양호한 구리층(6)을 형성한다.
4. 제2알루미늄층 형성 단계로서,(s4, 도4d 참조) 상기 구리층(6)의 표면 전체에 제2알루미늄층(7)을 형성한다.
5. 포토레지스트 형성 단계로서,(s5, 도시되지 않음) 소정 패턴과 같은 모양으로 상기 제2알루미늄층(7) 표면에 포토레지스트가 형성되도록 한다.
즉, 임의의 회로패턴을 갖는 마스크를 통하여 포토레지스트에 대한 노광공정(Exposure)과 현상공정(Develope)을 통하여, 음각 또는 양각에 의해 에칭될 영역이 외부로 노출되도록 한다.
6. 에칭 단계로서,(s6, 도4e 참조) 상기 반도체칩(1)의 표면에 황산, 염산 또는 질산과 같은 산성용액을 가함으로써, 상기 포토레지스트를 통하여 외부로 노출된 금속층(제1알루미늄층(4), 니켈/바나디엄층(5), 구리층(6) 및 제2알루미늄층(7))이 습식 식각되도록 한다.
7. 포토레지스트 제거 단계로서,(도시되지 않음) 상기 제2알루미늄층(7)으로부터 포토레지스트를 제거한다.
8. 제2보호층 코팅 단계로서,(s7, 도4f 참조) 상기 회로패턴(하부 범프 금속화층)중 차후 솔더범프(12)가 융착될 랜드(9)를 제외한 전체 표면에 절연성 고분자 수지인 제2보호층(8)을 코팅한다.
또한, 상기 제2보호층(8) 형성 전,후 단계에는 상기 랜드(9) 표면에 차후 솔더범프(12)가 양호하게 융착되도록 니켈/바나디엄층(10) 및 구리층(11)을 형성한다.
한편, 상기 각 금속층의 형성전후에는 그 금속층의 표면을 세정하는 공정이 더 포함될 수 있으며, 이러한 공정에는 고주파 세정(RF Cleaning) 또는 약 5%의 황산(黃酸)처리 공정 등이 이용될 수 있다. 이와 같은 세정 공정에 의해 각 금속층 표면은 산화막이 제거된다.
또한, 상기 각 금속층의 형성 방법으로는 통상적인 무전해도금 공정(Electroless Plating Process), 전해도금 공정(Electro-Plating Process) 또는 각 금속층의 타겟을 갖는 플라즈마스퍼터링 공정(Plasma Sputtering Process) 등이 적용될 수 있다.
이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 여기예만 한정되지 않으며, 본 발명의 범주 및 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다.
따라서, 본 발명에 의한 반도체칩의 하부 범프 금속화층 구조 및 그 제조 방법에 의하면, 금속화층의 최외측 표면이 제2알루미늄층으로 되어 있어 절연성 고분 자 수지인 보호층과의 접착력이 뛰어난 효과가 있다.
또한, 상기 제2알루미늄층과 솔더범프와의 직접적인 접착력이 약하므로, 상기 제2알루미늄층이 솔더범프의 댐 역할을 하게 되어, 더블 솔더범프나 미싱 솔더범프가 발생할 확률이 작아지는 효과가 있다.
또한, 인체에 매우 해로운 HF를 사용하지 않아도 됨으로 작업 환경이 나빠지지 않음은 물론, 타겟이나 에칭 장비의 추가적인 설치가 불필요한 효과가 있다.
Claims (7)
- 반도체칩의 표면에 형성된 다수의 알루미늄 본딩패드로부터 일측으로 연장되어 형성된 제1알루미늄층과;상기 제1알루미늄층의 표면에 형성된 니켈/바나디엄층과;상기 니켈/바나디엄층의 표면에 형성된 구리층과;상기 구리층의 표면에 형성되어 일측에 솔더범프가 융착되도록 하는 제2알루미늄층을 포함하여 이루어진 반도체칩의 하부 범프 금속화층 구조.
- 제1항에 있어서, 상기 제2알루미늄층의 표면에는 솔더범프가 융착되도록 랜드가 오픈되어 있고, 나머지 반도체칩의 표면 및 상기 제2알루미늄층의 표면은 보호층으로 코팅된 것을 특징으로 하는 반도체칩의 하부 범프 금속화층 구조.
- 제2항에 있어서, 상기 랜드는 반도체칩의 일면에 풀어레이타입(Full Array Type)으로 형성된 것을 특징으로 하는 반도체칩의 하부 범프 금속화층 구조.
- 제2항 또는 제3항에 있어서, 상기 랜드에는 니켈/바나디엄층 및 구리층의 더 형성된 것을 특징으로 하는 반도체칩의 하부 범프 금속화층 구조.
- 반도체칩의 표면에 형성된 알루미늄 본딩패드에 연결되도록 상기 반도체칩의 표면 전체에 제1알루미늄층을 형성하는 단계와;상기 제1알루미늄층 표면 전체에 니켈/바나디엄층을 형성하는 단계와;상기 니켈/바나디엄층의 표면 전체에 구리층을 형성하는 단계와;상기 구리층의 표면에 제2알루미늄층을 형성하는 단계와;상기 제2알루미늄층의 표면에 일정 패턴이 그려진 포토레지스트를 형성하는 단계와;상기 반도체칩의 표면에 산성용액을 가하여, 소정 패턴이 형성되도록 하는 단계와;상기 포토레지스트를 제거하는 단계와;상기 패턴중 차후 솔더범프가 융착될 랜드를 제외한 전체 표면을 보호층으로 코팅하는 단계를 포함하여 이루어진 반도체칩의 하부 범프 금속화층 제조 방법.
- 제5항에 있어서, 상기 제1알류미늄층, 니켈/바나디엄층, 구리층 및 제2알루미늄층은 각각의 타겟(Target)이 구비된 플라즈마스퍼터링 방식(Plasma Sputtering Process), 무전해도금 방식(Electroless Plating Process), 전해도금 방식(Electro-Plating Process)중 어느 하나에 의해 형성됨을 특징으로 하는 반도체칩의 하부 범프 금속화층 제조 방법.
- 제5항에 있어서, 상기 산성 용액은 통상의 황산, 염산 또는 질산 용액중 선택된 어느 하나인 것을 특징으로 하는 반도체칩의 하부 범프 금속화층 제조 방법.
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- 2000-12-29 KR KR1020000086239A patent/KR100694428B1/ko active IP Right Grant
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