JPH11354578A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH11354578A JPH11354578A JP10177994A JP17799498A JPH11354578A JP H11354578 A JPH11354578 A JP H11354578A JP 10177994 A JP10177994 A JP 10177994A JP 17799498 A JP17799498 A JP 17799498A JP H11354578 A JPH11354578 A JP H11354578A
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- H01L2224/11—Manufacturing methods
Abstract
(57)【要約】
【課題】 シリコン基板上に形成された接続パッドに接
続された突起電極を有する半導体装置において、接続パ
ッドの数が増加しても、突起電極の実質的なサイズ及び
ピッチを大きくする。 【解決手段】 下地金属層２６は、接続パッド２３上に
形成された接続部２６ａと、絶縁膜２４の上面の所定の
箇所に形成された接続パッド２３とほぼ同じ大きさの接
続パッド部２６ｂと、その間に形成された引き回し線２
６ｃとからなっている。そして、接続パッド部２６ｂの
上面には、下面から上面に向かうに従って漸次大きくな
る柱状電極３０が形成されている。この場合、柱状電極
３０の実質的なサイズがその上面のサイズにより決ま
り、柱状電極３０の実質的なピッチがその下面のサイズ
により決まることになる。そして、柱状電極３０を除く
絶縁膜２４の上面には保護膜３２が形成され、柱状電極
３０の上面には半田ボールからなる突起電極３３が形成
されている。
続された突起電極を有する半導体装置において、接続パ
ッドの数が増加しても、突起電極の実質的なサイズ及び
ピッチを大きくする。 【解決手段】 下地金属層２６は、接続パッド２３上に
形成された接続部２６ａと、絶縁膜２４の上面の所定の
箇所に形成された接続パッド２３とほぼ同じ大きさの接
続パッド部２６ｂと、その間に形成された引き回し線２
６ｃとからなっている。そして、接続パッド部２６ｂの
上面には、下面から上面に向かうに従って漸次大きくな
る柱状電極３０が形成されている。この場合、柱状電極
３０の実質的なサイズがその上面のサイズにより決ま
り、柱状電極３０の実質的なピッチがその下面のサイズ
により決まることになる。そして、柱状電極３０を除く
絶縁膜２４の上面には保護膜３２が形成され、柱状電極
３０の上面には半田ボールからなる突起電極３３が形成
されている。
Description
【０００１】
【発明の属する技術分野】この発明は、突起電極を有す
る半導体装置及びその製造方法に関する。
る半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】フェースダウンボンディング方式等と呼
ばれるＩＣチップ等の半導体装置の実装技術では、半導
体装置の接続パッド上に形成された突起電極を基板上に
形成された接続端子上に直接ボンディングすることによ
り、半導体装置を基板上に搭載している。ところで、従
来のこのような半導体装置には、接続パッドのサイズ及
びピッチに関係なく、突起電極のサイズ及びピッチを大
きくすることができるようにしたものがある。
ばれるＩＣチップ等の半導体装置の実装技術では、半導
体装置の接続パッド上に形成された突起電極を基板上に
形成された接続端子上に直接ボンディングすることによ
り、半導体装置を基板上に搭載している。ところで、従
来のこのような半導体装置には、接続パッドのサイズ及
びピッチに関係なく、突起電極のサイズ及びピッチを大
きくすることができるようにしたものがある。
【０００３】図１６（Ａ）は従来のこのような半導体装
置の一例の一部の平面図を示し、（Ｂ）はそのＢ−Ｂ線
に沿う一部の断面図を示したものである。この半導体装
置はシリコン基板１を備えている。シリコン基板１は平
面方形状であって、図１６（Ａ）において一点鎖線で示
すように、四辺部を除く中央部を素子形成領域２とされ
ている。この素子形成領域２には所定の半導体素子が多
数形成されている。シリコン基板１の上面の所定の二辺
部には接続パッド３が形成されている。接続パッド３の
中央部を除くシリコン基板１の上面全体には絶縁膜４が
形成され、接続パッド３の中央部が絶縁膜４に形成され
た開口部５を介して露出されている。この露出された接
続パッド５の上面から素子形成領域２における絶縁膜４
の上面にかけて下地金属層６が形成されている。この場
合、下地金属層６は、接続パッド５上に形成された接続
部６ａと、素子形成領域２における絶縁膜４の上面の所
定の箇所に形成された接続パッド５よりも大きめの接続
パッド部６ｂと、その間に形成された引き回し線６ｃと
からなっている。そして、接続パッド部６ｂの上面に
は、平面サイズが接続パッド５よりも大きめの円柱状の
突起電極７が形成されている。このように、この半導体
装置では、素子形成領域２における絶縁膜４上に突起電
極７を形成しているので、接続パッド３のサイズ及びピ
ッチに関係なく、突起電極７のサイズ及びピッチを大き
くすることができる。
置の一例の一部の平面図を示し、（Ｂ）はそのＢ−Ｂ線
に沿う一部の断面図を示したものである。この半導体装
置はシリコン基板１を備えている。シリコン基板１は平
面方形状であって、図１６（Ａ）において一点鎖線で示
すように、四辺部を除く中央部を素子形成領域２とされ
ている。この素子形成領域２には所定の半導体素子が多
数形成されている。シリコン基板１の上面の所定の二辺
部には接続パッド３が形成されている。接続パッド３の
中央部を除くシリコン基板１の上面全体には絶縁膜４が
形成され、接続パッド３の中央部が絶縁膜４に形成され
た開口部５を介して露出されている。この露出された接
続パッド５の上面から素子形成領域２における絶縁膜４
の上面にかけて下地金属層６が形成されている。この場
合、下地金属層６は、接続パッド５上に形成された接続
部６ａと、素子形成領域２における絶縁膜４の上面の所
定の箇所に形成された接続パッド５よりも大きめの接続
パッド部６ｂと、その間に形成された引き回し線６ｃと
からなっている。そして、接続パッド部６ｂの上面に
は、平面サイズが接続パッド５よりも大きめの円柱状の
突起電極７が形成されている。このように、この半導体
装置では、素子形成領域２における絶縁膜４上に突起電
極７を形成しているので、接続パッド３のサイズ及びピ
ッチに関係なく、突起電極７のサイズ及びピッチを大き
くすることができる。
【０００４】次に、この従来の半導体装置の製造方法に
ついて、図１７〜図２０を順に参照して説明する。ま
ず、図１７に示すように、シリコン基板１上の素子形成
領域２の外側に接続パッド３が形成され、その上面の接
続パッド３の中央部を除く部分に絶縁膜４が形成され、
接続パッド３の中央部が絶縁膜４に形成された開口部５
を介して露出されたものを用意する。次に、図１８に示
すように、上面全体に下地金属層形成用層８を形成す
る。次に、下地金属層形成用層８の上面の図１６（Ｂ）
に示す突起電極７を形成すべき部分を除く部分にメッキ
レジスト層９を形成する。したがって、この状態では、
図１６（Ｂ）に示す突起電極７を形成すべき部分におけ
るメッキレジスト層９には開口部１０が形成されてい
る。次に、下地金属層形成用層９をメッキ電流路として
金の電解メッキを行うことにより、メッキレジスト層９
の開口部１０内の下地金属層形成用層８の上面に突起電
極７を形成する。次に、メッキレジスト層９を剥離す
る。次に、図１９に示すように、下地金属層形成用層８
の上面の所定の箇所にレジスト層１１を薄く形成する。
次に、レジスト層１１及び突起電極７をマスクとして下
地金属層形成用層８の不要な部分をエッチングして除去
すると、図２０に示すように、レジスト層１１及び突起
電極７下に下地金属層６が形成される。次に、レジスト
層１１を剥離すると、図１６（Ｂ）に示す半導体装置が
得られる。
ついて、図１７〜図２０を順に参照して説明する。ま
ず、図１７に示すように、シリコン基板１上の素子形成
領域２の外側に接続パッド３が形成され、その上面の接
続パッド３の中央部を除く部分に絶縁膜４が形成され、
接続パッド３の中央部が絶縁膜４に形成された開口部５
を介して露出されたものを用意する。次に、図１８に示
すように、上面全体に下地金属層形成用層８を形成す
る。次に、下地金属層形成用層８の上面の図１６（Ｂ）
に示す突起電極７を形成すべき部分を除く部分にメッキ
レジスト層９を形成する。したがって、この状態では、
図１６（Ｂ）に示す突起電極７を形成すべき部分におけ
るメッキレジスト層９には開口部１０が形成されてい
る。次に、下地金属層形成用層９をメッキ電流路として
金の電解メッキを行うことにより、メッキレジスト層９
の開口部１０内の下地金属層形成用層８の上面に突起電
極７を形成する。次に、メッキレジスト層９を剥離す
る。次に、図１９に示すように、下地金属層形成用層８
の上面の所定の箇所にレジスト層１１を薄く形成する。
次に、レジスト層１１及び突起電極７をマスクとして下
地金属層形成用層８の不要な部分をエッチングして除去
すると、図２０に示すように、レジスト層１１及び突起
電極７下に下地金属層６が形成される。次に、レジスト
層１１を剥離すると、図１６（Ｂ）に示す半導体装置が
得られる。
【０００５】
【発明が解決しようとする課題】ところで、従来のこの
ような半導体装置では、半導体素子の集積化が進むに従
って、接続パッド３の数が増加することにより、次のよ
うな問題があった。すなわち、シリコン基板１のサイズ
が一定であるとすると、接続パッド３の数の増加に伴
い、突起電極７のピッチを小さくせざるを得ない。しか
しながら、例えば図１６（Ａ）に示すように、突起電極
７間には複数の引き回し線６ｃが配置されることになる
ので、突起電極７のピッチを小さくすると、突起電極７
間の間隔が小さくなり、突起電極７間に配置される引き
回し線６ｃの本数が制限されることになる。一例とし
て、突起電極７のサイズを２５０μｍφとし、ピッチを
５００μｍとすると、突起電極７間の間隔は２５０μｍ
と比較的小さくなり、ここに配置される引き回し線６ｃ
の本数に制限を受けることになる。したがって、シリコ
ン基板１のサイズが一定であるとすると、接続パッド３
の数を増加する場合、突起電極７のサイズを小さくせざ
るを得ないという問題があった。この発明の課題は、接
続パッドの数が増加しても、突起電極の実質的なサイズ
及びピッチを大きくすることである。
ような半導体装置では、半導体素子の集積化が進むに従
って、接続パッド３の数が増加することにより、次のよ
うな問題があった。すなわち、シリコン基板１のサイズ
が一定であるとすると、接続パッド３の数の増加に伴
い、突起電極７のピッチを小さくせざるを得ない。しか
しながら、例えば図１６（Ａ）に示すように、突起電極
７間には複数の引き回し線６ｃが配置されることになる
ので、突起電極７のピッチを小さくすると、突起電極７
間の間隔が小さくなり、突起電極７間に配置される引き
回し線６ｃの本数が制限されることになる。一例とし
て、突起電極７のサイズを２５０μｍφとし、ピッチを
５００μｍとすると、突起電極７間の間隔は２５０μｍ
と比較的小さくなり、ここに配置される引き回し線６ｃ
の本数に制限を受けることになる。したがって、シリコ
ン基板１のサイズが一定であるとすると、接続パッド３
の数を増加する場合、突起電極７のサイズを小さくせざ
るを得ないという問題があった。この発明の課題は、接
続パッドの数が増加しても、突起電極の実質的なサイズ
及びピッチを大きくすることである。
【０００６】
【課題を解決するための手段】請求項１記載の発明に係
る半導体装置は、素子形成領域を含む上面全体に絶縁膜
が形成され、前記素子形成領域以外の領域における前記
絶縁膜に形成された開口部を介して接続パッドが露出さ
れてなる半導体装置において、前記接続パッド上から前
記絶縁膜上にかけて所定の大きさの接続パッド部を有す
る金属層が形成され、この金属層の接続パッド部の上面
に上面のサイズが下面のサイズよりも大きい柱状電極が
形成されたものである。請求項６記載の発明に係る半導
体装置の製造方法は、素子形成領域を含む上面全体に形
成された絶縁膜及び前記素子形成領域以外の領域におけ
る前記絶縁膜に形成された開口部を介して露出された接
続パッドの上面全体に金属層を形成し、前記接続パッド
に対応する部分を除く前記金属層の上面に上面のサイズ
が下面のサイズよりも大きい柱状電極を形成し、前記金
属層の不要な部分を除去することにより、前記接続パッ
ド上に位置する接続部、前記柱状電極下に位置する接続
パッド部及びその間の引き回し線からなる金属層を形成
するようにしたものである。請求項７記載の発明に係る
半導体装置の製造方法は、素子形成領域を含む上面全体
に形成された絶縁膜及び前記素子形成領域以外の領域に
おける前記絶縁膜に形成された開口部を介して露出され
た接続パッドの上面全体に複数の層からなる金属層を形
成し、この金属層の最上層の不要な部分を除去すること
により、前記接続パッド上に位置する接続部となる部
分、前記接続パッド上を除く箇所に位置する所定の大き
さの接続パッド部となる部分及びその間の引き回し線と
なる部分からなる最上層部を形成し、この最上層部の接
続パッド部となる部分の上面に上面のサイズが下面のサ
イズよりも大きい柱状電極を形成し、前記金属層の残り
の層のうち前記最上層部下以外の不要な部分を除去する
ことにより、前記接続パッド上に位置する接続部、前記
柱状電極下に位置する接続パッド部及びその間の引き回
し線からなる金属層を形成するようにしたものである。
この発明によれば、所定の大きさの接続パッド部を有す
る金属層の該接続パッド部の上面に上面のサイズが下面
のサイズよりも大きい柱状電極を形成しているので、柱
状電極の実質的なサイズがその上面のサイズにより決ま
り、柱状電極の実質的なピッチがその下面のサイズによ
り決まり、したがって接続パッドの数が増加しても、柱
状電極の実質的なサイズ及びピッチを大きくすることが
できる。
る半導体装置は、素子形成領域を含む上面全体に絶縁膜
が形成され、前記素子形成領域以外の領域における前記
絶縁膜に形成された開口部を介して接続パッドが露出さ
れてなる半導体装置において、前記接続パッド上から前
記絶縁膜上にかけて所定の大きさの接続パッド部を有す
る金属層が形成され、この金属層の接続パッド部の上面
に上面のサイズが下面のサイズよりも大きい柱状電極が
形成されたものである。請求項６記載の発明に係る半導
体装置の製造方法は、素子形成領域を含む上面全体に形
成された絶縁膜及び前記素子形成領域以外の領域におけ
る前記絶縁膜に形成された開口部を介して露出された接
続パッドの上面全体に金属層を形成し、前記接続パッド
に対応する部分を除く前記金属層の上面に上面のサイズ
が下面のサイズよりも大きい柱状電極を形成し、前記金
属層の不要な部分を除去することにより、前記接続パッ
ド上に位置する接続部、前記柱状電極下に位置する接続
パッド部及びその間の引き回し線からなる金属層を形成
するようにしたものである。請求項７記載の発明に係る
半導体装置の製造方法は、素子形成領域を含む上面全体
に形成された絶縁膜及び前記素子形成領域以外の領域に
おける前記絶縁膜に形成された開口部を介して露出され
た接続パッドの上面全体に複数の層からなる金属層を形
成し、この金属層の最上層の不要な部分を除去すること
により、前記接続パッド上に位置する接続部となる部
分、前記接続パッド上を除く箇所に位置する所定の大き
さの接続パッド部となる部分及びその間の引き回し線と
なる部分からなる最上層部を形成し、この最上層部の接
続パッド部となる部分の上面に上面のサイズが下面のサ
イズよりも大きい柱状電極を形成し、前記金属層の残り
の層のうち前記最上層部下以外の不要な部分を除去する
ことにより、前記接続パッド上に位置する接続部、前記
柱状電極下に位置する接続パッド部及びその間の引き回
し線からなる金属層を形成するようにしたものである。
この発明によれば、所定の大きさの接続パッド部を有す
る金属層の該接続パッド部の上面に上面のサイズが下面
のサイズよりも大きい柱状電極を形成しているので、柱
状電極の実質的なサイズがその上面のサイズにより決ま
り、柱状電極の実質的なピッチがその下面のサイズによ
り決まり、したがって接続パッドの数が増加しても、柱
状電極の実質的なサイズ及びピッチを大きくすることが
できる。
【０００７】
【発明の実施の形態】（第１実施形態）図１〜図８はそ
れぞれこの発明の第１実施形態における半導体装置の各
製造工程を示したものである。そこで、これらの図を順
に参照して、この第１実施形態における半導体装置の構
造についてその製造方法と併せ説明する。まず、図１に
示すように、シリコン基板２１上の素子形成領域２２の
外側に接続パッド２３が形成され、その上面の接続パッ
ド２３の中央部を除く部分に絶縁膜２４が形成され、接
続パッド２３の中央部が絶縁膜２４に形成された開口部
２５を介して露出されたものを用意する。
れぞれこの発明の第１実施形態における半導体装置の各
製造工程を示したものである。そこで、これらの図を順
に参照して、この第１実施形態における半導体装置の構
造についてその製造方法と併せ説明する。まず、図１に
示すように、シリコン基板２１上の素子形成領域２２の
外側に接続パッド２３が形成され、その上面の接続パッ
ド２３の中央部を除く部分に絶縁膜２４が形成され、接
続パッド２３の中央部が絶縁膜２４に形成された開口部
２５を介して露出されたものを用意する。
【０００８】次に、図２に示すように、上面全体に下地
金属層形成用層２６を形成する。次に、下地金属層形成
用層２６の上面にポジ型のメッキレジスト層２７を形成
する。次に、柱状電極形成領域に対応する部分以外を非
透過部２８ａとされたフォトマスク２８を用いて露光す
る。この場合、アンダー露光（弱めの露光）とし、メッ
キレジスト層２７を図２において点線で示すように露光
する。次に、現像すると、図３に示すように、メッキレ
ジスト層２７の柱状電極形成領域に対応する部分に、下
面から上面に向かうに従って漸次大きくなる開口部２９
が形成される。次に、図４に示すように、下地金属層形
成用層２６をメッキ電流路として金の電解メッキを行う
ことにより、メッキレジスト層２７の開口部２９内の下
地金属層形成用層２６の上面に、下面から上面に向かう
に従って漸次大きくなる柱状電極３０を形成する。
金属層形成用層２６を形成する。次に、下地金属層形成
用層２６の上面にポジ型のメッキレジスト層２７を形成
する。次に、柱状電極形成領域に対応する部分以外を非
透過部２８ａとされたフォトマスク２８を用いて露光す
る。この場合、アンダー露光（弱めの露光）とし、メッ
キレジスト層２７を図２において点線で示すように露光
する。次に、現像すると、図３に示すように、メッキレ
ジスト層２７の柱状電極形成領域に対応する部分に、下
面から上面に向かうに従って漸次大きくなる開口部２９
が形成される。次に、図４に示すように、下地金属層形
成用層２６をメッキ電流路として金の電解メッキを行う
ことにより、メッキレジスト層２７の開口部２９内の下
地金属層形成用層２６の上面に、下面から上面に向かう
に従って漸次大きくなる柱状電極３０を形成する。
【０００９】次に、図５に示すように、下地金属層形成
用層２６の不要領域に対応する部分以外を非透過部３１
ａとされたフォトマスク３１を用いて露光する。次に、
現像すると、図６に示すように、下地金属層形成用層２
６の不要領域に対応する部分以外にメッキレジスト層２
７が残存される。次に、メッキレジスト層２７及び柱状
電極３０をマスクとして下地金属層形成用層２６の不要
な部分をエッチングして除去すると、図７に示すよう
に、メッキレジスト層２７及び柱状電極３０下に下地金
属層２６が残存される。この残存された下地金属層２６
は、接続パッド２３上に形成された接続部２６ａと、素
子形成領域２２（図１参照）における絶縁膜２４の上面
の所定の箇所に形成された接続パッド２３とほぼ同じ大
きさの接続パッド部２６ｂと、その間に形成された引き
回し線２６ｃとからなっている。次に、メッキレジスト
層２７を剥離する。次に、図８に示すように、柱状電極
３０を除く絶縁膜２４の上面にボリイミドやエポキシ系
樹脂等からなる保護膜３２を形成する。この場合、保護
膜３２の上面が柱状電極３０の上面と同じかそれよりも
やや低くなるようにする。次に、柱状電極３０の上面に
半田ボールからなる突起電極３３を形成する。かくし
て、この第１実施形態における半導体装置が得られる。
用層２６の不要領域に対応する部分以外を非透過部３１
ａとされたフォトマスク３１を用いて露光する。次に、
現像すると、図６に示すように、下地金属層形成用層２
６の不要領域に対応する部分以外にメッキレジスト層２
７が残存される。次に、メッキレジスト層２７及び柱状
電極３０をマスクとして下地金属層形成用層２６の不要
な部分をエッチングして除去すると、図７に示すよう
に、メッキレジスト層２７及び柱状電極３０下に下地金
属層２６が残存される。この残存された下地金属層２６
は、接続パッド２３上に形成された接続部２６ａと、素
子形成領域２２（図１参照）における絶縁膜２４の上面
の所定の箇所に形成された接続パッド２３とほぼ同じ大
きさの接続パッド部２６ｂと、その間に形成された引き
回し線２６ｃとからなっている。次に、メッキレジスト
層２７を剥離する。次に、図８に示すように、柱状電極
３０を除く絶縁膜２４の上面にボリイミドやエポキシ系
樹脂等からなる保護膜３２を形成する。この場合、保護
膜３２の上面が柱状電極３０の上面と同じかそれよりも
やや低くなるようにする。次に、柱状電極３０の上面に
半田ボールからなる突起電極３３を形成する。かくし
て、この第１実施形態における半導体装置が得られる。
【００１０】このようにして得られた半導体装置では、
接続パッド２３とほぼ同じ大きさの接続パッド部２６ｂ
を有する下地金属層２６の該接続パッド部２６ｂの上面
に、下面から上面に向かうに従って漸次大きくなる柱状
電極３０を形成しているので、柱状電極３０の実質的な
サイズがその上面のサイズにより決まり、柱状電極３０
の実質的なピッチがその下面のサイズにより決まること
になる。そこで、一例として、柱状電極３０の下面のサ
イズを８０〜１００μｍφとし、上面のサイズを２５０
μｍφとし、下面のピッチを５００μｍとすると、柱状
電極３０の下面間の間隔は４００〜４２０μｍと比較的
大きくなり、ここに配置される引き回し線２６ｃの本数
をある程度多くすることができる。この結果、一定のサ
イズのシリコン基板２１において、接続パッド２３の数
を増加しても、柱状電極３０及び突起電極３３の実質的
なサイズ及びピッチを大きくすることができる。
接続パッド２３とほぼ同じ大きさの接続パッド部２６ｂ
を有する下地金属層２６の該接続パッド部２６ｂの上面
に、下面から上面に向かうに従って漸次大きくなる柱状
電極３０を形成しているので、柱状電極３０の実質的な
サイズがその上面のサイズにより決まり、柱状電極３０
の実質的なピッチがその下面のサイズにより決まること
になる。そこで、一例として、柱状電極３０の下面のサ
イズを８０〜１００μｍφとし、上面のサイズを２５０
μｍφとし、下面のピッチを５００μｍとすると、柱状
電極３０の下面間の間隔は４００〜４２０μｍと比較的
大きくなり、ここに配置される引き回し線２６ｃの本数
をある程度多くすることができる。この結果、一定のサ
イズのシリコン基板２１において、接続パッド２３の数
を増加しても、柱状電極３０及び突起電極３３の実質的
なサイズ及びピッチを大きくすることができる。
【００１１】（第２実施形態）図９〜図１４はそれぞれ
この発明の第２実施形態における半導体装置の各製造工
程を示したものである。そこで、これらの図を順に参照
して、この第２実施形態における半導体装置の構造につ
いてその製造方法と併せ説明する。まず、図９に示すよ
うに、図１に示すものと同じものを用意する。したがっ
て、図９において、図１と同一部分には同一の符号を付
し、その説明を省略する。
この発明の第２実施形態における半導体装置の各製造工
程を示したものである。そこで、これらの図を順に参照
して、この第２実施形態における半導体装置の構造につ
いてその製造方法と併せ説明する。まず、図９に示すよ
うに、図１に示すものと同じものを用意する。したがっ
て、図９において、図１と同一部分には同一の符号を付
し、その説明を省略する。
【００１２】次に、図１０に示すように、上面全体に下
地金属層形成用層４１を形成する。次に、下地金属層形
成用層４１の上面にポジ型の第１のメッキレジスト層４
２をパターン形成する。この場合、第１のメッキレジス
ト層４２の柱状電極形成領域に対応する部分に、接続パ
ッド２３とほぼ同じ大きさの開口部４３を形成する。次
に、ポジ型の第２のメッキレジスト層４４をパターン形
成する。この場合、第２のメッキレジスト層４３の柱状
電極形成領域に対応する部分に、第１のメッキレジスト
層４２の開口部４３よりも大きめの開口部４５を形成す
る。したがって、この状態においては、第１及び第２の
メッキレジスト層４２、４４の柱状電極形成領域に対応
する部分には、小径の下部開口部４３及び大径の上部開
口部４５が形成されている。次に、下地金属層形成用層
４１をメッキ電流路として金の電解メッキを行うことに
より、第１及び第２のメッキレジスト層４２、４４の開
口部４３、４５内の下地金属層形成用層４１の上面に、
小径の下部電極４６ａと大径の上部電極４６ｂとからな
る柱状電極４６を形成する。
地金属層形成用層４１を形成する。次に、下地金属層形
成用層４１の上面にポジ型の第１のメッキレジスト層４
２をパターン形成する。この場合、第１のメッキレジス
ト層４２の柱状電極形成領域に対応する部分に、接続パ
ッド２３とほぼ同じ大きさの開口部４３を形成する。次
に、ポジ型の第２のメッキレジスト層４４をパターン形
成する。この場合、第２のメッキレジスト層４３の柱状
電極形成領域に対応する部分に、第１のメッキレジスト
層４２の開口部４３よりも大きめの開口部４５を形成す
る。したがって、この状態においては、第１及び第２の
メッキレジスト層４２、４４の柱状電極形成領域に対応
する部分には、小径の下部開口部４３及び大径の上部開
口部４５が形成されている。次に、下地金属層形成用層
４１をメッキ電流路として金の電解メッキを行うことに
より、第１及び第２のメッキレジスト層４２、４４の開
口部４３、４５内の下地金属層形成用層４１の上面に、
小径の下部電極４６ａと大径の上部電極４６ｂとからな
る柱状電極４６を形成する。
【００１３】次に、図１１に示すように、下地金属層形
成用層４１の不要領域に対応する部分以外を非透過部４
７ａとされたフォトマスク４７を用いて露光する。次
に、現像すると、図１２に示すように、下地金属層形成
用層４１の不要領域に対応する部分以外に第１及び第２
のメッキレジスト層４２、４４が残存される。次に、第
１及び第２のメッキレジスト層４２、４４及び柱状電極
４６をマスクとして下地金属層形成用層４１の不要な部
分をエッチングして除去すると、図１３に示すように、
第１及び第２のメッキレジスト層４２、４４及び柱状電
極４６下に下地金属層４１が残存される。この残存され
た下地金属層４１は、接続パッド２３上に形成された接
続部４１ａと、素子形成領域２２（図９参照）における
絶縁膜２４の上面の所定の箇所に形成された接続パッド
２３とほぼ同じ大きさの接続パッド部４１ｂと、その間
に形成された引き回し線４１ｃとからなっている。次
に、第１及び第２のメッキレジスト層４２、４４を剥離
する。次に、図１４に示すように、柱状電極４６を除く
絶縁膜２４の上面にボリイミドやエポキシ系樹脂等から
なる保護膜４７を形成する。この場合も、保護膜４７の
上面が柱状電極４６の上面と同じかそれよりもやや低く
なるようにする。次に、柱状電極４６の上面に半田ボー
ルからなる突起電極４８を形成する。かくして、この第
２実施形態における半導体装置が得られる。
成用層４１の不要領域に対応する部分以外を非透過部４
７ａとされたフォトマスク４７を用いて露光する。次
に、現像すると、図１２に示すように、下地金属層形成
用層４１の不要領域に対応する部分以外に第１及び第２
のメッキレジスト層４２、４４が残存される。次に、第
１及び第２のメッキレジスト層４２、４４及び柱状電極
４６をマスクとして下地金属層形成用層４１の不要な部
分をエッチングして除去すると、図１３に示すように、
第１及び第２のメッキレジスト層４２、４４及び柱状電
極４６下に下地金属層４１が残存される。この残存され
た下地金属層４１は、接続パッド２３上に形成された接
続部４１ａと、素子形成領域２２（図９参照）における
絶縁膜２４の上面の所定の箇所に形成された接続パッド
２３とほぼ同じ大きさの接続パッド部４１ｂと、その間
に形成された引き回し線４１ｃとからなっている。次
に、第１及び第２のメッキレジスト層４２、４４を剥離
する。次に、図１４に示すように、柱状電極４６を除く
絶縁膜２４の上面にボリイミドやエポキシ系樹脂等から
なる保護膜４７を形成する。この場合も、保護膜４７の
上面が柱状電極４６の上面と同じかそれよりもやや低く
なるようにする。次に、柱状電極４６の上面に半田ボー
ルからなる突起電極４８を形成する。かくして、この第
２実施形態における半導体装置が得られる。
【００１４】このようにして得られた半導体装置では、
接続パッド２３とほぼ同じ大きさの接続パッド部４１ｂ
を有する下地金属層４１の該接続パッド部４１ｂの上面
に、小径の下部電極４６ａと大径の上部電極４６ｂとか
らなる柱状電極４６を形成しているので、柱状電極４６
の実質的なサイズがその上部電極４６ｂのサイズにより
決まり、柱状電極４６の実質的なピッチがその下部電極
４６ａのサイズにより決まることになる。そこで、一例
として、下部電極４６ａのサイズを８０〜１００μｍφ
とし、上部電極４６ｂのサイズを２５０μｍφとし、下
部電極４６ａのピッチを５００μｍとすると、下部電極
４６ａ間の間隔は４００〜４２０μｍと比較的大きくな
り、ここに配置される引き回し線４１ｃの本数をある程
度多くすることができる。この結果、一定のサイズのシ
リコン基板２１において、接続パッド２３の数を増加し
ても、柱状電極４６及び突起電極４８の実質的なサイズ
及びピッチを大きくすることができる。
接続パッド２３とほぼ同じ大きさの接続パッド部４１ｂ
を有する下地金属層４１の該接続パッド部４１ｂの上面
に、小径の下部電極４６ａと大径の上部電極４６ｂとか
らなる柱状電極４６を形成しているので、柱状電極４６
の実質的なサイズがその上部電極４６ｂのサイズにより
決まり、柱状電極４６の実質的なピッチがその下部電極
４６ａのサイズにより決まることになる。そこで、一例
として、下部電極４６ａのサイズを８０〜１００μｍφ
とし、上部電極４６ｂのサイズを２５０μｍφとし、下
部電極４６ａのピッチを５００μｍとすると、下部電極
４６ａ間の間隔は４００〜４２０μｍと比較的大きくな
り、ここに配置される引き回し線４１ｃの本数をある程
度多くすることができる。この結果、一定のサイズのシ
リコン基板２１において、接続パッド２３の数を増加し
ても、柱状電極４６及び突起電極４８の実質的なサイズ
及びピッチを大きくすることができる。
【００１５】（第３実施形態）図１５（Ａ）〜（Ｄ）は
それぞれこの発明の第３実施形態における半導体装置の
各製造工程を示したものである。そこで、これらの図を
順に参照して、この第３実施形態における半導体装置の
構造についてその製造方法と併せ説明する。まず、図１
５（Ａ）に示すように、図１に示すものと同じものを用
意する。したがって、図１５（Ａ）において、図１と同
一部分には同一の符号を付し、その説明を省略する。
それぞれこの発明の第３実施形態における半導体装置の
各製造工程を示したものである。そこで、これらの図を
順に参照して、この第３実施形態における半導体装置の
構造についてその製造方法と併せ説明する。まず、図１
５（Ａ）に示すように、図１に示すものと同じものを用
意する。したがって、図１５（Ａ）において、図１と同
一部分には同一の符号を付し、その説明を省略する。
【００１６】次に、図１５（Ｂ）に示すように、上面全
体に例えばチタン−タングステン合金からなる第１の下
地金属層形成用層２６Ａを形成し、次いでその上面全体
に例えば銅からなる第２の下地金属層形成用層２６Ｂを
形成し、次いでその上面の所定の箇所に金からなる第３
の下地金属層２６Ｃをパターン形成する。すなわち、３
層の下地金属層形成用層２６Ａ、２６Ｂ、２６Ｃを形成
し、このうちの最上層である第３の下地金属層形成用層
２６Ｃの不要な部分を除去することにより、接続パッド
２３上に位置する接続部となる部分、接続パッド上を除
く所定の箇所に位置する接続パッド２３とほぼ同じ大き
さの接続パッド部となる部分及びその間の引き回し線と
なる部分からなる下地金属層２６Ｃをパターン形成す
る。
体に例えばチタン−タングステン合金からなる第１の下
地金属層形成用層２６Ａを形成し、次いでその上面全体
に例えば銅からなる第２の下地金属層形成用層２６Ｂを
形成し、次いでその上面の所定の箇所に金からなる第３
の下地金属層２６Ｃをパターン形成する。すなわち、３
層の下地金属層形成用層２６Ａ、２６Ｂ、２６Ｃを形成
し、このうちの最上層である第３の下地金属層形成用層
２６Ｃの不要な部分を除去することにより、接続パッド
２３上に位置する接続部となる部分、接続パッド上を除
く所定の箇所に位置する接続パッド２３とほぼ同じ大き
さの接続パッド部となる部分及びその間の引き回し線と
なる部分からなる下地金属層２６Ｃをパターン形成す
る。
【００１７】次に、図２及び図３に示す場合と同様の工
程を経ることにより、図１５（Ｂ）に示すように、下面
から上面に向かうに従って漸次大きくなる開口部２９を
有するメッキレジスト層２７を形成する。次に、第１及
び第２の下地金属層形成用層２６Ａ、２６Ｂをメッキ電
流路として金の電解メッキを行うことにより、メッキレ
ジスト層２７の開口部２９内の第３の下地金属層２６Ｃ
の上面に、下面から上面に向かうに従って漸次大きくな
る柱状電極３０を形成する。次に、メッキレジスト層２
７を剥離すると、図１５（Ｃ）に示すようになる。次
に、第３の下地金属層２６Ｃ及び柱状電極３０をマスク
として第２及び第１の下地金属層形成用層２６Ｂ、２６
Ａの不要な部分をエッチングして除去すると、図１５
（Ｄ）に示すように、第３の下地金属層２６Ｃ及び柱状
電極３０下に第２及び第１の下地金属層形成用層２６
Ｂ、２６Ａが残存される。次に、例えば図８に示すよう
に、柱状電極３０を除く絶縁膜２４の上面に保護膜３２
を形成し、次いで柱状電極３０の上面に半田ボールから
なる突起電極３３を形成する。かくして、この第３実施
形態における半導体装置が得られる。
程を経ることにより、図１５（Ｂ）に示すように、下面
から上面に向かうに従って漸次大きくなる開口部２９を
有するメッキレジスト層２７を形成する。次に、第１及
び第２の下地金属層形成用層２６Ａ、２６Ｂをメッキ電
流路として金の電解メッキを行うことにより、メッキレ
ジスト層２７の開口部２９内の第３の下地金属層２６Ｃ
の上面に、下面から上面に向かうに従って漸次大きくな
る柱状電極３０を形成する。次に、メッキレジスト層２
７を剥離すると、図１５（Ｃ）に示すようになる。次
に、第３の下地金属層２６Ｃ及び柱状電極３０をマスク
として第２及び第１の下地金属層形成用層２６Ｂ、２６
Ａの不要な部分をエッチングして除去すると、図１５
（Ｄ）に示すように、第３の下地金属層２６Ｃ及び柱状
電極３０下に第２及び第１の下地金属層形成用層２６
Ｂ、２６Ａが残存される。次に、例えば図８に示すよう
に、柱状電極３０を除く絶縁膜２４の上面に保護膜３２
を形成し、次いで柱状電極３０の上面に半田ボールから
なる突起電極３３を形成する。かくして、この第３実施
形態における半導体装置が得られる。
【００１８】なお、上記第３実施形態では、メッキレジ
スト層２７を上記第１実施形態の場合と同じとした場合
について説明したが、上記第２実施形態の場合と同じと
してもよいことはもちろんである。また、上記各実施形
態では、柱状電極を素子形成領域における絶縁膜上に形
成した場合について説明したが、素子形成領域の外側に
おける絶縁膜上にも形成するようにしてもよい。また、
上記各実施形態では、下地金属層の接続パッド部の大き
さを接続パッドの大きさとほぼ同じとした場合について
説明したが、接続パッドの大きさよりも小さくしてもよ
く、また大きくしてもよい。さらに、上記各実施形態で
は、保護膜及び半田ボールからなる突起電極を形成した
場合について説明したが、これらを形成せずに、柱状電
極を露出させるようにしてもよい。
スト層２７を上記第１実施形態の場合と同じとした場合
について説明したが、上記第２実施形態の場合と同じと
してもよいことはもちろんである。また、上記各実施形
態では、柱状電極を素子形成領域における絶縁膜上に形
成した場合について説明したが、素子形成領域の外側に
おける絶縁膜上にも形成するようにしてもよい。また、
上記各実施形態では、下地金属層の接続パッド部の大き
さを接続パッドの大きさとほぼ同じとした場合について
説明したが、接続パッドの大きさよりも小さくしてもよ
く、また大きくしてもよい。さらに、上記各実施形態で
は、保護膜及び半田ボールからなる突起電極を形成した
場合について説明したが、これらを形成せずに、柱状電
極を露出させるようにしてもよい。
【００１９】
【発明の効果】以上説明したように、この発明によれ
ば、所定の大きさの接続パッド部を有する金属層の該接
続パッド部の上面に上面のサイズが下面のサイズよりも
大きい柱状電極を形成しているので、柱状電極の実質的
なサイズがその上面のサイズにより決まり、柱状電極の
実質的なピッチがその下面のサイズにより決まり、した
がって接続パッドの数が増加しても、柱状電極の実質的
なサイズ及びピッチを大きくすることができる。
ば、所定の大きさの接続パッド部を有する金属層の該接
続パッド部の上面に上面のサイズが下面のサイズよりも
大きい柱状電極を形成しているので、柱状電極の実質的
なサイズがその上面のサイズにより決まり、柱状電極の
実質的なピッチがその下面のサイズにより決まり、した
がって接続パッドの数が増加しても、柱状電極の実質的
なサイズ及びピッチを大きくすることができる。
【図１】この発明の第１実施形態における半導体装置の
製造に際し、当初用意したものの一部の断面図。
製造に際し、当初用意したものの一部の断面図。
【図２】図１に続く製造工程の断面図。
【図３】図２に続く製造工程の断面図。
【図４】図３に続く製造工程の断面図。
【図５】図４に続く製造工程の断面図。
【図６】図５に続く製造工程の断面図。
【図７】図６に続く製造工程の断面図。
【図８】図７に続く製造工程の断面図。
【図９】この発明の第２実施形態における半導体装置の
製造に際し、当初用意したものの一部の断面図。
製造に際し、当初用意したものの一部の断面図。
【図１０】図９に続く製造工程の断面図。
【図１１】図１０に続く製造工程の断面図。
【図１２】図１１に続く製造工程の断面図。
【図１３】図１２に続く製造工程の断面図。
【図１４】図１３に続く製造工程の断面図。
【図１５】（Ａ）〜（Ｃ）はそれぞれこの発明の第３実
施形態における半導体装置の各製造工程の断面図。
施形態における半導体装置の各製造工程の断面図。
【図１６】（Ａ）は従来の半導体装置の一例の一部の平
面図、（Ｂ）はそのＢ−Ｂ線に沿う一部の断面図。
面図、（Ｂ）はそのＢ−Ｂ線に沿う一部の断面図。
【図１７】図１６に示す半導体装置の製造に際し、当初
用意したものの一部の断面図。
用意したものの一部の断面図。
【図１８】図１７に続く製造工程の断面図。
【図１９】図１８に続く製造工程の断面図。
【図２０】図１９に続く製造工程の断面図。
２１ シリコン基板 ２２ 素子形成領域 ２３ 接続パッド ２４ 絶縁膜 ２５ 開口部 ２６ 下地金属層 ２７ メッキレジスト層 ３０ 柱状電極 ３２ 保護膜 ３３ 突起電極
Claims (11)
- 【請求項１】 素子形成領域を含む上面全体に絶縁膜が
形成され、前記素子形成領域以外の領域における前記絶
縁膜に形成された開口部を介して接続パッドが露出され
てなる半導体装置において、前記接続パッド上から前記
絶縁膜上にかけて所定の大きさの接続パッド部を有する
金属層が形成され、この金属層の接続パッド部の上面に
上面のサイズが下面のサイズよりも大きい柱状電極が形
成されていることを特徴とする半導体装置。 - 【請求項２】 請求項１記載の発明において、前記柱状
電極を除く前記絶縁膜上に保護膜が設けられ、前記柱状
電極上に突起電極が設けられていることを特徴とする半
導体装置。 - 【請求項３】 請求項２記載の発明において、前記突起
電極は半田ボールからなることを特徴とする半導体装
置。 - 【請求項４】 請求項１〜３のいずれかに記載の発明に
おいて、前記柱状電極は下面から上面に向かうに従って
漸次大きくなっていることを特徴とする半導体装置。 - 【請求項５】 請求項１〜３のいずれかに記載の発明に
おいて、前記柱状電極は小径の下部電極と大径の上部電
極とからなっていることを特徴とする半導体装置。 - 【請求項６】 素子形成領域を含む上面全体に形成され
た絶縁膜及び前記素子形成領域以外の領域における前記
絶縁膜に形成された開口部を介して露出された接続パッ
ドの上面全体に金属層を形成し、前記接続パッドに対応
する部分を除く前記金属層の上面に上面のサイズが下面
のサイズよりも大きい柱状電極を形成し、前記金属層の
不要な部分を除去することにより、前記接続パッド上に
位置する接続部、前記柱状電極下に位置する接続パッド
部及びその間の引き回し線からなる金属層を形成するこ
とを特徴とする半導体装置の製造方法。 - 【請求項７】 素子形成領域を含む上面全体に形成され
た絶縁膜及び前記素子形成領域以外の領域における前記
絶縁膜に形成された開口部を介して露出された接続パッ
ドの上面全体に複数の層からなる金属層を形成し、この
金属層の最上層の不要な部分を除去することにより、前
記接続パッド上に位置する接続部となる部分、前記接続
パッド上を除く箇所に位置する所定の大きさの接続パッ
ド部となる部分及びその間の引き回し線となる部分から
なる最上層部を形成し、この最上層部の接続パッド部と
なる部分の上面に上面のサイズが下面のサイズよりも大
きい柱状電極を形成し、前記金属層の残りの層のうち前
記最上層部下以外の不要な部分を除去することにより、
前記接続パッド上に位置する接続部、前記柱状電極下に
位置する接続パッド部及びその間の引き回し線からなる
金属層を形成することを特徴とする半導体装置の製造方
法。 - 【請求項８】 請求項６または７記載の発明において、
前記金属層を形成した後に、前記柱状電極を除く前記絶
縁膜上に保護膜を形成し、前記柱状電極上に突起電極を
形成することを特徴とする半導体装置の製造方法。 - 【請求項９】 請求項８記載の発明において、前記突起
電極は半田ボールであることを特徴とする半導体装置。 - 【請求項１０】 請求項６〜９のいずれかに記載の発明
において、前記柱状電極を下面から上面に向かうに従っ
て漸次大きくなるように形成することを特徴とする半導
体装置。 - 【請求項１１】 請求項６〜９のいずれかに記載の発明
において、前記柱状電極を小径の下部電極と大径の上部
電極とからなるように形成することを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10177994A JPH11354578A (ja) | 1998-06-11 | 1998-06-11 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10177994A JPH11354578A (ja) | 1998-06-11 | 1998-06-11 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11354578A true JPH11354578A (ja) | 1999-12-24 |
Family
ID=16040691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10177994A Pending JPH11354578A (ja) | 1998-06-11 | 1998-06-11 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11354578A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1239514A3 (en) * | 2001-03-05 | 2003-06-18 | Megic Corporation | Low fabrication cost, fine pitch and high reliability solder bump |
| JP2007305694A (ja) * | 2006-05-09 | 2007-11-22 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2007318182A (ja) * | 2007-09-03 | 2007-12-06 | Rohm Co Ltd | 半導体装置 |
| JP2008060298A (ja) * | 2006-08-31 | 2008-03-13 | Casio Comput Co Ltd | 半導体構成体およびその製造方法並びに半導体装置およびその製造方法 |
| US7456089B2 (en) | 2004-05-12 | 2008-11-25 | Fujitsu Limited | Semiconductor device and method of manufacturing the semiconductor device |
| US7830011B2 (en) | 2004-03-15 | 2010-11-09 | Yamaha Corporation | Semiconductor element and wafer level chip size package therefor |
-
1998
- 1998-06-11 JP JP10177994A patent/JPH11354578A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1239514A3 (en) * | 2001-03-05 | 2003-06-18 | Megic Corporation | Low fabrication cost, fine pitch and high reliability solder bump |
| US6818545B2 (en) | 2001-03-05 | 2004-11-16 | Megic Corporation | Low fabrication cost, fine pitch and high reliability solder bump |
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