JP2008060298A - 半導体構成体およびその製造方法並びに半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】 半導体構成体2の柱状電極12は、下部柱状電極部12aと該下部柱状電極部12aよりも大径の上部柱状電極部12bとの2段構造となっている。これにより、下部柱状電極部12aを支持する配線11の接続パッド部11b間の間隔を広くすることができ、そこに配置し得る配線11の引き回し線部11cを2本と多くすることができる。また。上部柱状電極部12bの直径を大きくすることができ、その上に設けられた上層絶縁膜15にレーザビームの照射によるレーザ加工により形成される開口部16の直径を大きくすることができる。
【選択図】 図1
Description
また、この発明は、半導体構成体上に設けられる上層絶縁膜の半導体構成体の柱状電極の上面中央部に対応する部分に形成される開口部の直径を大きくすることができる半導体装置およびその製造方法を提供することを目的とする。
図1はこの発明の第1実施形態としての半導体装置の断面図を示す。この半導体装置は、ガラス布基材エポキシ樹脂等からなる平面方形状のベース板1を備えている。ベース板1の上面には、ベース板1のサイズよりもある程度小さいサイズの平面方形状の半導体構成体2の下面がダイボンド材からなる接着層3を介して接着されている。
図17はこの発明の第2実施形態としての半導体装置の断面図を示す。この半導体装置において、図1に示す半導体装置と異なる点は、図17において左側に示すように、下地金属層10を含む配線11の一部を、絶縁膜6および保護膜8の開口部7、9を介して接続パッド5に接続された接続パッド部11bのみとした点である。
2 半導体構成体
3 接着層
4 シリコン基板
5 接続パッド
6 絶縁膜
7 開口部
8 保護膜
9 開口部
10 下地金属層
11 配線
11a 接続部
11b 接続パッド部
11c 引き回し線部
12 柱状電極
12a 下部柱状電極部
12b 上部柱状電極部
13 封止膜
14 絶縁層
15 上層絶縁膜
16 開口部
17 上層下地金属層
18 上層配線
19 オーバーコート膜
20 開口部
21 半田ボール
Claims (16)
- 半導体基板上に設けられた複数の配線の接続パッド部上に柱状電極が設けられた半導体構成体において、前記柱状電極は、前記配線の接続パッドに接続された下部柱状電極部と、該下部柱状電極部上に設けられた該下部柱状電極部よりも大径の上部柱状電極部とからなることを特徴とする半導体構成体。
- 請求項1に記載の発明において、前記上部柱状電極部の高さは前記下部柱状電極部の高さよりも低くなっていることを特徴とする半導体構成体。
- 請求項1に記載の発明において、相隣接する前記配線の接続パッド部間に前記配線の引き回し線部が2本配置されていることを特徴とする半導体構成体。
- 請求項1に記載の発明において、前記配線を含む前記半導体基板上に封止膜が前記柱状電極の周囲を覆うように設けられていることを特徴とする半導体構成体。
- 半導体基板上に複数の配線を形成する工程と、
前記配線の接続パッドに接続された下部柱状電極部を形成する工程と、
前記下部柱状電極部上に該下部柱状電極部よりも大径の上部柱状電極部を形成する工程と、
を含むことを特徴とする半導体構成体の製造方法。 - 請求項5に記載の発明において、前記下部柱状電極部および前記上部柱状電極部を形成する工程は、前記配線を含む前記半導体基板上に下部柱状電極部形成用の開口部を有する下層メッキレジスト膜を形成し、前記下層メッキレジスト膜上に上部柱状電極部形成用の開口部を有する上層メッキレジスト膜を形成し、電解メッキにより、前記両メッキレジスト膜の開口部内に前記下部柱状電極部および前記上部柱状電極部を連続して形成し、前記両メッキレジスト膜を剥離する、工程であることを特徴とする半導体構成体の製造方法。
- 請求項5に記載の発明において、前記上部柱状電極部をその高さが前記下部柱状電極部の高さよりも低くなるように形成することを特徴とする半導体構成体の製造方法。
- 請求項5に記載の発明において、前記配線を含む前記半導体基板上に封止膜を前記柱状電極の周囲を覆うように形成する工程を有することを特徴とする半導体構成体の製造方法。
- ベース板と、前記ベース板上に設けられ、半導体基板、該半導体基板上に設けられた複数の配線、該配線の接続パッドに接続された下部柱状電極部および該下部柱状電極部よりも大径の上部柱状電極部からなる2段構造の柱状電極を有する半導体構成体と、前記半導体構成体の周囲における前記ベース板上に設けられた絶縁層と、前記半導体構成体および前記絶縁層上に設けられ、前記半導体構成体の柱状電極の上部柱状電極部の上面中央部に対応する部分に開口部を有する上層絶縁膜と、前記上層絶縁膜上に該上層絶縁膜の開口部を介して前記半導体構成体の柱状電極の上部柱状電極部の上面に接続されて設けられた上層配線とを具備することを特徴とする半導体装置。
- 請求項9に記載の発明において、前記半導体構成体において、前記上部柱状電極部の高さは前記下部柱状電極部の高さよりも低くなっていることを特徴とする半導体装置。
- 請求項9に記載の発明において、前記半導体構成体は、前記配線を含む前記半導体基板上に前記柱状電極の周囲を覆うように設けられた封止膜を有することを特徴とする半導体装置。
- ベース板上に、各々が、半導体基板、該半導体基板上に設けられた複数の配線、該配線の接続パッドに接続された下部柱状電極部および該下部柱状電極部よりも大径の上部柱状電極部からなる2段構造の柱状電極を有する複数の半導体構成体を相互に離間させて配置する工程と、
前記半導体構成体の周囲における前記ベース板上に絶縁層を形成し、且つ、前記半導体構成体および前記絶縁層上に上層絶縁膜を形成する工程と、
前記半導体構成体の柱状電極の上部柱状電極部の上面中央部に対応する部分における前記上層絶縁膜に開口部を形成する工程と、
前記上層絶縁膜上に上層配線を前記上層絶縁膜の開口部を介して前記半導体構成体の柱状電極の上部柱状電極部の上面に接続させて形成する工程と、
前記半導体構成体間における前記上層絶縁膜、前記絶縁層および前記ベース板を切断して半導体装置を複数個得る工程と、
を含むことを特徴とする半導体装置の製造方法。 - 請求項12に記載の発明において、前記上層絶縁膜への前記開口部の形成はレーザビームの照射によるレーザ加工によって行なうことを特徴とする半導体装置の製造方法。
- 請求項12に記載の発明において、前記半導体構成体は、前記配線を含む前記半導体基板上に前記柱状電極の周囲を覆うように設けられた封止膜を有することを特徴とする半導体装置の製造方法。
- 請求項12に記載の発明において、前記上層配線の接続パッドを除く部分を覆うオーバーコート膜を形成する工程を有することを特徴とする半導体装置の製造方法。
- 請求項15に記載の発明において、前記上層配線の接続パッド上に半田ボールを形成する工程を有することを特徴とする半導体装置の製造方法。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014187073A (ja) * | 2013-03-21 | 2014-10-02 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
US9105580B2 (en) | 2009-11-13 | 2015-08-11 | Tera Probe, Inc. | Semiconductor device including semiconductor construct installed on base plate, and manufacturing method of the same |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11354578A (ja) * | 1998-06-11 | 1999-12-24 | Casio Comput Co Ltd | 半導体装置及びその製造方法 |
JP2000228420A (ja) * | 1999-02-05 | 2000-08-15 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
JP2004342938A (ja) * | 2003-05-16 | 2004-12-02 | Renesas Technology Corp | 半導体装置 |
JP2005260120A (ja) * | 2004-03-15 | 2005-09-22 | Casio Comput Co Ltd | 半導体装置 |
JP2005353897A (ja) * | 2004-06-11 | 2005-12-22 | Yamaha Corp | 半導体装置 |
-
2006
- 2006-08-31 JP JP2006235011A patent/JP2008060298A/ja active Pending
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11354578A (ja) * | 1998-06-11 | 1999-12-24 | Casio Comput Co Ltd | 半導体装置及びその製造方法 |
JP2000228420A (ja) * | 1999-02-05 | 2000-08-15 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
JP2004342938A (ja) * | 2003-05-16 | 2004-12-02 | Renesas Technology Corp | 半導体装置 |
JP2005260120A (ja) * | 2004-03-15 | 2005-09-22 | Casio Comput Co Ltd | 半導体装置 |
JP2005353897A (ja) * | 2004-06-11 | 2005-12-22 | Yamaha Corp | 半導体装置 |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9105580B2 (en) | 2009-11-13 | 2015-08-11 | Tera Probe, Inc. | Semiconductor device including semiconductor construct installed on base plate, and manufacturing method of the same |
US9343428B2 (en) | 2009-11-13 | 2016-05-17 | Tera Probe, Inc. | Semiconductor device including semiconductor construct installed on base plate, and manufacturing method of the same |
JP2014187073A (ja) * | 2013-03-21 | 2014-10-02 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
US9406628B2 (en) | 2013-03-21 | 2016-08-02 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the same |
US9607956B2 (en) | 2013-03-21 | 2017-03-28 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the same |
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