JP2009182200A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2009182200A
JP2009182200A JP2008020691A JP2008020691A JP2009182200A JP 2009182200 A JP2009182200 A JP 2009182200A JP 2008020691 A JP2008020691 A JP 2008020691A JP 2008020691 A JP2008020691 A JP 2008020691A JP 2009182200 A JP2009182200 A JP 2009182200A
Authority
JP
Japan
Prior art keywords
insulating film
layer
opening
wiring
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2008020691A
Other languages
English (en)
Other versions
JP4636090B2 (ja
Inventor
Hiroyasu Sadabetto
裕康 定別当
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Casio Computer Co Ltd
Original Assignee
Casio Computer Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Casio Computer Co Ltd filed Critical Casio Computer Co Ltd
Priority to JP2008020691A priority Critical patent/JP4636090B2/ja
Priority to KR1020090004927A priority patent/KR101009123B1/ko
Priority to TW098102360A priority patent/TWI390696B/zh
Priority to CN2009100098367A priority patent/CN101499456B/zh
Priority to US12/359,427 priority patent/US7972903B2/en
Publication of JP2009182200A publication Critical patent/JP2009182200A/ja
Application granted granted Critical
Publication of JP4636090B2 publication Critical patent/JP4636090B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19Manufacturing methods of high density interconnect preforms
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568Temporary substrate used as encapsulation process aid
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16135Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19Manufacturing methods of high density interconnect preforms
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241Disposition
    • H01L2224/24151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect not connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the semiconductor or solid-state body being mounted in a cavity or on a protrusion of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73267Layer and HDI connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009Pre-treatment of the connector or the bonding area
    • H01L2224/8203Reshaping, e.g. forming vias
    • H01L2224/82035Reshaping, e.g. forming vias by heating means
    • H01L2224/82039Reshaping, e.g. forming vias by heating means using a laser
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009Pre-treatment of the connector or the bonding area
    • H01L2224/8203Reshaping, e.g. forming vias
    • H01L2224/82047Reshaping, e.g. forming vias by mechanical means, e.g. severing, pressing, stamping
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/921Connecting a surface with connectors of different types
    • H01L2224/9212Sequential connecting processes
    • H01L2224/92142Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92144Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/922Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222Sequential connecting processes
    • H01L2224/92242Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01023Vanadium [V]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01047Silver [Ag]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress
    • H01L2924/3511Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】 CSPと呼ばれる半導体構成体を備えた半導体装置において、微細化を可能とする。
【解決手段】 レーザビームの照射によるレーザ加工により、開口部53を有するマスク金属層52をマスクとして、半導体構成体2の配線10の接続パッド部10aの下面中央部に対応する部分における下層絶縁膜1および接着層3に開口部13を形成する。この場合、レーザビームのビーム径が半導体構成体2の配線10の接続パッド部10aの直径よりも大きくても、下層絶縁膜1および接着層3に形成される開口部13の直径はマスク金属層52の開口部53の直径に応じた大きさとなり、開口部13の直径を可及的に小さくすることが可能となり、半導体構成体2の配線10の接続パッド部10aの直径を可及的に小さくすることが可能となり、半導体構成体2の微細化が可能となる。
【選択図】 図9

Description

この発明は半導体装置およびその製造方法に関する。
従来の半導体装置には、CSP(chip size package)と呼ばれる半導体構成体を該半導体構成体よりも平面サイズの大きいベース板上に設けたものがある(例えば、特許文献1参照)。この場合、半導体構成体の周囲におけるベース板上には絶縁層が設けられている。半導体構成体および絶縁層上には上層絶縁膜が設けられている。上層絶縁膜上には上層配線が半導体構成体の柱状電極に接続されて設けられている。
特開2004−71998号公報
ところで、上記従来の半導体装置の製造方法では、上層絶縁膜上に形成される上層配線を半導体構成体の柱状電極に接続するために、半導体構成体の柱状電極の上面中央部に対応する部分における上層絶縁膜に開口部を形成する必要がある。この場合、上層絶縁膜に開口部をレーザビームの照射によるレーザ加工により形成することが知られている。
一方、レーザビームのビーム径が現状で最小の50μm程度であると、上層絶縁膜に形成される開口部の直径は70μm程度となる。この場合、レーザ加工精度を考慮すると、半導体構成体の柱状電極の直径は100〜120μmとする必要がある。したがって、半導体構成体の微細化に限界があり、柱状電極の本数の増加に対応できないという問題があった。
そこで、この発明は、より一層微細化することができる半導体装置およびその製造方法を提供することを目的とする。
請求項1に記載の発明に係る半導体装置は、半導体基板および該半導体基板下に設けられた複数の外部接続用電極を有する半導体構成体と、前記半導体構成体下およびその周囲に設けられた下層絶縁膜と、前記下層絶縁膜下に設けられた下層配線と、少なくとも前記半導体構成体の周囲における前記下層絶縁膜上に設けられた絶縁層とを備えた半導体装置において、前記下層配線と前記下層絶縁膜との間に、前記半導体構成体の外部接続用電極に対応する部分に開口部を有する金属層が設けられ、前記金属層の開口部に対応する部分における前記下層絶縁膜に開口部が形成され、前記下層配線は前記金属層の開口部および前記下層絶縁膜の開口部を介して前記半導体構成体の外部接続用電極に接続されていることを特徴とするものである。
請求項2に記載の発明に係る半導体装置は、請求項1に記載の発明において、前記半導体構成体の外部接続用電極は配線の接続パッド部であり、前記配線の接続パッド部下面に保護金属層が設けられていることを特徴とするものである。
請求項3に記載の発明に係る半導体装置は、請求項1に記載の発明において、前記半導体構成体は前記下層絶縁膜上に接着層を介して接着されていることを特徴とするものである。
請求項4に記載の発明に係る半導体装置は、請求項3に記載の発明において、前記接着層に前記下層絶縁膜の開口部に連通する開口部が形成され、前記下層配線は、前記金属層の開口部、前記下層絶縁膜の開口部および前記接着層の開口部を介して前記半導体構成体の外部接続用電極に接続されていることを特徴とするものである。
請求項5に記載の発明に係る半導体装置は、請求項1に記載の発明において、前記半導体構成体および前記絶縁層上に上層絶縁膜が設けられ、前記上層絶縁膜上に上層配線が設けられていることを特徴とするものである。
請求項6に記載の発明に係る半導体装置は、請求項5に記載の発明において、前記下層絶縁膜、前記絶縁層および前記上層絶縁膜に設けられた貫通孔内に上下導通部が前記下層配線および前記上層配線に接続されて設けられていることを特徴とするものである。
請求項7に記載の発明に係る半導体装置は、請求項5に記載の発明において、前記絶縁層中に両面配線基板が前記下層配線および前記上層配線に接続されて埋め込まれていることを特徴とするものである。
請求項8に記載の発明に係る半導体装置は、請求項1に記載の発明において、前記下層配線を含む前記下層絶縁膜下に、前記下層配線の接続パッド部に対応する部分に開口部を有する下層オーバーコート膜が設けられていることを特徴とするものである。
請求項9に記載の発明に係る半導体装置は、請求項8に記載の発明において、前記下層オーバーコート膜の開口部内およびその下方に半田ボールが前記下層配線の接続パッド部に接続されて設けられていることを特徴とするものである。
請求項10に記載の発明に係る半導体装置は、請求項1に記載の発明において、前記絶縁層は、前記半導体構成体を含む前記下層絶縁膜の上面に設けられた封止膜であることを特徴とするものである。
請求項11に記載の発明に係る半導体装置の製造方法は、半導体基板および該半導体基板下に設けられた複数の外部接続用電極を有する半導体構成体の下面に下層絶縁膜を形成し、且つ、前記下層絶縁膜下に開口部を有するマスク金属層を形成する工程と、前記マスク金属層をマスクとしてレーザビームを照射することにより、前記半導体構成体の外部接続用電極に対応する部分における前記下層絶縁膜に開口部を形成する工程と、前記下層絶縁膜下に下層配線を前記下層絶縁膜の開口部を介して前記半導体構成体の外部接続用電極に接続させて形成する工程と、を有することを特徴とするものである。
請求項12に記載の発明に係る半導体装置の製造方法は、請求項11に記載の発明において、前記下層絶縁膜下に開口部を有するマスク金属層を形成する工程は、ベース板を準備する工程と、前記ベース板上に、前記開口部を有する前記マスク金属層を形成する工程と、前記下層絶縁膜上に前記半導体構成体を固着する工程と、を含むことを特徴とするものである。
請求項13に記載の発明に係る半導体装置の製造方法は、請求項12に記載の発明において、前記下層絶縁膜に開口部を形成する工程は、前記ベース板を除去して、前記開口部を有する前記マスク金属層を露出する工程を含むことを特徴とするものである。
請求項14に記載の発明に係る半導体装置の製造方法は、請求項11に記載の発明において、前記下層絶縁膜下に開口部を有するマスク金属層を形成する工程は、前記下層絶縁膜とべた状のマスク金属層が固着されたものを準備する工程と、前記べた状のマスク金属層をパターニングして前記開口部を形成する工程と、前記下層絶縁膜上に前記半導体構成体を固着する工程と、を含むことを特徴とするものである。
請求項15に記載の発明に係る半導体装置の製造方法は、請求項13または14に記載の発明において、前記下層絶縁膜上に前記半導体構成体を固着する工程は、前記下層絶縁膜と前記半導体構成体とを接着層で固着する工程を含むことを特徴とするものである。
請求項16に記載の発明に係る半導体装置の製造方法は、請求項15に記載の発明において、レーザビームを照射することにより前記接着層に前記下層絶縁膜の前記開口部に連通する開口部を形成する工程含むことを特徴とするものである。
請求項17に記載の発明に係る半導体装置の製造方法は、請求項16に記載の発明において、前記下層配線を形成する工程は、前記開口部を有する前記マスク金属層を除去し、前記下層絶縁膜の下面に前記下層配線を形成する工程を含むことを特徴とするものである。
請求項18に記載の発明に係る半導体装置の製造方法は、請求項16に記載の発明において、前記下層配線を形成する工程は、前記マスク金属層の下面に前記下層配線を形成し、且つ、前記下層配線以外の領域における前記マスク金属層を除去する工程を含むことを特徴とするものである。
この発明によれば、下層絶縁膜下に設けられた開口部を有する金属層をマスクとしてレーザビームを照射し、半導体構成体の外部接続用電極に対応する部分における下層絶縁膜に開口部を形成することにより、半導体構成体の外部接続用電極をより一層微細化することができる。
(第1実施形態)
図1はこの発明の第1実施形態としての半導体装置の断面図を示す。この半導体装置はエポキシ系樹脂、ポリイミド系樹脂、ガラス布基材エポキシ樹脂等からなる平面方形状の下層絶縁膜1を備えている。下層絶縁膜1の上面中央部には半導体構成体2がエポキシ系樹脂等からなる接着層3を介して搭載されている。
半導体構成体2は平面方形状のシリコン基板(半導体基板)4を備えている。シリコン基板4の下面には所定の機能の集積回路(図示せず)が設けられ、下面周辺部には集積回路に接続された、アルミニウム系金属等からなる複数の接続パッド5が、各辺に卒配列されて設けられている。接続パッド5の中央部を除くシリコン基板4の下面には酸化シリコン等からなる絶縁膜6が設けられ、接続パッド5の中央部は絶縁膜6に設けられた開口部7を介して露出されている。
絶縁膜6の下面にはポリイミド系樹脂等からなる保護膜8が設けられている。絶縁膜6の開口部7に対応する部分における保護膜8には開口部9が設けられている。保護膜8の下面には配線10が設けられている。配線10は、保護膜8の下面に設けられたニッケルからなる下地金属層11と、下地金属層11の下面に設けられた銅からなる上部金属層12との2層構造となっている。配線10の一端部は、絶縁膜6および保護膜8の開口部7、9を介して接続パッド5に接続されている。配線10は、図面では2本のみが図示されているが、実際には、平面方形状のシリコン基板4の各辺に沿って配列された接続パッド5に対応する本数を備え、この後説明する接続パッド部10aとされた各他端部は、保護膜6下において、マトリクス状に配列されている。
そして、半導体構成体2は、その配線10を含む保護膜8の下面がエポキシ系樹脂等からなる接着層3を介して下層絶縁膜1の上面中央部に接着されていることにより、下層絶縁膜1の上面中央部に搭載されている。半導体構成体2の配線10の接続パッド部(外部接続用電極)10aの下面中央部に対応する部分における下層絶縁膜1および接着層3には平面形状が円形の開口部13が設けられている。
下層絶縁膜1の下面には下層配線21が設けられている。下層配線21は、下層絶縁膜1の下面に設けられたニッケルからなる下地金属層22と、下地金属層22の下面に設けられた銅からなる上部金属層23との2層構造となっている。下層配線21の一端部は、下層絶縁膜1および接着層3の開口部13を介して半導体構成体2の配線10の接続パッド部10aに接続されている。
下層配線21および下層絶縁膜1の下面にはソルダーレジスト等からなる下層オーバーコート膜31が設けられている。下層配線2の接続パッド部に対応する部分における下層オーバーコート膜31には開口部32が設けられている。下層オーバーコート膜31の開口部32内およびその下方には半田ボール33が下層配線2の接続パッド部に接続されて設けられている。
半導体構成体2および接着層3の周囲において、下層絶縁膜1の上面には絶縁層34が設けられている。絶縁層34は、エポキシ系樹脂、ポリイミド系樹脂、ガラス布基材エポキシ樹脂等からなっている。半導体構成体2および絶縁層34の上面には、下層絶縁膜1と同一の材料からなる上層絶縁膜35が設けられている。
上層絶縁膜35の上面には上層配線36が設けられている。上層配線36は、上層絶縁膜35の上面に設けられたニッケルからなる下地金属層37と、下地金属層37の上面に設けられた銅からなる上部金属層38との2層構造となっている。上層配線36および上層絶縁膜35の上面にはソルダーレジスト等からなる上層オーバーコート膜39が設けられている。上層配線36の接続パッド部に対応する部分における上層オーバーコート膜39には開口部40が設けられている。
下層配線2と上層配線36とは、下層絶縁膜1、絶縁層34および上層絶縁膜35に設けられた貫通孔41の内壁面に設けられた上下導通部42を介して接続されている。上下導通部42は、貫通孔41の内壁面に設けられたニッケルからなる下地金属層43と、下地金属層43の内面に設けられた銅からなる上部金属層34との2層構造となっている。上下導通部42内にはソルダーレジスト等からなる充填材45が充填されている。
次に、この半導体装置の製造方法の一例について説明する。まず、図2に示すように、銅箔からなるベース板51の上面に無電解ニッケルメッキからなるマスク金属層52が形成されたものを準備する。この場合、この準備したもののサイズは、図1に示す完成された半導体装置を複数個形成することが可能なサイズとなっている。マスク金属層52は、後述するレーザビームを照射してレーザ加工するときに使用するマスクを形成するためのものである。
次に、図3(A)および図3(A)の平面図である図3(B)に示すように、フォトリソグラフィ法により、マスク金属層52の所定の箇所(図1に示す半導体構成体2の配線10の接続パッド部10aの下面中央部に対応する部分)に平面形状が円形の開口部53を形成する。次に、図4に示すように、開口部53内を含むマスク金属層52の上面にエポキシ系樹脂、ポリイミド系樹脂、ガラス布基材エポキシ樹脂等からなる下層絶縁膜1を形成する。
次に、図5に示すように、半導体構成体2を準備する。この半導体構成体2は、ウエハ状態のシリコン基板4下に集積回路(図示せず)、アルミニウム系金属等からなる接続パッド5、酸化シリコン等からなる絶縁膜6、ポリイミド系樹脂等からなる保護膜8および配線10(ニッケルからなる下地金属層11および銅からなる上部金属層12)を形成した後、ダイシングにより個片化することにより得られる。
次に、下層絶縁膜1の上面の半導体構成体搭載領域に、半導体構成体2の配線10を含む保護膜8の下面をエポキシ系樹脂等からなる接着層3を介して接着することにより、半導体構成体2を搭載する。この場合、下層絶縁膜1の上面の半導体構成体搭載領域に、NCP(Non-Conductive Paste)と言われる接着材を印刷法やディスペンサ等を用いて、またはNCF(Non-Conductive Film)と言われる接着シートを予め供給しておき、加熱圧着により半導体構成体2を下層絶縁膜1の上面に固着する。
次に、図6に示すように、接着層3を含む半導体構成体2の周囲における下層絶縁膜1の上面に格子状の絶縁層形成用シート34aをピン等で位置決めしながら配置する。絶縁層形成用シート34aは、例えば、ガラス布等からなる基材にエポキシ系樹脂等からなる熱硬化性樹脂を含浸させ、熱硬化性樹脂を半硬化状態にしてシート状となし、パンチング等により複数の方形状の開口部54を形成したものである。絶縁層形成用シート34aの開口部54のサイズは半導体構成体2のサイズよりもやや大きくなっている。このため、絶縁層形成用シート34aと半導体構成体2との間には隙間55が形成されている。
次に、絶縁層形成用シート34aの上面に、銅箔からなるサブベース板54の下面に上層絶縁膜形成用層35aが形成されたものを配置する。上層絶縁膜形成用層35aは下層絶縁膜1と同一の材料からなり、そのうちのエポキシ系樹脂等からなる熱硬化性樹脂は半硬化状態とされている。
次に、図7に示すように、一対の加熱加圧板57、58を用いて上下から絶縁層形成用シート34aおよび上層絶縁膜形成用層35aを加熱加圧する。この加熱加圧により、絶縁層形成用シート34aおよび上層絶縁膜形成用層35a中の熱硬化性樹脂が流動して図8に示す隙間55に充填され、その後の冷却により固化して、接着層3を含む半導体構成体2の周囲における下層絶縁膜1の上面に絶縁層34が形成され、且つ、半導体構成体2および絶縁層34の上面に上層絶縁膜35が形成される。
ここで、図6に示すように、絶縁層形成用シート34aの下面には下層絶縁膜1およびベース板51が配置され、絶縁層形成用シート34aの上面には下層絶縁膜1と同一の材料からなる上層絶縁膜形成用層35aおよびベース板51と同一の材料からなるサブベース板54が配置されているので、絶縁層形成用シート34aの部分における厚さ方向の材料構成が対称となる。この結果、加熱加圧により、絶縁層形成用シート34aおよび上層絶縁膜形成用層35aが厚さ方向に対称的に硬化収縮し、ひいては全体として反りが発生しにくく、それ以後の工程への搬送やそれ以後の工程での加工精度に支障を来しにくいようにすることができる。
この場合、下層絶縁膜1は、そのうちの熱硬化性樹脂が予め硬化されているため、加熱加圧されてもほとんど変形しない。また、サブベース板54により、上側の加熱加圧板57の下面に上層絶縁膜形成用層35a中の熱硬化性樹脂が不要に付着するのを防止することができる。この結果、上側の加熱加圧板55をそのまま再使用することができる。
次に、ベース板51およびサブベース板54をエッチングにより除去すると、図8に示すように、開口部53内に充填された下層絶縁膜1を含むマスク金属層52の下面が露出され、且つ、上層絶縁膜35の上面が露出される。この状態では、ベース板51およびサブベース板54を除去しても、下層絶縁膜1、絶縁層34および上層絶縁膜35の存在により、強度を十分に確保することができる。このように、本実施形態では、製造工程中に必要とされるベース板51およびサブベース板56をエッチングにより除去するので、完成する半導体装置の厚さを薄くすることができるという効果を有する。
次に、図9に示すように、レーザビームの照射によるレーザ加工により、マスク金属層52の開口部53内の下層絶縁膜1を除去するとともに、半導体構成体2の配線10の接続パッド部10aの下面中央部に対応する部分における下層絶縁膜1および接着層3に開口部13を形成する。また、下層絶縁膜1、絶縁層34および上層絶縁膜35に、メカニカルドリルを用いてあるいはレーザビームの照射によるレーザ加工により、貫通孔41を形成する。
レーザビームを照射して開口部13を形成する場合について説明する。レーザビームを下層絶縁膜1および接着層3に直接照射すると、そのビーム径に応じた径の開口部が形成される。ここで、マスク金属層52の開口部53の直径は、半導体構成体2の配線10の接続パッド部10aの直径よりも小さくなっている。このため、レーザビームのビーム径が半導体構成体2の配線10の接続パッド部10aの直径よりも大きいと、マスク金属層52の開口部53の外部に照射されるレーザビームはマスク金属層52によって遮断されるため、下層絶縁膜1および接着層3に形成される開口部13の直径はマスク金属層52の開口部53の直径に応じた大きさとなる。
すなわち、マスク金属層52は、開口部53を有することにより、レーザビームの照射によるレーザ加工により下層絶縁膜1および接着層3に開口部13を形成するときのマスクとして機能し、下層絶縁膜1および接着層3に金属層52の開口部53にセルフアライメントされ、金属層52の開口部53と同一の径の開口部13が形成される。
この結果、下層絶縁膜1および接着層3に形成すべき開口部13の直径を可及的に小さくすることが可能となり、且つ、マスク金属層52に対する半導体構成体2の配線10の接続パッド部10aの位置合わせが比較的容易となり、ひいては半導体構成体2の配線10の接続パッド部10aの直径を可及的に小さくすることが可能となり、半導体構成体2の微細化が可能となる。
例えば、現状では、レーザビームのビーム径が最小の50μm程度であり、下層絶縁膜1および接着層3に直接照射すると、それらの形成される開口部の直径は70μm程度となる。このため、照射されるレーザビームをすべて受光するには、半導体構成体2の配線10の接続パッド部10aの直径は、レーザ加工精度を考慮すると、現状の方法では、100〜120μmとする必要がある。
これに対し、マスク金属層52をレーザビームのマスクとする本実施形態の方法では、フォトリソグラフィ法により形成されるマスク金属層52の開口部53の直径は20〜50μm、特に20〜30μmとすることが可能であるので、半導体構成体2の配線10の接続パッド部10aの直径は50〜80μm、特に50〜60μmとすることが可能であり、半導体構成体2の微細化が可能となる。
次に、マスク金属層52をエッチングにより除去すると、図10に示すように、下層絶縁膜1の下面が露出される。このように、本実施形態では、製造工程中に必要とされるマスク金属層52をエッチングにより除去するので、完成する半導体装置の厚さを薄くすることができるという効果を有する。
次に、図11に示すように、下層絶縁膜1および接着層3の開口部13を介して露出された半導体構成体2の配線10の接続パッド部10aの下面を含む下層絶縁膜1の下面全体、上層絶縁膜35の上面全体および貫通孔41の内壁面に、ニッケルの無電解メッキにより、下地金属層22、37、43を形成する。次に、下地金属層22、37、43をメッキ電流路とした銅の電解メッキを行なうことにより、下地金属層22、37、43の表面に上部金属層23、38、44を形成する。
次に、上部金属層23、38および下地金属層22、37をフォトリソグラフィ法によりパターニングすると、図12に示すようになる。すなわち、下層絶縁膜1の下面に、下地金属層22および上部金属層23からなる2層構造の下層配線21が形成される。また、上層絶縁膜35の上面に、下地金属層37および上部金属層38からなる2層構造の上層配線36が形成される。さらに、貫通孔41の内壁面に、下地金属層43および上部金属層44からなる2層構造の上下導通部42が形成される。なお、下層配線21、上層配線36および上下導通部42は、下地金属層22、37上に上部金属層形成領域が除去されたメッキレジスト膜を形成した後、電解メッキにより上部金属層23、28、44を形成するパターンメッキ法により形成してもよい。
次に、図13に示すように、下層配線21を含む下層絶縁膜1の下面に、スクリーン印刷法、スピンコート法等により、ソルダーレジスト等からなる下層オーバーコート膜31を形成する。また、上層配線36を含む上層絶縁膜35の上面に、スクリーン印刷法、スピンコート法等により、ソルダーレジスト等からなる上層オーバーコート膜39を形成する。この状態では、上下導通部42内にソルダーレジスト等からなる充填材45が充填されている。
次に、下層配線2の接続パッド部に対応する部分における下層オーバーコート膜31に、レーザビームの照射によるレーザ加工により、開口部32を形成する。また、上層配線36の接続パッド部に対応する部分における上層オーバーコート膜39に、レーザビームの照射によるレーザ加工により、開口部40を形成する。
次に、下層オーバーコート膜31の開口部32内およびその下方に半田ボール33を下層配線2の接続パッド部に接続させて形成する。次に、互いに隣接する半導体構成体2間において、下層オーバーコート膜31、下層絶縁膜1、絶縁層34、上層絶縁膜35および上層オーバーコート膜39を切断すると、図1に示す半導体装置が複数個得られる。
(第2実施形態)
図14はこの発明の第2実施形態としての半導体装置の断面図を示す。この半導体装置において、図1に示す半導体装置と異なる点は、下層配線21と下層絶縁膜21との間に銅からなる下部金属層61を設け、上層配線36と上層絶縁膜35との間に銅からなる下部金属層62を設け、半導体構成体2のシリコン基板4の上面をエポキシ系樹脂等からなる接着層63を介して上層絶縁膜35の下面に接着した点である。この場合、下層配線21の一端部は、下部金属層61の開口部64と下層絶縁膜21および接着層3の開口部13とを介して半導体構成体2の配線10の接続パッド部10aに接続されている。
次に、この半導体装置の製造方法の一例について説明する。まず、図15に示すように、エポキシ系樹脂、ポリイミド系樹脂、ガラス布基材エポキシ樹脂等のシートからなる下層絶縁膜1の下面に銅箔からなるべた状のマスク金属層65が固着されたものを準備する。この場合も、この準備したもののサイズは、図14に示す完成された半導体装置を複数個形成することが可能なサイズとなっている。
次に、図16に示すように、フォトリソグラフィ法により、マスク金属層65の所定の箇所(図14に示す半導体構成体2の配線10の接続パッド部10aの下面中央部に対応する部分)に平面形状が円形の開口部64を形成する。
次に、図17に示すように、下層絶縁膜1の上面の半導体構成体搭載領域に、半導体構成体2の配線10を含む保護膜8の下面をエポキシ系樹脂等からなる接着層3を介して接着することにより、半導体構成体2を搭載する。この場合も、NCPと言われる接着材またはNCFと言われる接着シートを、下層絶縁膜1の上面の半導体構成体搭載領域に予め供給しておき、加熱圧着により半導体構成体2を下層絶縁膜1の上面に固着する。
次に、図18に示すように、接着層3を含む半導体構成体2の周囲における下層絶縁膜1の上面に格子状の絶縁層形成用シート34aをピン等で位置決めしながら配置する。次に、半導体構成体2のシリコン基板4の上面に、ディスペンサー等を用いて、シリコンカップリング剤を含むエポキシ系樹脂等からなる液状の接着材62aを塗布する。次に、絶縁層形成用シート34aの上面に、銅箔からなるサブベース板56の下面に上層絶縁膜35が形成されたものを配置する。この場合、上層絶縁膜35中のエポキシ系樹脂等からなる熱硬化性樹脂は既に硬化されている。
次に、図19に示すように、一対の加熱加圧板57、58を用いて上下から加熱加圧すると、接着層3を含む半導体構成体2の周囲における下層絶縁膜1の上面に絶縁層34が形成され、上層絶縁膜35の下面に半導体構成体2のシリコン基板4の上面が接着層62を介して接着され、絶縁層34の上面に上層絶縁膜35の下面が固着される。
次に、図20に示すように、レーザビームの照射によるレーザ加工により、開口部64を有するマスク金属層65をマスクとして、半導体構成体2の配線10の接続パッド部10aの下面中央部に対応する部分における下層絶縁膜1および接着層3に開口部13を形成する。また、マスク金属層65、下層絶縁膜1、絶縁層34、上層絶縁膜35およびサブベース板57の所定の箇所に、メカニカルドリルを用いてあるいはレーザビームの照射によるレーザ加工により、貫通孔41を形成する。
次に、図21に示すように、マスク金属層65の開口部64と下層絶縁膜1および接着層3の開口部13とを介して露出された半導体構成体2の配線10の接続パッド部10aの下面を含むマスク金属層65の下面全体、サブベース板57の上面全体および貫通孔41の内壁面に、ニッケルの無電解メッキにより、下地金属層22、37、43を形成する。次に、下地金属層22、37、43をメッキ電流路とした銅の電解メッキを行なうことにより、下地金属層22、37、43の表面に上部金属層23、38、44を形成する。
次に、フォトリソグラフィ法により、上部金属層23、下地金属層22およびマスク金属層65をパターニングし、且つ、上部金属層38、下地金属層37およびサブベース板57をパターニングすると、図22に示すようになる。すなわち、下層絶縁膜1の下面に、下部金属層61を有する下地金属層22および上部金属層23からなる2層構造の下層配線21が形成される。また、上層絶縁膜35の上面に、下部金属層62を有する下地金属層37および上部金属層38からなる2層構造の上層配線36が形成される。さらに、貫通孔41の内壁面に、下地金属層43および上部金属層34からなる2層構造の上下導通部42が形成される。以下、上記第1実施形態の場合と同様の工程を経ると、図13に示す半導体装置が複数個得られる。
(第3実施形態)
図23はこの発明の第3実施形態としての半導体装置の断面図を示す。この半導体装置において、図1に示す半導体装置と大きく異なる点は、ビルドアップ工法により、下層配線および上層配線を共に2層配線構造とした点である。すなわち、第1の下層配線2Aおよび下層配線21を含む第1の下層絶縁膜1Aの下面には、第1の下層絶縁膜1Aと同一の材料からなる第2の下層絶縁膜1Bが設けられている。
第2の下層絶縁膜1Bの下面に設けられた第2の下層配線21Bの一端部は、第2の下層絶縁膜1Bに設けられた開口部71を介して第1の下層配線2Aの接続パッド部に接続されている。第2の下層配線2Bを含む第2の下層絶縁膜1Bの下面には下層オーバーコート膜31が設けられている。下層オーバーコート膜31の開口部32内およびその下方には半田ボール33が第2の下層配線2Bの接続パッド部に接続されて設けられている。
第1の上層配線36Aを含む第1の上層絶縁膜35Aの上面には、第1の上層絶縁膜35Aと同一の材料からなる第2の上層絶縁膜35Bが設けられている。第2の上層絶縁膜35Bの上面に設けられた第2の上層配線36Bの一端部は、第2の上層絶縁膜35Bに設けられた開口部72を介して第1の上層配線36Aの接続パッド部に接続されている。第2の上層配線36Bを含む第2の上層絶縁膜35Bの上面には上層オーバーコート膜39が設けられている。第2の上層配線36Bの接続パッド部に対応する部分における上層オーバーコート膜39には開口部40が設けられている。なお、下層配線および上層配線は共に3層以上の配線構造としてもよい。
(第4実施形態)
図24はこの発明の第4実施形態としての半導体装置の断面図を示す。この半導体装置において、図1に示す半導体装置と大きく異なる点は、上下導通部42を備えておらず、その代わりに、接着層3を含む半導体構成体2の周囲における絶縁層34中に方形枠状で両面配線構造の回路基板81を埋め込んで配置した点である。
この場合、回路基板81は、ガラス布基材エポキシ樹脂等からなる方形枠状の基板82を備えている。基板82の下面には銅箔からなる下層配線83が設けられ、上面には銅箔からなる上層配線84が設けられている。下層配線83と上層配線84とは、基板82の内部に設けられた導電性ペースト等からなる上下導通部85を介して接続されている。
下層配線2は、下層絶縁膜1および絶縁層34に設けられた開口部86を介して回路基板81の下層配線83の接続パッド部に接続されている。上層配線36は、上層絶縁膜35および絶縁層34に設けられた開口部87を介して回路基板81の上層配線84の接続パッド部に接続されている。
次に、この半導体装置の製造方法の一例について説明する。この場合、図6に示すような工程において、図25に示すように、接着層3を含む半導体構成体2の周囲における下層絶縁膜1の上面に格子状の絶縁層形成用シート34a、格子状の回路基板81および格子状の絶縁層形成用シート34aをピン等で位置決めしながら配置する。次に、上側の絶縁層形成用シート34aの上面に、サブベース板54の下面に上層絶縁膜形成用層35aが形成されたものを配置する。この場合、半導体構成体2の配線10の接続パッド部10aの下面中央部および回路基板81の下層配線83の接続パッド部の下面中央部に対応する部分におけるマスク金属層52には開口部53a、53bが形成されている。
次に、図26に示すように、一対の加熱加圧板57、58を用いて上下から加熱加圧すると、接着層3を含む半導体構成体2の周囲における下層絶縁膜1の上面に絶縁層34が形成され、且つ、絶縁層34中に回路基板81が埋め込まれ、半導体構成体8および絶縁層34の上面に上層絶縁膜35が形成される。次に、ベース板52およびサブベース板54をエッチングにより除去すると、図27に示すように、マスク金属層52の開口部53a、53b内に充填された下層絶縁膜1を含むマスク金属層52の下面が露出され、且つ、上層絶縁膜35の上面が露出される。
次に、図28に示すように、レーザビームの照射によるレーザ加工により、開口部53a、53bを有するマスク金属層52をマスクとして、半導体構成体2の配線10の接続パッド部10aの下面中央部に対応する部分における下層絶縁膜1および接着層3に開口部13を形成し、且つ、回路基板81の下層配線83の接続パッド部の下面中央部に対応する部分における下層絶縁膜1および絶縁層34に開口部86を形成する。この場合、開口部86の直径は開口部13の直径と同じとなる。
また、レーザビームの照射によるレーザ加工により、回路基板81の上層配線84の接続パッド部に対応する部分における上層絶縁膜35および絶縁層34に開口部87を形成する。この場合、開口部87の直径は開口部13の直径よりも大きくなる。以下、上記第1実施形態の場合と同様の工程を経ると、図24に示す半導体装置が複数個得られる。
このようにして得られた半導体装置では、図24に示す半導体装置と比較して、下層配線および上層配線を2層構造としても、下層絶縁膜および上層絶縁膜が1層であるので、その分、薄型化することができる。また、上下導通部42を備えていないので、メカニカルドリルによる貫通孔41の形成を行なう必要はない。
(第5実施形態)
図29はこの発明の第5実施形態としての半導体装置の断面図を示す。この半導体装置において、図1に示す半導体装置と異なる点は、半導体構成体2の配線10を含む保護膜8の下面にポリイミド系樹脂、エポキシ系樹脂等の絶縁材からなる静電気防止用保護膜91を設けた点である。
したがって、この場合、半導体構成体2の静電気防止用保護膜91の下面は接着層3を介して下層絶縁膜1の上面中央部に接着されている。下層配線21は、下層絶縁膜1、接着層3および静電気防止用保護膜91の開口部13を介して半導体構成体2の配線10の接続パッド部10aに接続されている。
ところで、半導体構成体2を下層絶縁膜1上に搭載する前においては、静電気防止用保護膜91には開口部13は形成されていない。そして、開口部13を有しない静電気防止用保護膜91は、それ自体がウエハ状態のシリコン基板4下に形成された時点から半導体構成体2が下層絶縁膜1上に搭載される時点までにおいて、シリコン基板4下に形成された集積回路を静電気から保護するものである。
(第6実施形態)
図30はこの発明の第6実施形態としての半導体装置の断面図を示す。この半導体装置において、図1に示す半導体装置と異なる点は、半導体構成体2の配線10の接続パッド部10a下面に電解銅メッキからなる保護金属層92を設けた点である。この場合、保護金属層92は、レーザビームが照射されるときに、配線10の接続パッド部10aを保護するためのものである。すなわち、配線10を5〜10μmの厚さに形成し、レーザビームによりエッチングされる量を見込んで、この配線10の接続パッド部10a上にのみ、保護金属層92を数μmの厚さに形成しておくと半導体構成体2の薄型化を図ることができる。
(第7実施形態)
図31はこの発明の第7実施形態としての半導体装置の断面図を示す。この半導体装置において、図1に示す半導体装置と異なる点は、半導体構成体2の配線10の接続パッド部10a下面中央部に電解銅メッキからなる柱状電極(外部接続用電極)93を設け、配線10を含む保護膜8の下面にエポキシ系樹脂等からなる封止膜94をその下面が柱状電極93の下面と面一となるように設けた点である。この場合、柱状電極93を含む封止膜94の下面は接着層3を介して下層絶縁膜1の上面中央部に接着されている。下層配線21は、下層絶縁膜1および接着層3の開口部13を介して半導体構成体2の柱状電極93に接続されている。
(第8実施形態)
図32はこの発明の第8実施形態としての半導体装置の断面図を示す。この半導体装置において、図1に示す半導体装置と異なる点は、半導体構成体2および下層絶縁膜1の上面にエポキシ系樹脂等からなる封止膜(絶縁層)95のみを設けた点である。この場合、封止膜95はトランスファモールド法等のモールド法により形成される。
なお、上記各実施形態において、マスク金属層に形成する開口部は平面形状が円形とされるものであったが、本発明はこれに限定されるものではなく、平面形状が、例えば、多角形状のものとか、任意の形状とすることができるものである。また、下層絶縁膜にレーザビームを照射して開口部を形成する際、マスク金属層は、開口部を有するべた状のものである場合で説明したが、下層絶縁膜にレーザビームを照射する前に、パターニングして配線やパッド部を形成しておいてもよい。その他、本発明の趣旨に沿って、種々、変形して適用することが可能である。
この発明の第1実施形態としての半導体装置の断面図。 図1に示す半導体装置の製造方法の一例において、当初準備したものの断面図。 (A)は図2に続く工程の断面図、(B)はその平面図。 図3に続く工程の断面図。 図4に続く工程の断面図。 図5に続く工程の断面図。 図6に続く工程の断面図。 図7に続く工程の断面図。 図8に続く工程の断面図。 図9に続く工程の断面図。 図10に続く工程の断面図。 図11に続く工程の断面図。 図12に続く工程の断面図。 この発明の第2実施形態としての半導体装置の断面図。 図14に示す半導体装置の製造方法の一例において、当初準備したものの断面図。 図15に続く工程の断面図。 図16に続く工程の断面図。 図17に続く工程の断面図。 図18に続く工程の断面図。 図19に続く工程の断面図。 図20に続く工程の断面図。 図21に続く工程の断面図。 この発明の第3実施形態としての半導体装置の断面図。 この発明の第4実施形態としての半導体装置の断面図。 図24に示す半導体装置の製造方法の一例において、所定の工程の断面図。 図25に続く工程の断面図。 図26に続く工程の断面図。 図27に続く工程の断面図。 この発明の第5実施形態としての半導体装置の断面図。 この発明の第6実施形態としての半導体装置の断面図。 この発明の第7実施形態としての半導体装置の断面図。 この発明の第8実施形態としての半導体装置の断面図。
符号の説明
1 下層絶縁膜
2 半導体構成体
3 接着層
4 シリコン基板
5 接続パッド
6 絶縁膜
8 保護膜
10 配線
21 下層配線
31 下層オーバーコート膜
33 半田ボール
34 絶縁層
35 上層絶縁膜
36 上層配線
39 上層オーバーコート膜
41 貫通孔
42 上下導通部
51 ベース板
52 マスク金属層
53 開口部
56 サブベース板

Claims (18)

  1. 半導体基板および該半導体基板下に設けられた複数の外部接続用電極を有する半導体構成体と、前記半導体構成体下およびその周囲に設けられた下層絶縁膜と、前記下層絶縁膜下に設けられた下層配線と、少なくとも前記半導体構成体の周囲における前記下層絶縁膜上に設けられた絶縁層とを備えた半導体装置において、前記下層配線と前記下層絶縁膜との間に、前記半導体構成体の外部接続用電極に対応する部分に開口部を有する金属層が設けられ、前記金属層の開口部に対応する部分における前記下層絶縁膜に開口部が形成され、前記下層配線は前記金属層の開口部および前記下層絶縁膜の開口部を介して前記半導体構成体の外部接続用電極に接続されていることを特徴とする半導体装置。
  2. 請求項1に記載の発明において、前記半導体構成体の外部接続用電極は配線の接続パッド部であり、前記配線の接続パッド部下面に保護金属層が設けられていることを特徴とする半導体装置。
  3. 請求項1に記載の発明において、前記半導体構成体は前記下層絶縁膜上に接着層を介して接着されていることを特徴とする半導体装置。
  4. 請求項3に記載の発明において、前記接着層に前記下層絶縁膜の開口部に連通する開口部が形成され、前記下層配線は、前記金属層の開口部、前記下層絶縁膜の開口部および前記接着層の開口部を介して前記半導体構成体の外部接続用電極に接続されていることを特徴とする半導体装置。
  5. 請求項1に記載の発明において、前記半導体構成体および前記絶縁層上に上層絶縁膜が設けられ、前記上層絶縁膜上に上層配線が設けられていることを特徴とする半導体装置。
  6. 請求項5に記載の発明において、前記下層絶縁膜、前記絶縁層および前記上層絶縁膜に設けられた貫通孔内に上下導通部が前記下層配線および前記上層配線に接続されて設けられていることを特徴とする半導体装置。
  7. 請求項5に記載の発明において、前記絶縁層中に両面配線基板が前記下層配線および前記上層配線に接続されて埋め込まれていることを特徴とする半導体装置。
  8. 請求項1に記載の発明において、前記下層配線を含む前記下層絶縁膜下に、前記下層配線の接続パッド部に対応する部分に開口部を有する下層オーバーコート膜が設けられていることを特徴とする半導体装置。
  9. 請求項8に記載の発明において、前記下層オーバーコート膜の開口部内およびその下方に半田ボールが前記下層配線の接続パッド部に接続されて設けられていることを特徴とする半導体装置。
  10. 請求項1に記載の発明において、前記絶縁層は、前記半導体構成体を含む前記下層絶縁膜の上面に設けられた封止膜であることを特徴とする半導体装置。
  11. 半導体基板および該半導体基板下に設けられた複数の外部接続用電極を有する半導体構成体の下面に下層絶縁膜を形成し、且つ、前記下層絶縁膜下に開口部を有するマスク金属層を形成する工程と、
    前記マスク金属層をマスクとしてレーザビームを照射することにより、前記半導体構成体の外部接続用電極に対応する部分における前記下層絶縁膜に開口部を形成する工程と、
    前記下層絶縁膜下に下層配線を前記下層絶縁膜の開口部を介して前記半導体構成体の外部接続用電極に接続させて形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
  12. 請求項11に記載の発明において、前記下層絶縁膜下に開口部を有するマスク金属層を形成する工程は、ベース板を準備する工程と、前記ベース板上に、前記開口部を有する前記マスク金属層を形成する工程と、前記下層絶縁膜上に前記半導体構成体を固着する工程と、を含むことを特徴とする半導体装置の製造方法。
  13. 請求項12に記載の発明において、前記下層絶縁膜に開口部を形成する工程は、前記ベース板を除去して、前記開口部を有する前記マスク金属層を露出する工程を含むことを特徴とする半導体装置の製造方法。
  14. 請求項11に記載の発明において、前記下層絶縁膜下に開口部を有するマスク金属層を形成する工程は、前記下層絶縁膜とべた状のマスク金属層が固着されたものを準備する工程と、前記べた状のマスク金属層をパターニングして前記開口部を形成する工程と、前記下層絶縁膜上に前記半導体構成体を固着する工程と、を含むことを特徴とする半導体装置の製造方法。
  15. 請求項13または14に記載の発明において、前記下層絶縁膜上に前記半導体構成体を固着する工程は、前記下層絶縁膜と前記半導体構成体とを接着層で固着する工程を含むことを特徴とする半導体装置の製造方法。
  16. 請求項15に記載の発明において、レーザビームを照射することにより前記接着層に前記下層絶縁膜の前記開口部に連通する開口部を形成する工程含むことを特徴とする半導体装置の製造方法。
  17. 請求項16に記載の発明において、前記下層配線を形成する工程は、前記開口部を有する前記マスク金属層を除去し、前記下層絶縁膜の下面に前記下層配線を形成する工程を含むことを特徴とする半導体装置の製造方法。
  18. 請求項16に記載の発明において、前記下層配線を形成する工程は、前記マスク金属層の下面に前記下層配線を形成し、且つ、前記下層配線以外の領域における前記マスク金属層を除去する工程を含むことを特徴とする半導体装置の製造方法。
JP2008020691A 2008-01-31 2008-01-31 半導体装置およびその製造方法 Expired - Fee Related JP4636090B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2008020691A JP4636090B2 (ja) 2008-01-31 2008-01-31 半導体装置およびその製造方法
KR1020090004927A KR101009123B1 (ko) 2008-01-31 2009-01-21 반도체 장치의 제조방법
TW098102360A TWI390696B (zh) 2008-01-31 2009-01-22 半導體裝置及其製造方法
CN2009100098367A CN101499456B (zh) 2008-01-31 2009-01-24 半导体器件及其制造方法
US12/359,427 US7972903B2 (en) 2008-01-31 2009-01-26 Semiconductor device having wiring line and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008020691A JP4636090B2 (ja) 2008-01-31 2008-01-31 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2009182200A true JP2009182200A (ja) 2009-08-13
JP4636090B2 JP4636090B2 (ja) 2011-02-23

Family

ID=40930841

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008020691A Expired - Fee Related JP4636090B2 (ja) 2008-01-31 2008-01-31 半導体装置およびその製造方法

Country Status (5)

Country Link
US (1) US7972903B2 (ja)
JP (1) JP4636090B2 (ja)
KR (1) KR101009123B1 (ja)
CN (1) CN101499456B (ja)
TW (1) TWI390696B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011181830A (ja) * 2010-03-03 2011-09-15 Casio Computer Co Ltd 半導体装置およびその製造方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4840373B2 (ja) * 2008-01-31 2011-12-21 カシオ計算機株式会社 半導体装置およびその製造方法
WO2010104610A2 (en) * 2009-03-13 2010-09-16 Tessera Technologies Hungary Kft. Stacked microelectronic assemblies having vias extending through bond pads
US8987896B2 (en) * 2009-12-16 2015-03-24 Intel Corporation High-density inter-package connections for ultra-thin package-on-package structures, and processes of forming same
JP2012256675A (ja) * 2011-06-08 2012-12-27 Shinko Electric Ind Co Ltd 配線基板、半導体装置及びその製造方法
CN104464583B (zh) * 2014-12-09 2018-05-25 合肥鑫晟光电科技有限公司 一种点灯检测装置以及方法
US10152299B2 (en) 2015-03-06 2018-12-11 Apple Inc. Reducing response latency of intelligent automated assistants
JP6741419B2 (ja) * 2015-12-11 2020-08-19 株式会社アムコー・テクノロジー・ジャパン 半導体パッケージおよびその製造方法
JP6904055B2 (ja) * 2017-05-19 2021-07-14 Tdk株式会社 半導体ic内蔵基板及びその製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001217337A (ja) * 2000-01-31 2001-08-10 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP2003188314A (ja) * 2001-12-20 2003-07-04 Sony Corp 素子内蔵基板の製造方法および素子内蔵基板
JP2004087661A (ja) * 2002-08-26 2004-03-18 Sony Corp チップ状電子部品及びその製造方法、並びにその製造に用いる疑似ウェーハ及びその製造方法、並びに実装構造

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5111278A (en) * 1991-03-27 1992-05-05 Eichelberger Charles W Three-dimensional multichip module systems
US5353498A (en) * 1993-02-08 1994-10-11 General Electric Company Method for fabricating an integrated circuit module
US5527741A (en) * 1994-10-11 1996-06-18 Martin Marietta Corporation Fabrication and structures of circuit modules with flexible interconnect layers
JP3015712B2 (ja) * 1995-06-30 2000-03-06 日東電工株式会社 フィルムキャリアおよびそれを用いてなる半導体装置
US5567657A (en) * 1995-12-04 1996-10-22 General Electric Company Fabrication and structures of two-sided molded circuit modules with flexible interconnect layers
JP2842378B2 (ja) * 1996-05-31 1999-01-06 日本電気株式会社 電子回路基板の高密度実装構造
US6271469B1 (en) * 1999-11-12 2001-08-07 Intel Corporation Direct build-up layer on an encapsulated die package
US6154366A (en) * 1999-11-23 2000-11-28 Intel Corporation Structures and processes for fabricating moisture resistant chip-on-flex packages
TW434664B (en) * 1999-12-29 2001-05-16 Advanced Semiconductor Eng Lead-bond type chip package and method for making the same
US7061084B2 (en) * 2000-02-29 2006-06-13 Advanced Semiconductor Engineering, Inc. Lead-bond type chip package and manufacturing method thereof
JP2003017854A (ja) 2001-06-28 2003-01-17 Kyocera Corp 多層配線基板及びその製造方法
JP3908157B2 (ja) * 2002-01-24 2007-04-25 Necエレクトロニクス株式会社 フリップチップ型半導体装置の製造方法
JP3918681B2 (ja) 2002-08-09 2007-05-23 カシオ計算機株式会社 半導体装置
TWI239581B (en) 2003-01-16 2005-09-11 Casio Computer Co Ltd Semiconductor device and method of manufacturing the same
KR100682650B1 (ko) * 2003-01-16 2007-02-15 가시오게산키 가부시키가이샤 반도체 장치 및 그 제조방법
JP2004311768A (ja) * 2003-04-08 2004-11-04 Shinko Electric Ind Co Ltd 基板の製造方法及び半導体装置用基板及び半導体装置
WO2004109771A2 (en) 2003-06-03 2004-12-16 Casio Computer Co., Ltd. Stackable semiconductor device and method of manufacturing the same
CN100418211C (zh) 2003-12-25 2008-09-10 卡西欧计算机株式会社 半导体器件及其制造方法
JP4840373B2 (ja) 2008-01-31 2011-12-21 カシオ計算機株式会社 半導体装置およびその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001217337A (ja) * 2000-01-31 2001-08-10 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP2003188314A (ja) * 2001-12-20 2003-07-04 Sony Corp 素子内蔵基板の製造方法および素子内蔵基板
JP2004087661A (ja) * 2002-08-26 2004-03-18 Sony Corp チップ状電子部品及びその製造方法、並びにその製造に用いる疑似ウェーハ及びその製造方法、並びに実装構造

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011181830A (ja) * 2010-03-03 2011-09-15 Casio Computer Co Ltd 半導体装置およびその製造方法

Also Published As

Publication number Publication date
TWI390696B (zh) 2013-03-21
CN101499456B (zh) 2011-05-04
US7972903B2 (en) 2011-07-05
US20090194866A1 (en) 2009-08-06
KR101009123B1 (ko) 2011-01-18
TW200941689A (en) 2009-10-01
CN101499456A (zh) 2009-08-05
KR20090084684A (ko) 2009-08-05
JP4636090B2 (ja) 2011-02-23

Similar Documents

Publication Publication Date Title
JP4840373B2 (ja) 半導体装置およびその製造方法
JP4752825B2 (ja) 半導体装置の製造方法
JP3945483B2 (ja) 半導体装置の製造方法
JP4636090B2 (ja) 半導体装置およびその製造方法
JPWO2007043639A1 (ja) プリント配線基板及びプリント配線基板の製造方法
JP2007180351A (ja) 回路基板、半導体装置及び回路基板の製造方法
JP2009043857A (ja) 半導体装置およびその製造方法
TWI384595B (zh) 半導體裝置及其製造方法
JP2009182202A (ja) 半導体装置の製造方法
JP2009260165A (ja) 半導体装置
JP2011155313A (ja) 半導体装置
JP5042762B2 (ja) 半導体装置
JP2005260120A (ja) 半導体装置
JP2009043858A (ja) 半導体装置およびその製造方法
JP5137320B2 (ja) 半導体装置およびその製造方法
JP2008288481A (ja) 半導体装置およびその製造方法
JP4913372B2 (ja) 半導体装置
JP2010166095A (ja) 半導体装置及び回路基板の製造方法
JP5053003B2 (ja) 半導体装置およびその製造方法
JP5393649B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20091208

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100112

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100312

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100427

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100617

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100727

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100915

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20101026

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20101108

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131203

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131203

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131203

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131203

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees