JP2001217337A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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Abstract

(57)【要約】 【課題】 半導体装置において、パッケージに半導体素
子を実装するに際しコンパクトに構成可能とし、また必
要に応じて半導体素子の３次元的な配置構成及び相互間
の接続を簡便に行えるようにし、高機能化を図ることを
目的とする。 【解決手段】 厚さが５０μｍ程度の薄い半導体チップ
４０をパッケージ２０内に埋設して実装し、パッケージ
２０の両面に外部接続端子３２を設け、或いは、外部接
続端子が接続されるべき配線パターン２９の端子形成部
分をソルダレジスト層３１から露出させ、多層的に積み
重ねることができるように構成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に係り、特に、パッケージに半導体素子（チ
ップ）を実装してなる半導体装置の高機能化を簡便に行
うのに有用な技術に関する。
【０００２】
【従来の技術】パッケージに半導体素子を実装してなる
半導体装置として、種々の形態のものが提案されてい
る。その一例として、１枚の基板に複数個の半導体チッ
プを搭載し、高集積化と共に高機能化を意図した半導体
装置がある。かかる半導体装置の具体的な形態として
は、例えば、基板の両面にそれぞれ半導体チップを搭載
したもの、基板の片面に半導体チップを積み重ねて搭載
したもの、基板の平面内に複数個の半導体チップを搭載
したもの等が知られている。いずれの形態においても、
基板の表面には配線パターンが適宜形成されており、こ
の配線パターンに、各半導体チップの電極パッド（端
子）がワイヤボンディングによって電気的に接続されて
いる。もちろん、各半導体チップと配線パターンとの電
気的接続はワイヤボンディング接続に限らず、フリップ
チップ接続やＴＡＢ接続等も利用できる。
【０００３】
【発明が解決しようとする課題】上述したように従来の
半導体装置では、基板の搭載面内に半導体チップを搭載
しているため、基板が規定の大きさに作られることに鑑
み、搭載する半導体チップの個数が制限されるといった
不利がある。また、半導体チップを積み重ねて搭載する
場合でも、ワイヤボンディング接続のための領域を必要
とする分だけ、下側のチップよりも上側のチップの方を
サイズ的に小さくする必要があり、そのために上側のチ
ップの搭載面積が狭くなり、チップを積み重ねる個数に
も自ずと限界がある。
【０００４】この場合、フリップチップ接続を利用する
と、上述したようなボンディングのための領域を設ける
必要がないため、ワイヤボンディング接続の場合に比べ
てチップの搭載数を増やすことが可能であるが、別の不
都合が生じる。一般的に、フリップチップ実装では、半
導体チップの電極パッドにはんだ等の金属のバンプ（電
極端子）を形成し、このバンプをプリント基板等の実装
基板の対応する電極パッド上に熱的に押し付けて接続す
る。これをチップの積層形態に当てはめると、下側のチ
ップに対し上側のチップがフリップチップ接続されるこ
とになる。この場合、上側のチップの電極端子であるバ
ンプの位置に対応するように下側のチップの上面に電極
パッドを形成する必要があり、また、チップを積み重ね
る際に上側のチップのバンプと下側のチップの電極パッ
ドとの位置合わせを行わなければならず、プロセスが全
体的に複雑化するといった不利がある。
【０００５】このように従来の半導体装置では、単に基
板の搭載面に半導体チップを搭載しているため、搭載す
る半導体チップの個数が限定され、必ずしも十分な高機
能化等を図ることができないといった課題があった。ま
た、半導体チップは基板に外付けされた形態で搭載され
るため、半導体装置全体としての厚みが相対的に厚くな
るといった不利もある。
【０００６】一方、上述した従来形とは別の形態とし
て、更なる高集積化及び高機能化を図るために、基板を
多層化し基板内に半導体チップを内蔵する形式の半導体
装置が考えられている。例えば、複数の配線層を備えた
多層基板の構造を利用すれば、半導体チップを相互に電
気的に接続して基板内で３次元的に配置することは可能
である。
【０００７】しかしながら、基板内に半導体チップを埋
設し、且つ配線層を多層に形成することは必ずしも容易
ではなく、また、昨今のパッケージに対する小型化及び
軽量化の要求を考慮すると、全体の厚さを薄くして半導
体装置をコンパクトに形成しなければならないといった
課題もある。本発明は、上述した従来技術における課題
に鑑み創作されたもので、パッケージに半導体素子を実
装するに際しコンパクトに構成可能とし、また必要に応
じて半導体素子の３次元的な配置構成及び相互間の接続
を簡便に行えるようにし、ひいては高機能化に寄与する
ことができる半導体装置及びその製造方法を提供するこ
とを目的とする。
【０００８】
【課題を解決するための手段】上述した従来技術の課題
を解決するため、本発明の第１の形態によれば、配線パ
ターンが形成された導体層が絶縁層を挟んで両面に形成
されると共に、外部接続端子が接続されるべき前記配線
パターンの端子形成部分が露出するように配線パターン
及び前記絶縁層を覆う保護膜が形成された配線基板と、
該配線基板内に埋設され実装された少なくとも１個の半
導体素子とを備え、該半導体素子の電極端子が、前記配
線基板の一方の面側の導体層に形成された配線パターン
の端子形成部分に電気的に接続されていると共に、前記
配線基板の他方の面側の導体層に形成された配線パター
ンの端子形成部分に電気的に接続されていることを特徴
とする半導体装置が提供される。
【０００９】また、この第１の形態に係る半導体装置の
製造方法が提供される。この製造方法は、第１の絶縁層
の一方の面に配線パターンを含む第１の導体層が形成さ
れてなるベース基板の前記第１の絶縁層の他方の面側に
所要の個数の半導体素子を実装する第１の工程と、前記
半導体素子を覆うようにして第２の絶縁層を形成し、該
第２の絶縁層上に配線パターンを含む第２の導体層を形
成する第２の工程と、前記第２の導体層の特定の位置に
前記半導体素子の電極端子に達するようにビアホールを
形成すると共に、前記半導体素子が埋設されている部分
を避ける位置において上下方向に貫通するようにスルー
ホールを形成する第３の工程と、前記ビアホール及びス
ルーホールの内壁面を含む表面全体に第３の導体層を形
成する第４の工程と、前記半導体素子の電極端子が、前
記ビアホールの内壁面の導体層を介して前記第２の導体
層に電気的に接続されると共に、前記スルーホールの内
壁面の導体層を介して前記第１の導体層に電気的に接続
されるように、前記第３の導体層にパターニングを施し
て配線パターンを形成する第５の工程と、外部接続端子
が接続されるべき前記第３の導体層の配線パターンの端
子形成部分が露出するように配線パターン、前記第１及
び第２の絶縁層を覆って保護膜を形成する第６の工程
と、該第６の工程により得られた構造体を、少なくとも
１個の半導体素子が含まれるように各パッケージに分割
する第７の工程とを含むことを特徴とする。
【００１０】第１の形態に係る半導体装置及びその製造
方法によれば、パッケージとして供される配線基板内に
半導体素子が埋設・実装されているので、半導体装置を
コンパクトに構成することができる。また、配線基板
（パッケージ）の両面において配線パターンの端子形成
部分を保護膜から露出させ、必要に応じて多層的に積み
重ねることができるようにしているので、外部接続端子
を介在して半導体素子の３次元的な配置構成及び相互間
の接続を簡便に行うことができる。これによって、半導
体装置の高機能化を図ることが可能となる。
【００１１】また、本発明の第２の形態によれば、配線
パターンが形成された導体層が絶縁層上に形成されると
共に、外部接続端子が接続されるべき前記配線パターン
の端子形成部分が露出するように配線パターン及び前記
絶縁層を覆う保護膜が形成された配線基板と、該配線基
板内に埋設され実装された少なくとも１個の半導体素子
とを備え、該半導体素子の電極端子が、前記導体層に形
成された配線パターンの端子形成部分に電気的に接続さ
れていることを特徴とする半導体装置が提供される。
【００１２】また、この第２の形態に係る半導体装置の
製造方法が提供される。この製造方法は、ベース基板上
に所要の個数の半導体素子を実装する第１の工程と、前
記半導体素子及びベース基板を覆うようにして絶縁層を
形成する第２の工程と、前記絶縁層の特定の位置に前記
半導体素子の電極端子に達するようにビアホールを形成
する第３の工程と、前記ビアホール内を充填して前記絶
縁層上に導体層を形成し、パターニングを施して配線パ
ターンを形成する第４の工程と、外部接続端子が接続さ
れるべき前記配線パターンの端子形成部分が露出するよ
うに配線パターン及び前記絶縁層を覆って保護膜を形成
する第５の工程と、該第５の工程により得られた構造体
を、少なくとも１個の半導体素子が含まれるように各パ
ッケージに分割する第６の工程とを含むことを特徴とし
ており、さらに、前記第１の工程後に、前記第２〜第４
の工程を必要な配線パターンの層数となるまで繰り返す
工程を含むことを特徴とする。
【００１３】第２の形態に係る半導体装置及びその製造
方法によれば、上述した第１の形態と同様に配線基板内
に半導体素子が埋設・実装されているので、半導体装置
をコンパクトに構成することができる。また、第２〜第
４の工程を適宜繰り返すことで、多層配線構造を容易に
実現することができる。これは、半導体装置の高機能化
に寄与する。
【００１４】
【発明の実施の形態】図１は本発明の第１の実施形態に
係る半導体装置の断面的な構造を模式的に示したもので
ある。本実施形態に係る半導体装置１０は、パッケージ
として供される配線基板２０と、このパッケージ（配線
基板）２０内に埋設・実装された半導体チップ４０とに
よって構成されている。
【００１５】パッケージ（配線基板）２０において、２
１は配線基板のベースとなるベース基板を示し、絶縁層
としての樹脂層２２の一方の面（図示の例では下側）に
導体層としての銅（Ｃｕ）箔２３が形成された構造を有
している。また、２４はベース基板２１の他方の面（樹
脂層２２側）の上に形成された接着剤層、２５は接着剤
層２４の上に半導体チップ４０を覆うようにして形成さ
れた銅箔付き樹脂フィルムを示す。この銅箔付き樹脂フ
ィルム２５は、ベース基板２１と同様に、絶縁膜として
の樹脂フィルム２６の一方の面（図示の例では上側）に
導体層としての銅箔２７が形成された構造を有してい
る。
【００１６】また、ＶＨは銅箔付き樹脂フィルム２５の
特定の位置において半導体チップ４０の電極パッド（端
子）に達するように形成されたビアホール、ＴＨは半導
体チップ４０が埋設・実装されていない部分の銅箔付き
樹脂フィルム２５の特定の位置において基板を上下方向
に貫通するように形成されたスルーホール、２９はビア
ホールＶＨ及びスルーホールＴＨの内壁を含めて銅箔２
３，２７の上に所要形状にパターニングされて形成され
た配線パターン（導体層）を示す。この配線パターン２
９は、パッケージ２０内に埋設・実装された半導体チッ
プ４０の電極パッドが、ビアホールＶＨの内壁面の導体
層２９を介して基板の一方の面側の導体層２９に電気的
に接続されると共に、更にスルーホールＴＨの内壁面の
導体層２９を介して基板の他方の面側の導体層２９にも
電気的に接続されるように、形成されている。
【００１７】また、３０はスルーホールＴＨ内に充填さ
れた樹脂（絶縁体）、３１は配線パターン２９、樹脂層
２２及び樹脂フィルム２６を覆って形成された保護膜と
してのソルダレジスト層、３２は本装置１０の外部接続
端子として機能するはんだバンプを示す。ソルダレジス
ト層３１は、配線パターン２９の端子形成部分（パッド
部）に対応する領域に開口部を有するように、つまり配
線パターン２９の端子形成部分が露出するように、形成
されている。そして、この露出した配線パターン２９の
端子形成部分に、図示のように外部接続端子としてのは
んだバンプ３２が接合されている。
【００１８】一方、半導体チップ４０はパッケージ（配
線基板）２０内に実装するため、厚さが可及的に薄いも
のを使用するのが望ましい。現状の技術では、半導体チ
ップとして５０μｍ〜１００μｍ程度の厚さのものが提
供されており、この程度の厚さの半導体チップであれば
基板内に埋設・実装することは技術的に十分に可能であ
る。本実施形態では、半導体チップ４０として厚さが５
０μｍ程度の薄いものを使用している。
【００１９】本実施形態に係る半導体装置１０は、厚さ
が５０μｍ程度の薄い半導体チップ４０をパッケージ
（配線基板）２０内に埋設・実装すると共に、パッケー
ジ（配線基板）２０の両面に外部接続端子としてのはん
だバンプ３２を設け、必要に応じて多層的に積み重ねる
ことができるようにしたことを特徴としている。なお、
図１の例示でははんだバンプ（外部接続端子）３２を設
けているが、これは必ずしも設ける必要はない。要は、
はんだバンプ等の外部接続端子が接続可能なように配線
パターン２９の一部（端子形成部分）がソルダレジスト
層３１から露出していれば十分である。
【００２０】以下、本実施形態の半導体装置１０を製造
する方法について、その製造工程を順に示す図２及び図
３を参照しながら説明する。先ず最初の工程では（図２
（ａ）参照）、絶縁層としての樹脂層２２の一方の面に
導体層としての銅箔２３が形成されたベース基板２１を
用意し、このベース基板２１の他方の面（樹脂層２２
側）の上に接着剤を塗布し（接着剤層２４）、更にこの
接着剤層２４の上に所要の個数の半導体チップ４０（厚
さが５０μｍ程度の薄いもの）を適宜配置し、実装す
る。半導体チップ４０の実装は、当該チップの電極パッ
ド（端子）が形成されている側と反対側の面が接着剤層
２４に接着されるように行われる。
【００２１】なお、ベース基板２１を構成する樹脂層２
２の材料としては、例えばエポキシ樹脂、ポリイミド樹
脂、フェノール樹脂等の熱硬化性樹脂が用いられる。ベ
ース基板２１の具体的な形態としては、例えば、ポリイ
ミド樹脂フィルムの表面にポリイミド系の熱可塑性接着
剤を塗布し、その上に銅箔を熱プレス接着したものを使
用することができる。
【００２２】次の工程では（図２（ｂ）参照）、接着剤
層２４の上に半導体チップ４０を覆うようにして、絶縁
膜としての樹脂フィルム２６の一方の面に導体層として
の銅箔２７が形成された銅箔付き樹脂フィルム２５を、
その樹脂フィルム２６側を下にして形成する。樹脂フィ
ルム２６の材料としては、上述した樹脂層２２と同様
に、エポキシ樹脂、ポリイミド樹脂等の熱硬化性樹脂が
用いられる。また、銅箔付き樹脂フィルム２５の形態に
ついては、上述したベース基板２１と同様のものを使用
することができる。
【００２３】次の工程では（図２（ｃ）参照）、銅箔付
き樹脂フィルム２５の特定の位置において、各半導体チ
ップ４０の電極パッドに達するようにビアホールＶＨを
形成する。また、半導体チップ４０が埋設・実装されて
いない部分の銅箔付き樹脂フィルム２５の特定の位置に
おいて、基板を上下方向に貫通するようにスルーホール
ＴＨを形成する。ビアホールＶＨの穴明け処理は、先ず
特定の位置に対応する銅箔２７の部分をエッチングによ
り除去する工程と、次に樹脂フィルム２６の対応する部
分をレーザにより除去する工程の２段階からなる。同様
に、スルーホールＴＨの穴明け処理についても、先ず特
定の位置に対応する銅箔２３，２７の部分をエッチング
により除去する工程と、次に樹脂層２２及び樹脂フィル
ム２６と接着剤層２４の対応する部分をレーザにより除
去する工程の２段階からなる。レーザとしては、ＣＯ2
レーザやエキシマレーザ等が用いられる。
【００２４】この後、必要に応じて、穴明け処理により
樹脂片や汚れ等が生じた場合にこれを除去するための処
理（デバリング、デスミア等）を行う。次の工程では
（図２（ｄ）参照）、ビアホールＶＨ及びスルーホール
ＴＨの内壁を含めて銅箔２３，２７の上に、当該銅箔を
めっき給電層としてＣｕの電解めっきを施し、導体層
（Ｃｕ層）２８を形成する。
【００２５】次の工程では（図３（ａ）参照）、導体層
２８にパターニングを施して配線パターン（Ｃｕ層）２
９を形成し、また、スルーホールＴＨ内にエポキシ樹脂
等の熱硬化性樹脂（絶縁体３０）を充填する。導体層２
８のパターニングは、埋設・実装された半導体チップ４
０の電極パッドが、ビアホールＶＨの内壁面の導体層を
介して基板の一方の面側の導体層に電気的に接続される
と共に、更にスルーホールＴＨの内壁面の導体層を介し
て基板の他方の面側の導体層にも電気的に接続されるよ
うに、配線パターン２９の形状に応じたマスク（図示せ
ず）を用いて行われる。この際、銅箔２３，２７の露出
部分も、同じマスクを用いてエッチングにより除去され
る。
【００２６】次の工程では（図３（ｂ）参照）、配線パ
ターン２９、樹脂層２２及び樹脂フィルム２６の上に感
光性のソルダレジストを塗布し、更に配線パターン２９
の端子形成部分（パッド部）の形状に従うように露光及
び現像（ソルダレジストのパターニング）を行い、その
端子形成部分の領域に対応する部分のソルダレジスト層
に開口部を形成する。これによって、配線パターン２９
の端子形成部分が露出し、他の部分の配線パターン２９
がソルダレジスト層３１によって覆われたことになる。
このソルダレジスト層３１は、パッケージ（配線基板）
２０の保護膜として機能する。
【００２７】最後の工程では（図３（ｃ）参照）、パッ
ケージ（配線基板）２０の両面に外部接続端子としての
はんだバンプ３２を形成し、この後、個々の半導体装置
１０に分割する。はんだバンプ３２は、ソルダレジスト
層３１の開口部から露出している配線パターン２９の端
子形成部分にはんだボールをリフローにより接着するこ
とで、形成される。なお、特に図示はしていないが、は
んだボールをソルダレジスト層３１の開口部内に配置す
る前に、はんだの濡れ性を向上させるために、当該開口
部の内壁にＣｕめっき等による導体皮膜を形成するよう
にすると好適である。
【００２８】この後、ダイサー等により、破線で示すよ
うに分割線Ｃ−Ｃ’に沿って各パッケージ毎にそれぞれ
１個の半導体チップ４０が含まれるように分割する。こ
れによって、図１に示す本実施形態の半導体装置１０が
作製されたことになる。以上説明したように、本実施形
態に係る半導体装置１０及びその製造方法によれば、厚
さが５０μｍ程度の薄い半導体チップ４０をパッケージ
（配線基板）２０内に埋設・実装しているので、半導体
装置１０をコンパクトに構成することができる。
【００２９】また、パッケージ（配線基板）２０の両面
に外部接続端子としてのはんだバンプ３２を設け（或い
は、図１には示していないがはんだバンプ等の外部接続
端子が接続可能なように配線パターン２９の端子形成部
分を露出させ）、必要に応じて多層的に積み重ねること
ができるようにしているので、外部接続端子を介在して
半導体チップの３次元的な配置構成及び相互間の接続を
簡便に行うことができる。これは、半導体装置の高機能
化に寄与するものである。
【００３０】さらに、絶縁層上に配線パターンを形成し
て配線基板２０を作製するプロセスの途中に半導体チッ
プ４０の実装工程を組み込んでいるので、従来のように
配線基板を作製した後で当該基板上にチップを実装する
プロセスと比べて、製造工程を簡略化することができ
る。図４は本発明の第２の実施形態に係る半導体装置の
断面的な構造を模式的に示したものである。
【００３１】本実施形態では、上述した第１の実施形態
と同様に、半導体装置５０は、パッケージとして供され
る配線基板６０と、このパッケージ（配線基板）６０内
に埋設・実装された半導体チップ７０とによって構成さ
れている。パッケージ（配線基板）６０において、６１
は配線基板のベースとなるベース基板、６２はベース基
板６１の上に形成された接着剤層、６３は接着剤層６２
の上に半導体チップ７０を覆うようにして形成された絶
縁層としての樹脂層、６４は樹脂層６３の上に所要形状
にパターニングされて形成された配線パターン（導体
層）を示す。この配線パターン６４は、樹脂層６３の特
定の位置において半導体チップ７０の電極パッド（端
子）に達するように形成されたビアホールの内部を充填
するように、形成されている。また、６５は配線パター
ン６４及び樹脂層６３を覆って形成された保護膜として
のソルダレジスト層、６６は本装置５０の外部接続端子
として機能するはんだバンプを示す。ソルダレジスト層
６５は、配線パターン６４の端子形成部分（パッド部）
に対応する領域に開口部を有するように、つまり配線パ
ターン６４の端子形成部分が露出するように、形成され
ている。そして、この露出した配線パターン６４の端子
形成部分に、図示のように外部接続端子としてのはんだ
バンプ６６が接合されている。
【００３２】また、パッケージ（配線基板）６０内に埋
設・実装される半導体チップ７０については、第１の実
施形態と同様に、厚さが５０μｍ程度の薄いものを使用
している。本実施形態に係る半導体装置５０は、厚さが
５０μｍ程度の薄い半導体チップ７０をパッケージ（配
線基板）６０内に埋設・実装すると共に、パッケージ
（配線基板）６０の片面に外部接続端子としてのはんだ
バンプ６６を設けたことを特徴としている。
【００３３】本実施形態についても、第１の実施形態と
同様に、はんだバンプ（外部接続端子）６６は必ずしも
設ける必要はなく、要は、はんだバンプ等の外部接続端
子が接続可能なように配線パターン６４の一部（端子形
成部分）がソルダレジスト層６５から露出していれば十
分である。以下、本実施形態の半導体装置５０を製造す
る方法について、その製造工程を示す図５を参照しなが
ら説明する。
【００３４】先ず最初の工程では（図５（ａ）参照）、
ベース基板６１の上に接着剤を塗布し（接着剤層６
２）、更にこの接着剤層６２の上に所要の個数の半導体
チップ７０（厚さが５０μｍ程度の薄いもの）を適宜配
置し、実装する。半導体チップ７０の実装は、当該チッ
プの電極パッド（端子）が形成されている側と反対側の
面が接着剤層６２に接着されるように行われる。
【００３５】なお、ベース基板６１の材料としては、絶
縁性の材料又は導電性の材料のいずれを用いてもよい。
絶縁性の材料としては、例えばガラス−エポキシ樹脂、
ガラスＢＴ樹脂等が用いられ、導電性の材料としては、
典型的に銅（Ｃｕ）が用いられるが、アルミニウム（Ａ
ｌ）等の他の金属を用いてもよい。次の工程では（図５
（ｂ）参照）、半導体チップ７０を覆うようにして接着
剤層６２の上に絶縁層としての樹脂層６３を形成する。
この樹脂層６３の材料としては、例えばエポキシ樹脂や
ポリイミド樹脂等の熱硬化性樹脂が用いられる。あるい
は、感光性エポキシ樹脂や感光性ポリイミド樹脂等の感
光性樹脂を用いてもよい。
【００３６】次の工程では（図５（ｃ）参照）、樹脂層
６３の特定の位置において各半導体チップ７０の電極パ
ッドに達するように、ＣＯ2 レーザやエキシマレーザ等
による穴明け処理によりビアホールＶＨを形成する（レ
ーザビア・プロセス）。なお、樹脂層６３の材料として
感光性エポキシ樹脂等の感光性樹脂を用いた場合には、
ビアホールＶＨは、通常のフォトリソグラフィ技術を用
いて形成することができる（フォトビア・プロセス）。
この場合、レーザ等を用いてもビアホールＶＨを形成で
きることはもちろんである。
【００３７】この後、第１の実施形態の場合と同様に、
必要に応じてデバリング、デスミア等を行う。次の工程
では（図５（ｄ）参照）、ビアホールＶＨ内を充填して
樹脂層６３の上にパターニングにより配線パターン（導
体層）６４を形成する。この配線パターン（導体層）６
４は、例えば以下のように形成される。先ず、ビアホー
ルＶＨの内部を含めて樹脂層６３の上に、Ｃｕの無電解
めっきにより薄膜状Ｃｕ層を形成する。更に、この薄膜
状Ｃｕ層の上に感光性のレジスト（図示せず）を塗布
し、配線パターンの形状に従うように露光及び現像（レ
ジストのパターニング）を行う。次に、このレジストパ
ターンをめっき用のマスクとし、薄膜状Ｃｕ層をめっき
給電層としてＣｕの電解めっきを施し、厚めの導体層を
形成する。この後、レジストパターンを除去し、薄膜状
Ｃｕ層の露出部分をエッチングにより除去して、図示の
ようにパターニングされた配線パターン（導体層）６４
を形成する。
【００３８】次の工程では（図５（ｅ）参照）、配線パ
ターン６４及び樹脂層６３の上に感光性のソルダレジス
トを塗布し、更に配線パターン６４の端子形成部分の形
状に従うように露光及び現像（ソルダレジストのパター
ニング）を行い、その端子形成部分の領域に対応する部
分のソルダレジスト層に開口部を形成する。これによっ
て、配線パターン６４の端子形成部分が露出し、他の部
分の配線パターン６４がソルダレジスト層６５によって
覆われたことになる。このソルダレジスト層６５は、パ
ッケージ（配線基板）６０の保護膜として機能する。
【００３９】最後の工程では（図５（ｆ）参照）、ベー
ス基板６１と反対側の面に外部接続端子としてのはんだ
バンプ６６を形成し、この後、個々の半導体装置５０に
分割する。はんだバンプ６６は、ソルダレジスト層６５
の開口部から露出している配線パターン６４の端子形成
部分にはんだボールをリフローにより接着することで、
形成される。この際、第１の実施形態と同様に、はんだ
ボールをソルダレジスト層６５の開口部内に配置する前
に、当該開口部の内壁にＣｕめっき等による導体皮膜を
形成するようにすると、はんだの濡れ性を向上させる上
で好適である。
【００４０】この後、ダイサー等により、破線で示すよ
うに分割線Ｃ−Ｃ’に沿って各パッケージ毎にそれぞれ
１個の半導体チップ７０が含まれるように分割する。こ
れによって、図４に示す本実施形態の半導体装置５０が
作製されたことになる。本実施形態についても、第１の
実施形態と同様に、厚さが５０μｍ程度の薄い半導体チ
ップ７０をパッケージ（配線基板）６０内に埋設・実装
しているので、半導体装置５０をコンパクトに構成する
ことができる。また、配線基板６０を作製するプロセス
の途中に半導体チップ７０の実装工程を組み込んでいる
ので、従来のプロセスと比べて製造工程を簡略化するこ
とができる。
【００４１】また、図５（ｂ）〜図５（ｄ）の工程と同
様の工程を適宜繰り返すことで、多層配線構造を容易に
実現することができ、半導体装置の高機能化を図ること
が可能となる。この場合、半導体チップの３次元的な配
置構成及び相互間の接続は、第１の実施形態のように各
パッケージ間で外部接続端子を介在して行われるのでは
なく、単一のパッケージ（配線基板）内で行われること
になる。
【００４２】上述した各実施形態では、図３（ｃ），図
５（ｆ）の工程において個々の半導体装置１０，５０に
分割する前に外部接続端子（はんだバンプ３２，６６）
を設けているが、前述したように、外部接続端子は必ず
しも設ける必要はない。つまり、外部接続端子が接続可
能なように配線パターン２９，６４の端子形成部分が露
出していれば十分である。従って、図３（ｃ），図５
（ｆ）の工程では、単に半導体装置１０，５０の分割処
理のみを行うようにしてもよい。
【００４３】また、上述した各実施形態では半導体装置
の形態としていわゆるチップ・サイズ・パッケージ（Ｃ
ＳＰ）に類似した形態の場合を例にとって説明したが、
半導体装置の形態はこれに限定されないことはもちろん
である。例えば図３（ｃ），図５（ｆ）の工程におい
て、上述した各実施形態では各パッケージ毎にそれぞれ
１個の半導体チップ４０，７０が含まれるように（つま
りＣＳＰの形態で）分割しているが、かかる分割形態に
代えて、各パッケージ毎にそれぞれ２個以上の半導体チ
ップ４０，７０が含まれるように分割してもよい。この
ような分割形態とすることで、半導体装置をマルチ・チ
ップ・モジュール（ＭＣＭ）の形態とすることができ、
半導体装置として更なる高機能化を図ることが可能とな
る。
【００４４】さらに、上述した第１の実施形態では図２
（ｂ）の工程において銅箔付き樹脂フィルム２５を用い
ているが、このような銅箔付き樹脂フィルム２５を用い
る代わりに、絶縁層（樹脂フィルム２６に相当）を形成
した後で薄膜状Ｃｕ層（銅箔２７に相当）を形成する工
程を採用してもよい。この場合、薄膜状Ｃｕ層を形成す
る成膜方法としては、無電解めっき、スパッタリング、
蒸着等を用いることができる。
【００４５】これは、第２の実施形態についても同様で
ある。第２の実施形態では配線パターン６４の形成に際
し（図５（ｄ）参照）、薄膜状Ｃｕ層（めっき給電層）
を形成するための成膜方法として無電解めっきを用いて
いるが、これに代えて、スパッタリングや蒸着等を用い
てもよい。
【００４６】
【発明の効果】以上説明したように本発明によれば、パ
ッケージに半導体素子を実装するに際しコンパクトに構
成することができ、また、必要に応じて半導体素子の３
次元的な配置構成及び相互間の接続を簡便に行うことが
でき、これによって高機能化を図ることが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置の構
造を示す断面図である。
【図２】図１の半導体装置の製造工程を示す断面図であ
る。
【図３】図２の製造工程に続く製造工程を示す断面図で
ある。
【図４】本発明の第２の実施形態に係る半導体装置の構
造を示す断面図である。
【図５】図４の半導体装置の製造工程を示す断面図であ
る。
【符号の説明】
１０，５０…半導体装置 ２０，６０…配線基板（パッケージ） ２１，６１…ベース基板 ２２，６３…樹脂層（絶縁層） ２３，２７…銅箔（導体層） ２４，６２…接着剤層 ２５…銅箔付き樹脂フィルム ２６…樹脂フィルム（絶縁膜） ２８…導体層 ２９，６４…配線パターン（導体層） ３０…樹脂（絶縁体） ３１，６５…ソルダレジスト層（保護膜） ３２，６６…はんだバンプ（外部接続端子） ４０，７０…半導体素子（チップ） ＴＨ…スルーホール ＶＨ…ビアホール

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 配線パターンが形成された導体層が絶縁
    層を挟んで両面に形成されると共に、外部接続端子が接
    続されるべき前記配線パターンの端子形成部分が露出す
    るように配線パターン及び前記絶縁層を覆う保護膜が形
    成された配線基板と、 該配線基板内に埋設され実装された少なくとも１個の半
    導体素子とを備え、 該半導体素子の電極端子が、前記配線基板の一方の面側
    の導体層に形成された配線パターンの端子形成部分に電
    気的に接続されていると共に、前記配線基板の他方の面
    側の導体層に形成された配線パターンの端子形成部分に
    電気的に接続されていることを特徴とする半導体装置。
  2. 【請求項２】 配線パターンが形成された導体層が絶縁
    層上に形成されると共に、外部接続端子が接続されるべ
    き前記配線パターンの端子形成部分が露出するように配
    線パターン及び前記絶縁層を覆う保護膜が形成された配
    線基板と、 該配線基板内に埋設され実装された少なくとも１個の半
    導体素子とを備え、 該半導体素子の電極端子が、前記導体層に形成された配
    線パターンの端子形成部分に電気的に接続されているこ
    とを特徴とする半導体装置。
  3. 【請求項３】 前記半導体素子の厚さが５０μｍ以下で
    あることを特徴とする請求項１又は２に記載の半導体装
    置。
  4. 【請求項４】 第１の絶縁層の一方の面に配線パターン
    を含む第１の導体層が形成されてなるベース基板の前記
    第１の絶縁層の他方の面側に所要の個数の半導体素子を
    実装する第１の工程と、 前記半導体素子を覆うようにして第２の絶縁層を形成
    し、該第２の絶縁層上に配線パターンを含む第２の導体
    層を形成する第２の工程と、 前記第２の導体層の特定の位置に前記半導体素子の電極
    端子に達するようにビアホールを形成すると共に、前記
    半導体素子が埋設されている部分を避ける位置において
    上下方向に貫通するようにスルーホールを形成する第３
    の工程と、 前記ビアホール及びスルーホールの内壁面を含む表面全
    体に第３の導体層を形成する第４の工程と、 前記半導体素子の電極端子が、前記ビアホールの内壁面
    の導体層を介して前記第２の導体層に電気的に接続され
    ると共に、前記スルーホールの内壁面の導体層を介して
    前記第１の導体層に電気的に接続されるように、前記第
    ３の導体層にパターニングを施して配線パターンを形成
    する第５の工程と、 外部接続端子が接続されるべき前記第３の導体層の配線
    パターンの端子形成部分が露出するように配線パター
    ン、前記第１及び第２の絶縁層を覆って保護膜を形成す
    る第６の工程と、 該第６の工程により得られた構造体を、少なくとも１個
    の半導体素子が含まれるように各パッケージに分割する
    第７の工程とを含むことを特徴とする半導体装置の製造
    方法。
  5. 【請求項５】 前記第６の工程後に、前記第３の導体層
    の配線パターンの端子形成部分に金属のバンプからなる
    外部接続端子を形成する工程を含むことを特徴とする請
    求項４に記載の半導体装置の製造方法。
  6. 【請求項６】 ベース基板上に所要の個数の半導体素子
    を実装する第１の工程と、 前記半導体素子及びベース基板を覆うようにして絶縁層
    を形成する第２の工程と、 前記絶縁層の特定の位置に前記半導体素子の電極端子に
    達するようにビアホールを形成する第３の工程と、 前記ビアホール内を充填して前記絶縁層上に導体層を形
    成し、パターニングを施して配線パターンを形成する第
    ４の工程と、 外部接続端子が接続されるべき前記配線パターンの端子
    形成部分が露出するように配線パターン及び前記絶縁層
    を覆って保護膜を形成する第５の工程と、 該第５の工程により得られた構造体を、少なくとも１個
    の半導体素子が含まれるように各パッケージに分割する
    第６の工程とを含むことを特徴とする半導体装置の製造
    方法。
  7. 【請求項７】 前記第１の工程後に、前記第２〜第４の
    工程を必要な配線パターンの層数となるまで繰り返す工
    程を含むことを特徴とする請求項６に記載の半導体装置
    の製造方法。
  8. 【請求項８】 前記第５の工程後に、前記配線パターン
    の端子形成部分に金属のバンプからなる外部接続端子を
    形成する工程を含むことを特徴とする請求項６に記載の
    半導体装置の製造方法。
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Cited By (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003188314A (ja) * 2001-12-20 2003-07-04 Sony Corp 素子内蔵基板の製造方法および素子内蔵基板
JP2005026680A (ja) * 2003-06-30 2005-01-27 Samsung Electronics Co Ltd 積層型ボールグリッドアレイパッケージ及びその製造方法
JP2005142466A (ja) * 2003-11-10 2005-06-02 Casio Comput Co Ltd 半導体装置およびその製造方法
US6905954B2 (en) 2002-08-26 2005-06-14 Infineon Technologies Ag Method for producing a semiconductor device and corresponding semiconductor device
JP2005158999A (ja) * 2003-11-26 2005-06-16 Casio Comput Co Ltd 半導体装置
JP2005159199A (ja) * 2003-11-28 2005-06-16 Casio Comput Co Ltd 半導体装置およびその製造方法
JP2005311240A (ja) * 2004-04-26 2005-11-04 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP2006013205A (ja) * 2004-06-28 2006-01-12 Akita Denshi Systems:Kk 半導体装置及びその製造方法
JP2006019340A (ja) * 2004-06-30 2006-01-19 Tdk Corp 半導体ｉｃ内蔵基板
JP2006049424A (ja) * 2004-08-02 2006-02-16 Shinko Electric Ind Co Ltd 電子部品内蔵基板およびその製造方法
JP2006269594A (ja) * 2005-03-23 2006-10-05 Cmk Corp 半導体装置及びその製造方法
JP2007027472A (ja) * 2005-07-19 2007-02-01 Namics Corp 部品内蔵デバイス及び製造方法
JP2007059950A (ja) * 2006-12-04 2007-03-08 Oki Electric Ind Co Ltd 半導体装置内蔵基板及びその製造方法
JP2007103716A (ja) * 2005-10-05 2007-04-19 Sony Corp 半導体装置及びその製造方法
JP2007103715A (ja) * 2005-10-05 2007-04-19 Sony Corp 半導体装置及びその製造方法
JP2007129148A (ja) * 2005-11-07 2007-05-24 Shinko Electric Ind Co Ltd 電子部品実装構造体の製造方法
KR100731234B1 (ko) * 2004-09-30 2007-06-22 가부시끼가이샤 도시바 반도체 장치의 제조 방법
JP2007298530A (ja) * 2000-08-14 2007-11-15 Toshiba Corp 放射線検出器、放射線検出システム、ｘ線コンピュータトモグラフィ装置
KR100778597B1 (ko) * 2003-06-03 2007-11-22 가시오게산키 가부시키가이샤 적층 반도체 장치와 그 제조방법
JP2008047753A (ja) * 2006-08-18 2008-02-28 Cmk Corp 半導体装置及びその製造方法
US7368813B2 (en) 2003-11-10 2008-05-06 Casio Computer Co., Ltd. Semiconductor device including semiconductor element surrounded by an insulating member and wiring structures on upper and lower surfaces of the semiconductor element and insulating member, and manufacturing method thereof
US7566584B2 (en) 2005-05-23 2009-07-28 Seiko Epson Corporation Electronic substrate manufacturing method, semiconductor device manufacturing method, and electronic equipment manufacturing method
JP2009182201A (ja) * 2008-01-31 2009-08-13 Casio Comput Co Ltd 半導体装置およびその製造方法
JP2009182200A (ja) * 2008-01-31 2009-08-13 Casio Comput Co Ltd 半導体装置およびその製造方法
US7608480B2 (en) 2004-03-31 2009-10-27 Casio Computer Co., Ltd. Method of fabricating a semiconductor device incorporating a semiconductor constructing body and an interconnecting layer which is connected to a ground layer via a vertical conducting portion
JP2010109179A (ja) * 2008-10-30 2010-05-13 Shinko Electric Ind Co Ltd 半導体装置内蔵基板の製造方法
US7723838B2 (en) 2004-01-20 2010-05-25 Shinko Electric Industries Co., Ltd. Package structure having semiconductor device embedded within wiring board
US7791206B2 (en) 2004-01-30 2010-09-07 Shinko Electric Industries Co., Ltd. Semiconductor device and method of manufacturing the same
WO2010129002A1 (en) * 2009-05-04 2010-11-11 R&D Circuits Inc. Method and apparatus for improving power and loss for interconect configurations
KR101096614B1 (ko) 2004-03-29 2011-12-21 신꼬오덴기 고교 가부시키가이샤 전자 부품 실장 구조 및 그 제조 방법
JP2013030593A (ja) * 2011-07-28 2013-02-07 J Devices:Kk 半導体装置、該半導体装置を垂直に積層した半導体モジュール構造及びその製造方法
JP2013115136A (ja) * 2011-11-25 2013-06-10 Ibiden Co Ltd 電子部品内蔵基板及びその製造方法
KR101346913B1 (ko) * 2005-12-19 2014-01-02 티디케이가부시기가이샤 Ｉｃ 내장 기판의 제조 방법
JP2014093430A (ja) * 2012-11-05 2014-05-19 J Devices:Kk 半導体装置、半導体積層モジュール構造、積層モジュール構造、及びこれらの製造方法
JP2014131037A (ja) * 2012-12-31 2014-07-10 Samsung Electro-Mechanics Co Ltd 回路基板及びその製造方法
KR20150004739A (ko) * 2013-07-03 2015-01-13 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 장치 및 그 제조 방법
JP2015233160A (ja) * 2015-09-11 2015-12-24 Tdk株式会社 半導体装置、電子部品内蔵基板、及びこれらの製造方法
US9224684B2 (en) 2013-01-31 2015-12-29 Shinko Electric Industries Co., Ltd. Wiring board and method of manufacturing wiring board
JP2016122727A (ja) * 2014-12-25 2016-07-07 株式会社ジェイデバイス 半導体装置及びその製造方法
US10249859B2 (en) 2014-04-16 2019-04-02 Shinko Electric Industries Co., Ltd. Battery built-in board and method for manufacturing the same

Families Citing this family (134)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IL123207A0 (en) 1998-02-06 1998-09-24 Shellcase Ltd Integrated circuit device
US20020020898A1 (en) * 2000-08-16 2002-02-21 Vu Quat T. Microelectronic substrates with integrated devices
US20020070443A1 (en) * 2000-12-08 2002-06-13 Xiao-Chun Mu Microelectronic package having an integrated heat sink and build-up layers
AU2002216352A1 (en) * 2000-12-21 2002-07-01 Shellcase Ltd. Packaged integrated circuits and methods of producing thereof
JP3888854B2 (ja) * 2001-02-16 2007-03-07 シャープ株式会社 半導体集積回路の製造方法
US6888240B2 (en) * 2001-04-30 2005-05-03 Intel Corporation High performance, low cost microelectronic circuit package with interposer
US6894399B2 (en) * 2001-04-30 2005-05-17 Intel Corporation Microelectronic device having signal distribution functionality on an interfacial layer thereof
US20020167804A1 (en) * 2001-05-14 2002-11-14 Intel Corporation Polymeric encapsulation material with fibrous filler for use in microelectronic circuit packaging
US7071024B2 (en) * 2001-05-21 2006-07-04 Intel Corporation Method for packaging a microelectronic device using on-die bond pad expansion
JP2002353369A (ja) * 2001-05-28 2002-12-06 Sharp Corp 半導体パッケージおよびその製造方法
US7183658B2 (en) * 2001-09-05 2007-02-27 Intel Corporation Low cost microelectronic circuit package
JP4786836B2 (ja) * 2001-09-07 2011-10-05 富士通セミコンダクター株式会社 配線接続部設計方法及び半導体装置
US20030059976A1 (en) * 2001-09-24 2003-03-27 Nathan Richard J. Integrated package and methods for making same
JP3813079B2 (ja) * 2001-10-11 2006-08-23 沖電気工業株式会社 チップサイズパッケージ
US6673698B1 (en) 2002-01-19 2004-01-06 Megic Corporation Thin film semiconductor package utilizing a glass substrate with composite polymer/metal interconnect layers
TW584950B (en) 2001-12-31 2004-04-21 Megic Corp Chip packaging structure and process thereof
TW517361B (en) * 2001-12-31 2003-01-11 Megic Corp Chip package structure and its manufacture process
TW544882B (en) * 2001-12-31 2003-08-01 Megic Corp Chip package structure and process thereof
TW503496B (en) 2001-12-31 2002-09-21 Megic Corp Chip packaging structure and manufacturing process of the same
JP2003289073A (ja) * 2002-01-22 2003-10-10 Canon Inc 半導体装置および半導体装置の製造方法
TW200302685A (en) * 2002-01-23 2003-08-01 Matsushita Electric Ind Co Ltd Circuit component built-in module and method of manufacturing the same
TW577160B (en) * 2002-02-04 2004-02-21 Casio Computer Co Ltd Semiconductor device and manufacturing method thereof
US20030153119A1 (en) * 2002-02-14 2003-08-14 Nathan Richard J. Integrated circuit package and method for fabrication
US9691635B1 (en) * 2002-05-01 2017-06-27 Amkor Technology, Inc. Buildup dielectric layer having metallization pattern semiconductor package fabrication method
DE10224124A1 (de) * 2002-05-29 2003-12-18 Infineon Technologies Ag Elektronisches Bauteil mit äußeren Flächenkontakten und Verfahren zu seiner Herstellung
US7485489B2 (en) * 2002-06-19 2009-02-03 Bjoersell Sten Electronics circuit manufacture
JP4363823B2 (ja) * 2002-07-04 2009-11-11 富士通マイクロエレクトロニクス株式会社 半導体装置の実装システム
JP3657246B2 (ja) * 2002-07-29 2005-06-08 Ｎｅｃエレクトロニクス株式会社 半導体装置
CA2464078C (en) * 2002-08-09 2010-01-26 Casio Computer Co., Ltd. Semiconductor device and method of manufacturing the same
US6790758B2 (en) * 2002-11-25 2004-09-14 Silicon Integrated Systems Corp. Method for fabricating conductive bumps and substrate with metal bumps for flip chip packaging
JP4209178B2 (ja) * 2002-11-26 2009-01-14 新光電気工業株式会社 電子部品実装構造及びその製造方法
US20040124546A1 (en) * 2002-12-29 2004-07-01 Mukul Saran Reliable integrated circuit and package
KR100499006B1 (ko) * 2002-12-30 2005-07-01 삼성전기주식회사 도금 인입선이 없는 패키지 기판의 제조 방법
JP3740469B2 (ja) * 2003-01-31 2006-02-01 株式会社東芝 半導体装置および半導体装置の製造方法
SG137651A1 (en) * 2003-03-14 2007-12-28 Micron Technology Inc Microelectronic devices and methods for packaging microelectronic devices
JP4289146B2 (ja) * 2003-03-27 2009-07-01 セイコーエプソン株式会社 三次元実装型半導体装置の製造方法
US7141874B2 (en) * 2003-05-14 2006-11-28 Matsushita Electric Industrial Co., Ltd. Electronic component packaging structure and method for producing the same
FI20031341A (fi) 2003-09-18 2005-03-19 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi
CN100418211C (zh) * 2003-12-25 2008-09-10 卡西欧计算机株式会社 半导体器件及其制造方法
US7489032B2 (en) * 2003-12-25 2009-02-10 Casio Computer Co., Ltd. Semiconductor device including a hard sheet to reduce warping of a base plate and method of fabricating the same
JP4093186B2 (ja) * 2004-01-27 2008-06-04 カシオ計算機株式会社 半導体装置の製造方法
JP3945483B2 (ja) 2004-01-27 2007-07-18 カシオ計算機株式会社 半導体装置の製造方法
JP4541753B2 (ja) * 2004-05-10 2010-09-08 新光電気工業株式会社 電子部品実装構造の製造方法
CN1312763C (zh) * 2004-05-14 2007-04-25 相互股份有限公司 芯片埋入式半导体元件封装结构
JP2005327984A (ja) * 2004-05-17 2005-11-24 Shinko Electric Ind Co Ltd 電子部品及び電子部品実装構造の製造方法
US7179738B2 (en) * 2004-06-17 2007-02-20 Texas Instruments Incorporated Semiconductor assembly having substrate with electroplated contact pads
KR100575591B1 (ko) * 2004-07-27 2006-05-03 삼성전자주식회사 웨이퍼 레벨 적층 패키지용 칩 스케일 패키지 및 그 제조 방법
JP2006041512A (ja) * 2004-07-27 2006-02-09 Samsung Electronics Co Ltd マルチチップパッケージ用集積回路チップの製造方法及びその方法により形成されたウエハ及びチップ
JP2006041438A (ja) * 2004-07-30 2006-02-09 Shinko Electric Ind Co Ltd 半導体チップ内蔵基板及びその製造方法
US20060278976A1 (en) * 2004-09-02 2006-12-14 Koninklijke Phillips Electronics N.C. Semiconductor device, method and manufacturing same, identification label and information carrier
TWI241007B (en) * 2004-09-09 2005-10-01 Phoenix Prec Technology Corp Semiconductor device embedded structure and method for fabricating the same
US7049208B2 (en) * 2004-10-11 2006-05-23 Intel Corporation Method of manufacturing of thin based substrate
US7411303B2 (en) * 2004-11-09 2008-08-12 Texas Instruments Incorporated Semiconductor assembly having substrate with electroplated contact pads
TWI241695B (en) * 2004-11-19 2005-10-11 Ind Tech Res Inst Structure of an electronic package and method for fabricating the same
JP4880218B2 (ja) * 2004-12-22 2012-02-22 三洋電機株式会社 回路装置
TWI283553B (en) * 2005-04-21 2007-07-01 Ind Tech Res Inst Thermal enhanced low profile package structure and method for fabricating the same
JP2006351565A (ja) * 2005-06-13 2006-12-28 Shinko Electric Ind Co Ltd 積層型半導体パッケージ
US7566853B2 (en) * 2005-08-12 2009-07-28 Tessera, Inc. Image sensor employing a plurality of photodetector arrays and/or rear-illuminated architecture
JP4535002B2 (ja) * 2005-09-28 2010-09-01 Ｔｄｋ株式会社 半導体ｉｃ内蔵基板及びその製造方法
TWI284402B (en) * 2005-12-30 2007-07-21 Advanced Semiconductor Eng Build-up package and method of an optoelectronic chip
TWI310968B (en) * 2006-02-09 2009-06-11 Phoenix Prec Technology Corp Electrically connecting structure of circuit board with semiconductor chip embedded therein
KR100736635B1 (ko) * 2006-02-09 2007-07-06 삼성전기주식회사 베어칩 내장형 인쇄회로기판 및 그 제조 방법
US7943287B2 (en) * 2006-07-28 2011-05-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing display device
TWI412079B (zh) * 2006-07-28 2013-10-11 Semiconductor Energy Lab 製造顯示裝置的方法
WO2008023630A1 (en) * 2006-08-24 2008-02-28 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing display device
US8563431B2 (en) * 2006-08-25 2013-10-22 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8148259B2 (en) 2006-08-30 2012-04-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US7807508B2 (en) * 2006-10-31 2010-10-05 Tessera Technologies Hungary Kft. Wafer-level fabrication of lidded chips with electrodeposited dielectric coating
US7480364B2 (en) * 2006-11-03 2009-01-20 General Electric Company High voltage tank assembly for radiation generator
KR100817073B1 (ko) * 2006-11-03 2008-03-26 삼성전자주식회사 휨방지용 보강부재가 기판에 연결된 반도체 칩 스택 패키지
KR100833194B1 (ko) * 2006-12-19 2008-05-28 삼성전자주식회사 반도체 칩의 배선층이 기판에 직접 연결된 반도체 패키지및 그 제조방법
JP2008159820A (ja) * 2006-12-22 2008-07-10 Tdk Corp 電子部品の一括実装方法、及び電子部品内蔵基板の製造方法
US7579215B2 (en) * 2007-03-30 2009-08-25 Motorola, Inc. Method for fabricating a low cost integrated circuit (IC) package
US8829663B2 (en) * 2007-07-02 2014-09-09 Infineon Technologies Ag Stackable semiconductor package with encapsulant and electrically conductive feed-through
JP4752825B2 (ja) * 2007-08-24 2011-08-17 カシオ計算機株式会社 半導体装置の製造方法
KR100881400B1 (ko) * 2007-09-10 2009-02-02 주식회사 하이닉스반도체 반도체 패키지 및 이의 제조 방법
KR100869832B1 (ko) * 2007-09-18 2008-11-21 삼성전기주식회사 반도체칩 패키지 및 이를 이용한 인쇄회로기판
TWI360207B (en) 2007-10-22 2012-03-11 Advanced Semiconductor Eng Chip package structure and method of manufacturing
US8390117B2 (en) 2007-12-11 2013-03-05 Panasonic Corporation Semiconductor device and method of manufacturing the same
TW200935572A (en) * 2008-02-01 2009-08-16 Yu-Nung Shen Semiconductor chip packaging body and its packaging method
US8507320B2 (en) * 2008-03-18 2013-08-13 Infineon Technologies Ag Electronic device including a carrier and a semiconductor chip attached to the carrier and manufacturing thereof
FI123205B (fi) 2008-05-12 2012-12-31 Imbera Electronics Oy Piirimoduuli ja menetelmä piirimoduulin valmistamiseksi
TWI387014B (zh) * 2008-06-05 2013-02-21 Chipmos Technologies Inc 具有犧牲基板之晶粒重新配置結構及其封裝方法
TWI387074B (zh) * 2008-06-05 2013-02-21 Chipmos Technologies Inc 晶粒堆疊結構及其形成方法
JP5289830B2 (ja) 2008-06-06 2013-09-11 ルネサスエレクトロニクス株式会社 半導体装置
TWI453877B (zh) * 2008-11-07 2014-09-21 Advanced Semiconductor Eng 內埋晶片封裝的結構及製程
JP4787296B2 (ja) * 2008-07-18 2011-10-05 Ｔｄｋ株式会社 半導体内蔵モジュール及びその製造方法
FI122217B (fi) 2008-07-22 2011-10-14 Imbera Electronics Oy Monisirupaketti ja valmistusmenetelmä
KR101013555B1 (ko) * 2008-10-09 2011-02-14 주식회사 하이닉스반도체 반도체 패키지 및 이의 제조 방법
TWI501359B (zh) * 2009-03-13 2015-09-21 Xintec Inc 電子元件封裝體及其形成方法
KR20100109241A (ko) * 2009-03-31 2010-10-08 삼성전자주식회사 칩 적층 패키지 및 그 제조방법
US8836036B2 (en) * 2010-01-05 2014-09-16 Globalfoundries Singapore Pte. Ltd. Method for fabricating semiconductor devices using stress engineering
US8569894B2 (en) 2010-01-13 2013-10-29 Advanced Semiconductor Engineering, Inc. Semiconductor package with single sided substrate design and manufacturing methods thereof
US8320134B2 (en) 2010-02-05 2012-11-27 Advanced Semiconductor Engineering, Inc. Embedded component substrate and manufacturing methods thereof
US8513062B2 (en) * 2010-02-16 2013-08-20 Infineon Technologies Ag Method of manufacturing a semiconductor device with a carrier having a cavity and semiconductor device
JP5232185B2 (ja) * 2010-03-05 2013-07-10 株式会社東芝 半導体装置の製造方法
TWI411075B (zh) 2010-03-22 2013-10-01 Advanced Semiconductor Eng 半導體封裝件及其製造方法
US8183696B2 (en) * 2010-03-31 2012-05-22 Infineon Technologies Ag Packaged semiconductor device with encapsulant embedding semiconductor chip that includes contact pads
TWI400783B (zh) * 2010-07-21 2013-07-01 Advanced Semiconductor Eng 封裝結構及其製作方法
KR20120026855A (ko) * 2010-09-10 2012-03-20 삼성전기주식회사 임베디드 볼 그리드 어레이 기판 및 그 제조 방법
DE102010041129A1 (de) * 2010-09-21 2012-03-22 Robert Bosch Gmbh Multifunktionssensor als PoP-mWLP
US8546922B2 (en) * 2010-09-30 2013-10-01 Ibiden Co., Ltd. Wiring board
US9406658B2 (en) 2010-12-17 2016-08-02 Advanced Semiconductor Engineering, Inc. Embedded component device and manufacturing methods thereof
US8623702B2 (en) * 2011-02-24 2014-01-07 Stats Chippac, Ltd. Semiconductor device and method of forming conductive THV and RDL on opposite sides of semiconductor die for RDL-to-RDL bonding
US8487426B2 (en) 2011-03-15 2013-07-16 Advanced Semiconductor Engineering, Inc. Semiconductor package with embedded die and manufacturing methods thereof
US8461691B2 (en) * 2011-04-29 2013-06-11 Infineon Technologies Ag Chip-packaging module for a chip and a method for forming a chip-packaging module
US8552556B1 (en) 2011-11-22 2013-10-08 Amkor Technology, Inc. Wafer level fan out package
US9171823B2 (en) 2011-12-30 2015-10-27 Stmicroelectronics Pte Ltd Circuit module with multiple submodules
TWI509712B (zh) * 2012-01-20 2015-11-21 Dawning Leading Technology Inc 晶片尺寸封裝結構及其晶片尺寸封裝方法
JP5977051B2 (ja) * 2012-03-21 2016-08-24 新光電気工業株式会社 半導体パッケージ、半導体装置及び半導体パッケージの製造方法
TWI463619B (zh) * 2012-06-22 2014-12-01 矽品精密工業股份有限公司 半導體封裝件及其製法
US9318411B2 (en) 2013-11-13 2016-04-19 Brodge Semiconductor Corporation Semiconductor package with package-on-package stacking capability and method of manufacturing the same
US9209154B2 (en) 2013-12-04 2015-12-08 Bridge Semiconductor Corporation Semiconductor package with package-on-package stacking capability and method of manufacturing the same
CN104952858B (zh) * 2014-03-24 2019-03-08 株式会社吉帝伟士 半导体器件、半导体层叠模块构造、层叠模块构造以及它们的制造方法
US20150379302A1 (en) * 2014-06-25 2015-12-31 Ned Smith Privacy enhanced email service
US9502270B2 (en) 2014-07-08 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device packages, packaging methods, and packaged semiconductor devices
US10679965B2 (en) * 2015-02-04 2020-06-09 Zowie Technology Corporation Semiconductor package structure with preferred heat dissipating efficacy without formation of short circuit
TWI569368B (zh) * 2015-03-06 2017-02-01 恆勁科技股份有限公司 封裝基板、包含該封裝基板的封裝結構及其製作方法
JP6862087B2 (ja) 2015-12-11 2021-04-21 株式会社アムコー・テクノロジー・ジャパン 配線基板、配線基板を有する半導体パッケージ、およびその製造方法
US10068855B2 (en) * 2016-09-12 2018-09-04 Samsung Electro-Mechanics Co., Ltd. Semiconductor package, method of manufacturing the same, and electronic device module
CN106358374A (zh) * 2016-10-26 2017-01-25 广东骏亚电子科技股份有限公司 一种改善异型槽孔孔内毛刺的方法
JP7135864B2 (ja) * 2016-12-08 2022-09-13 昭和電工マテリアルズ株式会社 半導体装置の製造方法
US10269671B2 (en) * 2017-01-03 2019-04-23 Powertech Technology Inc. Package structure and manufacturing method thereof
US10211137B2 (en) * 2017-06-08 2019-02-19 Advanced Semiconductor Engineering, Inc. Semiconductor device package
US10304765B2 (en) * 2017-06-08 2019-05-28 Advanced Semiconductor Engineering, Inc. Semiconductor device package
WO2019194208A1 (ja) * 2018-04-04 2019-10-10 住友電工プリントサーキット株式会社 フレキシブルプリント配線板用カバーフィルム及びフレキシブルプリント配線板
CN108831875B (zh) * 2018-08-10 2024-03-05 浙江熔城半导体有限公司 滤波器芯片内嵌且电极外设的封装结构及其制作方法
US11450606B2 (en) * 2018-09-14 2022-09-20 Mediatek Inc. Chip scale package structure and method of forming the same
US20200312732A1 (en) 2018-09-14 2020-10-01 Mediatek Inc. Chip scale package structure and method of forming the same
TWI718011B (zh) * 2019-02-26 2021-02-01 日商長瀨產業股份有限公司 嵌入式半導體封裝及其方法
JP7371882B2 (ja) * 2019-04-12 2023-10-31 株式会社ライジングテクノロジーズ 電子回路装置および電子回路装置の製造方法
CN112770495B (zh) * 2019-10-21 2022-05-27 宏启胜精密电子(秦皇岛)有限公司 全向内埋模组及制作方法、封装结构及制作方法
JP2022088990A (ja) * 2020-12-03 2022-06-15 新光電気工業株式会社 半導体装置及び半導体装置の製造方法
US20230102345A1 (en) * 2021-09-24 2023-03-30 Texas Instruments Incorporated Planar surfaces on substrates

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04283987A (ja) * 1991-03-13 1992-10-08 Matsushita Electric Ind Co Ltd 電子回路装置とその製造方法
JPH06502282A (ja) * 1991-03-27 1994-03-10 インテグレイテッド　システム　アセンブリース　コーポレーション ３次元マルチチップモジュールシステムと製造方法
JPH11111738A (ja) * 1997-10-07 1999-04-23 Oki Electric Ind Co Ltd Ｃｏｂ及びｃｏｂの製造方法，半導体素子及び半導体素子の製造方法
JPH11168150A (ja) * 1997-12-04 1999-06-22 Mitsubishi Electric Corp 半導体集積回路装置
JPH11354667A (ja) * 1998-06-05 1999-12-24 Nippon Telegr & Teleph Corp <Ntt> 電子部品およびその実装方法
JPH11354669A (ja) * 1998-05-30 1999-12-24 Lg Semicon Co Ltd ボ―ルグリッドアレイ型半導体パッケ―ジ及びその製造方法
JP2000022040A (ja) * 1998-07-07 2000-01-21 Mitsubishi Electric Corp 半導体装置およびその製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6355976B1 (en) * 1992-05-14 2002-03-12 Reveo, Inc Three-dimensional packaging technology for multi-layered integrated circuits
US5783870A (en) * 1995-03-16 1998-07-21 National Semiconductor Corporation Method for connecting packages of a stacked ball grid array structure
JP3015712B2 (ja) * 1995-06-30 2000-03-06 日東電工株式会社 フィルムキャリアおよびそれを用いてなる半導体装置
US5567657A (en) * 1995-12-04 1996-10-22 General Electric Company Fabrication and structures of two-sided molded circuit modules with flexible interconnect layers
KR100234719B1 (ko) * 1997-03-14 1999-12-15 김영환 에리어 어레이 패키지 및 그 제조방법
CN1106036C (zh) * 1997-05-15 2003-04-16 日本电气株式会社 芯片型半导体装置的制造方法
US6075712A (en) * 1999-01-08 2000-06-13 Intel Corporation Flip-chip having electrical contact pads on the backside of the chip
US6271469B1 (en) * 1999-11-12 2001-08-07 Intel Corporation Direct build-up layer on an encapsulated die package

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04283987A (ja) * 1991-03-13 1992-10-08 Matsushita Electric Ind Co Ltd 電子回路装置とその製造方法
JPH06502282A (ja) * 1991-03-27 1994-03-10 インテグレイテッド　システム　アセンブリース　コーポレーション ３次元マルチチップモジュールシステムと製造方法
JPH11111738A (ja) * 1997-10-07 1999-04-23 Oki Electric Ind Co Ltd Ｃｏｂ及びｃｏｂの製造方法，半導体素子及び半導体素子の製造方法
JPH11168150A (ja) * 1997-12-04 1999-06-22 Mitsubishi Electric Corp 半導体集積回路装置
JPH11354669A (ja) * 1998-05-30 1999-12-24 Lg Semicon Co Ltd ボ―ルグリッドアレイ型半導体パッケ―ジ及びその製造方法
JPH11354667A (ja) * 1998-06-05 1999-12-24 Nippon Telegr & Teleph Corp <Ntt> 電子部品およびその実装方法
JP2000022040A (ja) * 1998-07-07 2000-01-21 Mitsubishi Electric Corp 半導体装置およびその製造方法

Cited By (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4691074B2 (ja) * 2000-08-14 2011-06-01 株式会社東芝 放射線検出システム
JP2007298530A (ja) * 2000-08-14 2007-11-15 Toshiba Corp 放射線検出器、放射線検出システム、ｘ線コンピュータトモグラフィ装置
JP2003188314A (ja) * 2001-12-20 2003-07-04 Sony Corp 素子内蔵基板の製造方法および素子内蔵基板
US6905954B2 (en) 2002-08-26 2005-06-14 Infineon Technologies Ag Method for producing a semiconductor device and corresponding semiconductor device
US7709942B2 (en) 2003-06-03 2010-05-04 Casio Computer Co., Ltd. Semiconductor package, including connected upper and lower interconnections
US7615411B2 (en) 2003-06-03 2009-11-10 Casio Computer Co., Ltd. Semiconductor package including connected upper and lower interconnections, and manufacturing method thereof
KR100778597B1 (ko) * 2003-06-03 2007-11-22 가시오게산키 가부시키가이샤 적층 반도체 장치와 그 제조방법
JP2005026680A (ja) * 2003-06-30 2005-01-27 Samsung Electronics Co Ltd 積層型ボールグリッドアレイパッケージ及びその製造方法
JP4703980B2 (ja) * 2003-06-30 2011-06-15 三星電子株式会社 積層型ボールグリッドアレイパッケージ及びその製造方法
US7368813B2 (en) 2003-11-10 2008-05-06 Casio Computer Co., Ltd. Semiconductor device including semiconductor element surrounded by an insulating member and wiring structures on upper and lower surfaces of the semiconductor element and insulating member, and manufacturing method thereof
JP2005142466A (ja) * 2003-11-10 2005-06-02 Casio Comput Co Ltd 半導体装置およびその製造方法
USRE43380E1 (en) 2003-11-10 2012-05-15 Teramikros, Inc. Semiconductor device including semiconductor element surrounded by an insulating member and wiring structures on upper and lower surfaces of the semiconductor element and insulating member, and manufacturing method thereof
US7563640B2 (en) 2003-11-10 2009-07-21 Casio Computer Co., Ltd. Semiconductor device including semiconductor element surrounded by an insulating member and wiring structures on upper and lower surfaces of the semiconductor element and insulating member, and manufacturing method thereof
JP2005158999A (ja) * 2003-11-26 2005-06-16 Casio Comput Co Ltd 半導体装置
JP2005159199A (ja) * 2003-11-28 2005-06-16 Casio Comput Co Ltd 半導体装置およびその製造方法
US7816177B2 (en) 2004-01-20 2010-10-19 Shinko Electric Industries Co., Ltd. Semiconductor device and method of manufacturing the same
US7723838B2 (en) 2004-01-20 2010-05-25 Shinko Electric Industries Co., Ltd. Package structure having semiconductor device embedded within wiring board
US7791206B2 (en) 2004-01-30 2010-09-07 Shinko Electric Industries Co., Ltd. Semiconductor device and method of manufacturing the same
KR101096614B1 (ko) 2004-03-29 2011-12-21 신꼬오덴기 고교 가부시키가이샤 전자 부품 실장 구조 및 그 제조 방법
US7608480B2 (en) 2004-03-31 2009-10-27 Casio Computer Co., Ltd. Method of fabricating a semiconductor device incorporating a semiconductor constructing body and an interconnecting layer which is connected to a ground layer via a vertical conducting portion
JP2005311240A (ja) * 2004-04-26 2005-11-04 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP4528018B2 (ja) * 2004-04-26 2010-08-18 新光電気工業株式会社 半導体装置及びその製造方法
JP2006013205A (ja) * 2004-06-28 2006-01-12 Akita Denshi Systems:Kk 半導体装置及びその製造方法
JP2006019340A (ja) * 2004-06-30 2006-01-19 Tdk Corp 半導体ｉｃ内蔵基板
JP2006049424A (ja) * 2004-08-02 2006-02-16 Shinko Electric Ind Co Ltd 電子部品内蔵基板およびその製造方法
JP4575071B2 (ja) * 2004-08-02 2010-11-04 新光電気工業株式会社 電子部品内蔵基板の製造方法
KR100797230B1 (ko) * 2004-09-30 2008-01-23 가부시끼가이샤 도시바 반도체 장치
KR100731234B1 (ko) * 2004-09-30 2007-06-22 가부시끼가이샤 도시바 반도체 장치의 제조 방법
JP2006269594A (ja) * 2005-03-23 2006-10-05 Cmk Corp 半導体装置及びその製造方法
US7566584B2 (en) 2005-05-23 2009-07-28 Seiko Epson Corporation Electronic substrate manufacturing method, semiconductor device manufacturing method, and electronic equipment manufacturing method
JP2007027472A (ja) * 2005-07-19 2007-02-01 Namics Corp 部品内蔵デバイス及び製造方法
JP2007103715A (ja) * 2005-10-05 2007-04-19 Sony Corp 半導体装置及びその製造方法
JP2007103716A (ja) * 2005-10-05 2007-04-19 Sony Corp 半導体装置及びその製造方法
JP4593444B2 (ja) * 2005-11-07 2010-12-08 新光電気工業株式会社 電子部品実装構造体の製造方法
JP2007129148A (ja) * 2005-11-07 2007-05-24 Shinko Electric Ind Co Ltd 電子部品実装構造体の製造方法
KR101346913B1 (ko) * 2005-12-19 2014-01-02 티디케이가부시기가이샤 Ｉｃ 내장 기판의 제조 방법
JP2008047753A (ja) * 2006-08-18 2008-02-28 Cmk Corp 半導体装置及びその製造方法
JP2007059950A (ja) * 2006-12-04 2007-03-08 Oki Electric Ind Co Ltd 半導体装置内蔵基板及びその製造方法
JP4636090B2 (ja) * 2008-01-31 2011-02-23 カシオ計算機株式会社 半導体装置およびその製造方法
JP2009182200A (ja) * 2008-01-31 2009-08-13 Casio Comput Co Ltd 半導体装置およびその製造方法
KR101009123B1 (ko) * 2008-01-31 2011-01-18 가시오게산키 가부시키가이샤 반도체 장치의 제조방법
US7972903B2 (en) 2008-01-31 2011-07-05 Casio Computer Co., Ltd. Semiconductor device having wiring line and manufacturing method thereof
KR101053221B1 (ko) 2008-01-31 2011-08-02 가시오게산키 가부시키가이샤 반도체 장치 및 그 제조방법
US8004089B2 (en) 2008-01-31 2011-08-23 Casio Computer Co., Ltd. Semiconductor device having wiring line and manufacturing method thereof
JP2009182201A (ja) * 2008-01-31 2009-08-13 Casio Comput Co Ltd 半導体装置およびその製造方法
TWI400784B (zh) * 2008-01-31 2013-07-01 Teramikros Inc 半導體裝置及其製造方法
JP2010109179A (ja) * 2008-10-30 2010-05-13 Shinko Electric Ind Co Ltd 半導体装置内蔵基板の製造方法
WO2010129002A1 (en) * 2009-05-04 2010-11-11 R&D Circuits Inc. Method and apparatus for improving power and loss for interconect configurations
JP2013030593A (ja) * 2011-07-28 2013-02-07 J Devices:Kk 半導体装置、該半導体装置を垂直に積層した半導体モジュール構造及びその製造方法
JP2013115136A (ja) * 2011-11-25 2013-06-10 Ibiden Co Ltd 電子部品内蔵基板及びその製造方法
JP2014093430A (ja) * 2012-11-05 2014-05-19 J Devices:Kk 半導体装置、半導体積層モジュール構造、積層モジュール構造、及びこれらの製造方法
JP2014131037A (ja) * 2012-12-31 2014-07-10 Samsung Electro-Mechanics Co Ltd 回路基板及びその製造方法
US9224684B2 (en) 2013-01-31 2015-12-29 Shinko Electric Industries Co., Ltd. Wiring board and method of manufacturing wiring board
KR20150004739A (ko) * 2013-07-03 2015-01-13 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 장치 및 그 제조 방법
KR101644692B1 (ko) 2013-07-03 2016-08-01 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 장치 및 그 제조 방법
US10249859B2 (en) 2014-04-16 2019-04-02 Shinko Electric Industries Co., Ltd. Battery built-in board and method for manufacturing the same
JP2016122727A (ja) * 2014-12-25 2016-07-07 株式会社ジェイデバイス 半導体装置及びその製造方法
JP2015233160A (ja) * 2015-09-11 2015-12-24 Tdk株式会社 半導体装置、電子部品内蔵基板、及びこれらの製造方法

Also Published As

Publication number Publication date
US20030209806A1 (en) 2003-11-13
US6964887B2 (en) 2005-11-15
US20010010627A1 (en) 2001-08-02
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