KR100869832B1 - 반도체칩 패키지 및 이를 이용한 인쇄회로기판 - Google Patents

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임순규
최석문
김진구
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Abstract

반도체칩 패키지 및 이를 내장한 인쇄회로기판이 개시된다. 일면에 칩패드가 형성된 반도체칩과, 상기 반도체칩의 타면에 형성된 캐패시터를 포함하는 반도체칩 패키지가 제공된다.
반도체칩, 캐패시터, 인쇄회로기판

Description

반도체칩 패키지 및 이를 이용한 인쇄회로기판{Package of semiconductor chip and PCB embedding it}
본 발명은 반도체칩 패키지 및 이를 내장한 인쇄회로기판에 관한 것이다.
최근의 휴대용 전자기기를 포함한 전자제품에 있어서 소비자의 다양한 욕구가 증대하고 있다. 특히 다기능화, 소형 경량화, 고속화, 저가화, 이동 편의성의 증가, 무선을 이용한 인터넷과의 실시간 접촉, 소비자의 세련된 디자인의 욕구 등은 개발자, 디자이너, 제조업체들에게 우수한 제품을 만드는데 큰 부담을 갖게 하고 있다. 이렇게 심화된 경쟁은 하루가 다르게 경쟁사들의 신모델 출시로 이어지고 그것은 다시 관련자들에게 부담을 가중시키고 있다. 특히 휴대폰, PDA, 디지털 카메라, 노트북과 같이 모바일 제품에 대한 요구는 그 어느 때보다 커져 가고 있으며, 그 전자 부품 또한 서로 통합되고 모듈화 되면서 다기능화, 소형 경량화, 저가화 등을 구현해 가고 있다.
반도체칩에 수동소자를 내장하는 경우 반도체 공정과의 호환성을 고려하여 사용하는 재료가 한정되며 수동소자로 인하여 칩 사이즈가 커지거나 비용 증가로 인하여 응용범위가 한정된다. 또 다른 방법으로는 반도체칩 패키지에 수동소자를 내장하는 방법이 있다. 패키지 내부에 캐패시터를 직접 형성하는 방법으로는 후막 타입(type)과 박막 타입이 알려져 있다.
후막형 캐패시터의 경우 패키지 절연재로 사용하는 에폭시 수지에 유전체 필러(filler)를 분산시킨 복합재료를 사용하며 공정성은 우수하나 유전율이 30정도로 낮아 큰 용량의 캐패시터를 구현하기 어렵다. 박막형의 경우 높은 용량밀도를 가지나 하부전극으로 사용하는 동박 표면의 결함으로 인하여 누전이 잘 일어난다.
반도체칩 패키지에 수동 소자를 보다 신뢰성 있도록 형성하기 위하여, 반도체칩 패키지의 재배선층에 캐패시터를 형성하는 기술도 고안이 되었다. 그러나 재배선층에 캐패시터를 형성할 경우에는 재배선 사이에 캐패시터를 형성하여야 하는바, 캐패시터의 크기에 제한이 있으며, 재배선 공정과의 호완성으로 인하여 사용가능한 전극재료가 제한되며 공정온도, 패터닝 방법 등 공정설계 자유도가 떨어진다.
본 발명은 캐패시터를 반도체칩의 재배선층과 분리된 영역에 배치함으로써, 반도체칩을 효과적으로 활용할 수 있는 반도체칩 패키지 및 이를 내장한 인쇄회로기판이 제공된다.
본 발명의 일 측면에 따르면, 일면에 칩패드가 형성된 반도체칩과, 상기 반도체칩의 타면에 형성된 캐패시터를 포함하는 반도체칩 패키지가 제공된다.
상기 캐패시터는 상기 반도체칩의 타면에 적층된 상부전극과, 상기 상부전극에 적층된 유전층과, 상기 유전층에 적층된 하부전극을 포함할 수 있다.
상기 하부전극은 상기 반도체칩의 타면에 형성된 하부패드와 전기적으로 연결되며, 상기 상부전극은 상기 반도체칩의 타면에 형성된 상부패드와 전기적으로 연결될 수 있다.
상기 반도체칩의 일면에는 상기 칩패드와 전기적으로 연결된 재배선을 포함하는 재배선층이 적층될 수 있다.
본 발명의 다른 측면은, 반도체칩이 내장되며, 회로패턴층과 절연층이 교대로 적층된 인쇄회로기판에 있어서, 상기 반도체칩의 일면에 형성된 칩패드는 상기 회로패턴층의 제1 회로패턴과 전기적으로 연결되며, 상기 반도체칩의 타면에 형성 된 캐패시터는 상기 회로패턴층의 제2 회로패턴과 전기적으로 연결되는 인쇄회로기판이 제공된다.
상기 캐패시터는 상기 반도체칩의 타면에 적층된 상부전극과, 상기 상부전극에 적층된 유전층과, 상기 유전층에 적층된 하부전극을 포함할 수 있다.
상기 하부전극은 상기 반도체칩의 타면에 형성된 하부패드와 전기적으로 연결되며, 상기 상부전극은 상기 반도체칩의 타면에 형성된 상부패드와 전기적으로 연결될 수 있다.
상기 칩패드와 상기 제1 회로패턴은, 재배선을 포함하는 재배선층을 개재하여 전기적으로 연결될 수 있다.
이상의 과제해결 수단과 같이, 반도체칩에서 칩패드가 형성된 면과 다른 면에 캐패시터를 박막으로 형성함으로써, 반도체칩을 효율적으로 활용할 수 있다. 또한, 반도체칩에 박막으로 캐패시터를 별도의 공정으로 형성함으로써, 인쇄회로기판의 제조공정에서 캐패시터를 형성하는 것보다, 보다 신뢰성 있는 캐패시터를 형성할 수 있다.
이렇게 반도체칩에 형성된 캐패시터를 포함하는 반도체칩 패키지를 인쇄회로기판에 내장함으로써, 캐패시터를 인쇄회로기판에 내장한 것과 동일한 효과가 있다.
이하에서는, 첨부된 도면을 참조하여 본 발명에 따른 반도체칩 패키지와 이를 내장한 인쇄회로기판의 실시예에 대하여 보다 상세하게 설명하도록 하며, 첨부 도면을 참조하여 설명함에 있어 도면 부호에 상관없이 동일하거나 대응하는 구성 요소는 동일한 참조번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 1a는 본 발명의 제1 실시예에 따른 반도체칩 패키지의 평면도이며, 도 1b는 본 발명의 제1 실시예에 따른 반도체칩 패키지의 단면도이다. 도 1a, 1b를 참조하면, 반도체칩 패키지(10), 반도체칩(11), 반도체 기판(111), 칩패드(112), 보호막(113), 캐패시터(12), 하부전극(121), 유전층(122), 상부전극(123), 하부패드(131), 상부패드(132)가 도시되어 있다.
도 1b는 도 1a의 A부분의 단면도로서, 도 1b를 참조하면, 반도체칩 패키지(10)는 반도체칩(11)과 반도체칩(11)에 형성된 캐패시터(12)를 포함하여 구성된다.
반도체칩(11)은 집적회로가 내재된 반도체 기판(111)과, 반도체 기판(111)의 일면에 마련되어 그 집적회로와 전기적으로 연결된 칩패드(112), 칩패드(112)가 노출되도록 반도체 기판(111)에 적층된 보호막(113)으로 크게 구성된다.
반도체칩(11)의 타면에는 캐패시터(12)가 형성되어 있다. 캐패시터(12)는 박막으로 증착에 의해서 형성될 수 있다. 캐패시터(12)의 하부전극(121)은 반도체칩(11)의 타면에 형성되어 있고, 하부전극(121)에는 유전층(122)이 형성되어 있다. 또한, 유전층(122)에는 상부전극(123)이 형성되어 있다. 하부전극(121)과 상부전 극(122)은 각각 반도체칩(11)의 타면에 형성된 하부패드(131)과 상부패드(132)와 전기적으로 연결되어 있다.
이상에서 설명한, 캐피시터(12)의 하부전극(121), 상부전극(123) 및 유전층(122)의 재질은 본 기술분야의 당업자가 일반적으로 알 수 있는 것이므로 상세한 설명은 생략한다.
본 실시예는 칩패드(112)가 형성되지 않은 반도체칩(11)의 타면에 캐패시터(12)를 형성함으로써, 반도체칩(11)의 공간을 효율적으로 활용할 수 있으며 다양한 크기의 캐패시터(12)를 형성할 수 있다.
도 2는 본 발명의 제2 실시예에 따른 반도체칩 패키지의 단면도이다. 도 2를 참조하면, 반도체칩 패키지(20), 반도체칩(21), 반도체 기판(211), 칩패드(212), 보호막(213), 캐패시터(22), 하부전극(221), 유전층(222), 상부전극(223), 하부패드(231), 상부패드(232), 재배선층(24), 재배선(241), 절연층(242)이 도시되어 있다.
도 2는 도 1b와 전반적으로 동일한 구성이다. 차이점 위주로 설명하면, 본 실시예의 반도체칩 패키지(20)는 반도체칩(21)의 일면에 재배선층(24)을 적층한 것이 특징이다.
반도체칩(21)의 일면에 형성된 칩패드(212)는 직경이 10~20um로 극히 작다. 이러한 크기의 칩패드(212)는 인쇄회로기판의 제조공정에서 컨트롤 할 수 있는 범위를 벗어나기 때문에 인쇄회로기판과 직접 연결하기 힘들다. 따라서, 재배선 공정 으로 외부와 접속할 수 있는 패드의 크기를 늘려주기 위하여 재배선층(24)을 형성한다.
재배선층(24)은 절연층(242)과 절연층(242)에 개재된 재배선(241)로 크게 구성된다. 재배선(241)은 반도체칩(21)의 칩패드(212)와 전기적으로 연결되어 있으며, 일부는 외부로 노출되어 있다. 외부로 노출된 재배선(241)의 일부는 칩패드(212)보다 표면적이 넓어서 외부 소자와 전기적으로 연결하기가 용이하다.
도 3은 본 발명의 제3 실시예에 따른 인쇄회로기판의 단면도이다. 도 3을 참조하면, 반도체칩 패키지(30), 반도체칩(31), 캐패시터(32), 칩패드(33), 회로패턴층(35), 절연층(36), 제1 회로패턴(351), 제2 회로패턴(352), 인쇄회로기판(300)이 도시되어 있다.
본 실시예의 인쇄회로기판(300)은 절연층(36)과 회로패턴층(35)이 교대로 적층된 구조이며, 반도체칩 패키지(30)가 내장되어 있다. 한편, 인쇄회로기판(300)의 중심에는 코어층(37)이 내장되어 있을 수도 있다.
반도체칩 패키지(30)의 일면에는 칩패드(33)가 형성되어 있으며, 칩패드(33)는 제1 회로패턴(351)과 전기적으로 연결된다. 칩패드(33)는 비아홀로서 제1 회로패턴(351)과 형성될 수도 있다.
또한, 반도체칩(31)의 타면에는 캐패시터(32)가 형성되어 있다. 캐패시터(32)는 제2 회로패턴(352)과 전기적으로 연결되어 있다.
본 실시예의 칩패드(33)와 제1 회로패턴(351)의 연결, 및 캐패시터(32)와 제 2 회로패턴(352)을 연결은 인쇄회로기판(300)에 반도체칩 패키지(30)를 내장한 후, 비아홀을 형성함으로써 이루어질 수 있다.
본 실시예와 같이, 반도체칩(31)의 타면에 캐패시터(32)가 미리 형성된 반도체칩 패키지(30)를 인쇄회로기판(300)에 내장할 경우에, 미리 형성된 캐패시터(32)를 내장하기 때문에 캐패시터(32)의 용량을 정확하게 컨트롤 할 수 있다. 이와 같은 구조의 캐패시터 내장형 인쇄회로기판(300)은 인쇄회로기판의 제작 공정 중에 박막의 캐패시터를 형성한 종래의 인쇄회로기판보다 보다 신뢰성 있는 용량의 캐패시터를 제조할 수 있다.
특히, 반도체칩(31)의 타면은 칩패드(33)가 형성되지 않아서, 넓은 면적을 확보할 수 있고, 또한, 반도체칩(31)의 타면은 아주 평탄하여, 박막 증착으로 캐패시터(32)를 형성하기 용이하다.
상기에서는 본 발명의 바람직한 실시예에 대해 설명하였지만, 해당기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1a는 본 발명의 제1 실시예에 따른 반도체칩 패키지의 저면도.
도 1b는 본 발명의 제1 실시예에 따른 반도체칩 패키지의 단면도.
도 2는 본 발명의 제2 실시예에 따른 반도체칩 패키지의 단면도.
도 3은 본 발명의 제3 실시예에 따른 인쇄회로기판의 단면도.
<도면의 주요부분에 대한 부호의 설명>
반도체칩 패키지(10) 반도체칩(11)
반도체 기판(111) 칩패드(112)
보호막(113) 캐패시터(12)
하부전극(121) 유전층(122)
상부전극(123) 하부패드(131)
상부패드(132)

Claims (8)

  1. 일면에 칩패드가 형성된 반도체칩;
    상기 반도체칩의 타면 상에 형성된 상부전극;
    상기 상부전극에 형성된 유전층; 및
    상기 유전층에 형성된 하부전극을 포함하는 반도체칩 패키지.
  2. 삭제
  3. 제1항에 있어서,
    상기 하부전극은 상기 반도체칩의 타면에 형성된 하부패드와 전기적으로 연결되며, 상기 상부전극은 상기 반도체칩의 타면에 형성된 상부패드와 전기적으로 연결된 것을 특징으로 하는 반도체칩 패키지.
  4. 제1항 또는 제3항에 있어서,
    상기 반도체칩의 일면에는 상기 칩패드와 전기적으로 연결된 재배선을 포함하는 재배선층이 적층된 것을 특징으로 하는 반도체칩 패키지.
  5. 회로패턴층과 절연층이 교대로 적층된 인쇄회로기판에 있어서,
    상기 절연층에 매립되며, 일면에 칩패드가 형성되는 반도체칩;
    상기 반도체칩의 타면 상에 형성된 상부전극;
    상기 상부전극에 형성된 유전층; 및
    상기 유전층에 형성된 하부전극을 포함하는 인쇄회로기판.
  6. 삭제
  7. 제5항에 있어서,
    상기 하부전극은 상기 반도체칩의 타면에 형성된 하부패드와 전기적으로 연결되며, 상기 상부전극은 상기 반도체칩의 타면에 형성된 상부패드와 전기적으로 연결된 것을 특징으로 하는 인쇄회로기판.
  8. 제5항 또는 제7항에 있어서,
    상기 반도체칩의 일면에는 상기 칩패드와 전기적으로 연결된 재배선을 포함하는 재배선층이 적층된 것을 특징으로 하는 인쇄회로기판.
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