JP5607994B2 - 半導体集積回路装置およびその製造方法 - Google Patents

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    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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Description

本発明は、半導体集積回路装置およびその製造技術に関し、特に、半導体基板の主面上に形成された複数の配線層の上部に、金属膜で構成された再配線を有する半導体集積回路装置およびその製造に適用して有効な技術に関するものである。
半導体集積回路装置は、例えばＣＭＩＳ(Complementary Metal Insulator Semiconductor)トランジスタなどの半導体素子が形成された半導体基板の上部に、例えばＣｕ（銅）またはＡｌ（アルミニウム）合金を主成分とする金属膜で多層配線が形成され、多層配線の上部にファイナルパッシベーション膜が形成される。
ここで、例えば特許文献１に開示されているように、ファイナルパッシベーション膜上にＣｕを主成分とする再配線を形成し、ファイナルパッシベーション膜の下の最上層配線に形成した電極パッドと再配線とを電気的に接続する技術が知られている。
特開２００３−２３４３４８号公報
本発明者らは、再配線を有する半導体集積回路装置（半導体装置）の特性向上の研究・開発に従事しており、以下の公知でない新たな技術課題を見出した。
再配線を有する半導体集積回路装置においては、一般に、電極パッドと、例えば再配線の一端に外部接続端子としての半田バンプ（バンプ電極）とを接続する構造が採用されているが、微細化、高機能化等に伴い配線設計の自由度の向上が求められる。
また、再配線を有する半導体集積回路装置においても、ワイヤボンディングにより外部接続をとりたいというニーズも存在する。そこで、再配線上にワイヤをボンディングする技術が考えられる。ボンディングは、例えば再配線の上面に無電界メッキ法でＡｕ（金）膜からなるパッドを形成し、このパッド（Ａｕパッド）上にワイヤをボンディングする技術の改善が求められる。
一方、半導体チップを封止するＩＣパッケージでは、パッケージの薄型化に伴い、前工程（ウエハプロセス）が完了した半導体ウエハの裏面をグラインダで研削することによって、半導体チップを薄型化する技術の改善が求められる。
半導体ウエハの裏面を研削する工程では、半導体ウエハのデバイス面が汚染されたり、ダメージを受けたりしないよう、デバイス面にバックグラインドテープと呼ばれる保護テープを貼り付けておく。ところが、前述したような再配線の上面にボンディング用のパッドであるＡｕメッキ膜を設けた半導体集積回路装置の場合は、裏面研削が完了した半導体ウエハのデバイス面からバックグラインドテープを剥がす際に、パッドであるＡｕメッキ膜の一部が再配線の上面から剥がれてしまうという現象が本発明者によって見出された。また、例えば剥離した部分のパッドが折れ曲がって未剥離のパッド部に折れ重なるという現象が本発明者によって見出された。
近年、例えば数十Ｖの高電圧で動作するパワーＭＩＳトランジスタなどの高耐圧あるいは高電圧用トランジスタなどにおいては、トランジスタと外部接続端子との間を接続する配線の電気抵抗に起因するＯＮ抵抗の上昇が深刻な問題となっている。その対策として、トランジスタから外部接続端子までの配線長を短くしようとすると、外部接続端子の数を増やさなければならないため、配線設計が煩雑になるという問題が生じる。
本発明の目的は、再配線の上面にワイヤボンディング用のパッドを形成する半導体集積回路装置において、パッドの剥離を抑制することのできる技術を提供することにある。
本発明の他の目的は、再配線を有する半導体集積回路装置において、配線設計の自由度を向上させることのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの実施態様を簡単に説明すれば、次のとおりである。
（１）本発明の一実施態様である半導体集積回路装置は、以下を含んでいる：
（ａ）デバイス面を有する半導体基板、
（ｂ）前記デバイス面に形成された複数の半導体素子、および前記複数の半導体素子間を接続する複数層の配線、
（ｃ）前記デバイス面の上部を覆う保護膜、
（ｄ）前記複数層の配線のうちの最上層の配線の一部によって構成され、前記保護膜に形成されたパッド開口から露出する第１パッド、
（ｅ）前記保護膜の上部に形成され、前記パッド開口を通じて前記第１パッドに電気的に接続された再配線、
（ｆ）前記再配線の上面の少なくとも一部、および前記再配線の側面の少なくとも一部を覆うように一体形成された第２パッド。
（２）また、本発明の一実施態様である半導体集積回路装置の製造方法は、以下の工程を含んでいる：
（ａ）複数の半導体素子、および前記複数の半導体素子間を接続する複数層の配線が形成された半導体ウエハのデバイス面の上部を保護膜で被覆する工程、
（ｂ）前記保護膜をエッチングしてパッド開口を形成し、前記複数層の配線のうちの最上層の配線の一部を前記パッド開口から露出させることによって、第１パッドを形成する工程、
（ｃ）前記第１パッドの上面を含む前記デバイス面上に金属シード膜を形成する工程、
（ｄ）前記金属シード膜上に、前記第１パッドが内側に含まれる第１開口を有する第１フォトレジスト膜パターンを形成する工程、
（ｅ）前記第１開口の内側の前記金属シード膜の上面に、電解メッキにより再配線を形成する工程、
（ｆ）前記デバイス面上に、前記再配線の上面の少なくとも一部、および前記再配線の側面の少なくとも一部が内側に含まれる第２開口を有する第２フォトレジスト膜パターンを形成する工程、
（ｇ）前記第２開口の内側の前記再配線の上面および側面に、電解メッキにより第２パッドを一体に形成する工程、
（ｈ）前記工程（ｇ）の後、前記第１および第２フォトレジスト膜パターンを除去する工程。
（ｉ）前記工程（ｈ）の後、前記第１フォトレジスト膜パターンで覆われていた領域の前記金属シード膜を除去する工程。
（３）また、本発明の一実施態様である半導体集積回路装置は、以下を含んでいる：
半導体集積回路装置の外部接続端子を構成する第１再配線と、前記外部接続端子を構成せずに配線同士を互いに電気的に接続する第２再配線とを含み、
前記第１再配線には第２パッドが設けられ、前記第２再配線には前記第２パッドが設けられていない。
（４）また、本発明の一実施態様である半導体集積回路装置は、以下を含んでいる：
第１の線幅を有するＡ再配線と、前記第１の線幅よりも広い第２の線幅を有するＢ再配線とを含み、
前記Ｂ再配線は、前記半導体集積回路装置の外部接続端子と電気的に接続され、
前記Ｂ再配線は、複数のパッド開口を通じて複数の第１パッドに電気的に接続され、
前記複数のパッド開口の数は、前記Ｂ再配線に接続される前記外部接続端子の数よりも多い。
（５）また、本発明の一実施態様である半導体集積回路装置は、表面保護膜に形成されたパッド開口から露出する第１パッドあるいは第１配線と、前記表面保護膜の上部に形成され、前記パッド開口を通じて前記第１パッドあるいは前記第１配線に電気的に接続された第３再配線を有し、前記第３再配線に電気的に接続される前記第１配線あるいは前記第１パッドの数は、前記第３再配線に電気的に接続されるワイヤ（外部接続端子）の本数よりも多く構成される。
（６）また、本発明の一実施態様である半導体集積回路装置は、表面保護膜に形成されたパッド開口から露出する第１パッドあるいは第２配線と、前記表面保護膜の上部に形成され、前記パッド開口を通じて前記第１パッドあるいは前記第２配線に電気的に接続された第４再配線を有し、前記第２配線に形成されるパッド開口の数は、第４再配線に電気的に接続されるボンディングワイヤ（外部接続端子）の本数よりも多く構成される。
（７）また、本発明の一実施態様である半導体集積回路装置は、表面保護膜に形成されたパッド開口から露出する第１パッドあるいは第３配線と、前記表面保護膜の上部に形成され、前記パッド開口を通じて前記第１パッドあるいは前記第３配線に電気的に接続された第５および第６再配線を有し、前記第１パッドあるいは前記第５再配線の線幅は、前記第１パッドあるいは第６再配線の線幅よりも広く構成され、前記第５再配線と前記第１パッドあるいは前記第３配線とを接続する前記パッド開口の数は、前記第６再配線と前記第１パッドあるいは前記第３配線とを接続する前記パッド開口の数よりも多く構成される。
（８）また、本発明の一実施態様である半導体集積回路装置は、表面保護膜に形成されたパッド開口から露出する第１パッドあるいは第３配線と、前記表面保護膜の上部に形成され、前記パッド開口を通じて前記第１パッドあるいは前記第３配線に電気的に接続された第５および第６再配線を有し、前記第１パッドあるいは前記第５再配線の線幅は、前記第１パッドあるいは前記第６再配線の線幅よりも広く構成され、前記第５再配線に電気的に接続される前記第１パッドあるいは前記第３配線の数は、前記第６再配線に電気的に接続される前記第１パッドあるいは前記第３配線の数よりも多く構成される。
（９）また、本発明の一実施態様である半導体集積回路装置は、表面保護膜に形成されたパッド開口から露出する第１パッドあるいは第４配線と、前記表面保護膜の上部に形成され、前記パッド開口を通じて前記第１パッドあるいは前記第４配線に電気的に接続された第５再配線を有し、前記第５再配線は放熱用として構成される。
本願において開示される実施態様のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
再配線の上面にワイヤボンディング用のパッドを形成する半導体集積回路装置において、再配線の上面からパッドが剥離する不具合を抑制することができる。
また、再配線を有する半導体集積回路装置において、配線設計の自由度を向上させることができる。
本発明の実施の形態である半導体集積回路装置の回路ブロック図である。 本発明の実施の形態である半導体集積回路装置が形成された半導体チップの平面図である。 図２の一部を拡大して示す平面図である。 図３のＡ−Ａ線に沿った断面図である。 図２の一部を拡大して示す平面図である。 図５のＢ−Ｂ線に沿った断面図である。 本発明の実施の形態である半導体集積回路装置の製造方法を示す断面図である。 図７に続く半導体集積回路装置の製造方法を示す断面図である。 図８に続く半導体集積回路装置の製造方法を示す断面図である。 図９に続く半導体集積回路装置の製造方法を示す断面図である。 図１０に続く半導体集積回路装置の製造方法を示す断面図である。 図１１に続く半導体集積回路装置の製造方法を示す断面図である。 図１２に続く半導体集積回路装置の製造方法を示す断面図である。 図１３に続く半導体集積回路装置の製造方法を示す断面図である。 半導体集積回路装置の製造方法の別例を示す断面図である。 半導体集積回路装置の製造方法の別例を示す断面図である。 半導体集積回路装置の製造方法の別例を示す断面図である。 図１４に続く半導体集積回路装置の製造方法を示す断面図である。 図１８に続く半導体集積回路装置の製造方法を示す断面図である。 パッドが形成された再配線の斜視図である。 パッドが形成された再配線の斜視図である。 図１９に続く半導体集積回路装置の製造方法を示す断面図である。 図２２に続く半導体集積回路装置の製造方法を示す断面図である。 ワイヤが接続された半導体チップのデバイス面を示す平面図である。 ワイヤが接続された再配線の近傍の拡大断面図である。 図２３に続く半導体集積回路装置の製造方法を示す断面図である。 本発明の半導体集積回路装置の別例を示す断面図である。 図２の一部を拡大して示す平面の別例を示す平面図である。 図３のＡ−Ａ線に沿った断面の別例を示す断面図である。 図５のＢ−Ｂ線に沿った断面の別例を示す断面図である。 パッドが形成された再配線の別例を示す斜視図である。 パッドが形成された再配線の別例を示す斜視図である。 本発明の半導体集積回路装置の別例を示す断面図である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。さらに、実施の形態を説明する図面においては、構成を分かり易くするために、平面図であってもハッチングを付す場合や、断面図であってもハッチングを省略する場合がある。
本実施の形態の半導体集積回路装置（半導体装置）は、例えば複数の半導体素子と、複数の半導体素子間を接続する複数層の配線（多層配線）とを有し、半導体素子と前記多層配線により半導体集積回路が構成される。以下、半導体集積回路装置の一例として、例えばハードディスク・ドライブ（ＨＤＤ）用ＩＣに適用したものを例示して説明する。
図１は、半導体集積回路装置の回路ブロック図である。図１に示すように、半導体集積回路装置は、例えば半導体チップ１Ａのデバイス面に形成された入出力（Ｉ／Ｏ）回路、アナログ回路、ＣＭＩＳ−ロジック回路、パワーＭＩＳ回路、およびメモリ回路を備え、半導体集積回路装置を構成している。
半導体集積回路装置を構成する上記回路のうち、ＣＭＩＳ−ロジック回路は、例えば動作電圧が１〜３ＶのＣＭＩＳトランジスタで構成されており、Ｉ／Ｏ回路およびメモリ回路は、例えば動作電圧が１〜３Ｖおよび５〜８ＶのＣＭＩＳトランジスタで構成されている。
動作電圧が１〜３ＶのＣＭＩＳトランジスタは、第１のゲート絶縁膜を有する第１のｎチャネル型ＭＩＳＦＥＴ(Metal Insulator Semiconductor Field Effect Transistoir)と、第１のゲート絶縁膜を有する第１のｐチャネル型ＭＩＳＦＥＴとで構成される。また、動作電圧が５〜８ＶのＣＭＩＳトランジスタは、第２のゲート絶縁膜を有す第２のｎチャネル型ＭＩＳＦＥＴと、第２のゲート絶縁膜を有す第２のｐチャネル型ＭＩＳＦＥＴとで構成される。第２のゲート絶縁膜の膜厚は、第１のゲート絶縁膜の膜厚よりも厚く構成される。以下の説明では、ＭＩＳＦＥＴをＭＩＳトランジスタという。
また、アナログ回路は、例えば動作電圧が５〜８ＶのＣＭＩＳトランジスタ（またはバイポーラトランジスタ）と抵抗素子と容量素子とで構成されており、パワーＭＩＳ回路は、例えば動作電圧が５〜８ＶのＣＭＩＳトランジスタと動作電圧が２０Ｖ〜１００Ｖの高耐圧ＭＩＳトランジスタ（高耐圧素子）とで構成されている。
高耐圧ＭＩＳトランジスタは、例えば第３のゲート絶縁膜を有する第３のｎチャネル型ＭＩＳＦＥＴ、または第３のゲート絶縁膜を有する第３のｐチャネル型ＭＩＳＦＥＴ、あるいは両方で構成される。ゲート電極とドレイン領域との間、またはゲート電極とソース領域との間に２０Ｖ〜１００Ｖの電圧が印加される場合、第３のゲート絶縁膜の膜厚は、第２のゲート絶縁膜の膜厚よりも厚くなるように構成される。
図２は、上記回路が形成された半導体チップ１Ａの一例を示す全体平面図、図３は、図２の破線Ｘで囲まれた領域の拡大平面図、図４は、図３のＡ−Ａ線に沿った断面図、図５は、図２の破線Ｙで囲まれた領域の拡大平面図、図６は、図５のＢ−Ｂ線に沿った断面図である。なお、図２８は図５の別例を示す拡大平面図である。また、図２に示す再配線１５およびパッド１８を、図２８に示す平面パターンの形状で構成してもよい、さらに、図５および図２８に示す平面パターンの形状の再配線１５およびパッド１８を混在させてもよいことは勿論である。
図４に示すように、例えばｐ型の単結晶シリコンからなる半導体基板１Ｐにはｐ型ウエル２および素子分離溝３が形成されており、素子分離溝３の内部には、例えば酸化シリコン膜からなる素子分離絶縁膜３ａが埋め込まれている。
上記ｐ型ウエル２上にはｎチャネル型ＭＩＳトランジスタ（Ｑｎ）が形成されている。ｎチャネル型ＭＩＳトランジスタ（Ｑｎ）は、素子分離溝３で規定された活性領域のｐ型ウエル２に形成されたソース領域ｎｓおよびドレイン領域ｎｄと、ｐ型ウエル２上にゲート絶縁膜ｎｉを介して形成されたゲート電極ｎｇとを有している。なお、実際の半導体基板１Ｐには、さらにｎ型ウエル、ｐチャネル型ＭＩＳトランジスタ、抵抗素子、容量素子などの半導体素子が形成されているが、図４には、半導体集積回路装置を構成する半導体素子の一例として、ｎチャネル型ＭＩＳトランジスタ（Ｑｎ）が示されている。半導体素子の一例であるｎチャネル型ＭＩＳトランジスタ（Ｑｎ）のソース領域ｎｓ、ドレイン領域ｎｄおよびゲート電極ｎｇは、後述する多層配線を介して他の半導体素子あるいは電源配線に電気的に接続されている。
上記ｎチャネル型ＭＩＳトランジスタ（Ｑｎ）の上部には、半導体素子間を接続する金属膜からなる配線が形成されている。半導体素子間を接続する配線は、一般に３層〜１０層程度の多層配線構造を有しているが、図４には、多層配線の一例として、Ａｌ合金を主体とする金属膜で構成された３層配線（第１層Ａｌ配線５、第２層Ａｌ配線７、第３層Ａｌ配線９）が示されている。また、ｎチャネル型ＭＩＳトランジスタ（Ｑｎ）と第１層Ａｌ配線５との間、第１層Ａｌ配線５と第２層Ａｌ配線７との間、および第２層Ａｌ配線７と第３層Ａｌ配線９との間には、それぞれ酸化シリコン膜などからなる層間絶縁膜４、６、８と、３層配線間を電気的に接続するプラグｐ１、ｐ２、ｐ３が形成されている。
上記層間絶縁膜４は、例えば半導体素子を覆うように、半導体基板上１Ｐ上に形成され、第１層Ａｌ配線５はこの層間絶縁膜４上に形成される。第１層Ａｌ配線５は、例えば層間絶縁膜４に形成されたプラグｐ１を介して半導体素子であるｎチャネル型ＭＩＳトランジスタ（Ｑｎ）のソース領域ｎｓ、ドレイン領域ｎｄ、ゲート電極ｎｇに電気的に接続される。第２層Ａｌ配線７は、例えば層間絶縁膜６に形成されたプラグｐ２を介して第１層Ａｌ配線５に電気的に接続される。第３層Ａｌ配線９は、例えば層間絶縁膜８に形成されたプラグｐ３を介して第２層Ａｌ配線７に電気的に接続される。プラグｐ１、ｐ２、ｐ３は金属膜、例えばＷ（タングステン）膜で構成される。
なお、多層配線（３層配線）を化学的機械研磨法(ＣＭＰ法)によりＣｕを主体とする金属膜で形成する場合は、配線とプラグとを一体に形成するデュアルダマシン法で形成してよいことは勿論である。また、層間絶縁膜４、６、８は、炭素を含む酸化シリコン膜（ＳｉＯＣ膜）、窒素と炭素を含む酸化シリコン膜（ＳｉＣＯＮ膜）、フッ素を含む酸化シリコン膜（ＳｉＯＦ膜）の単層膜または積層膜で構成してよいことは勿論である。
多層配線の最上層の配線層である上記第３層Ａｌ配線９の上部には、ファイナルパッシベーション膜として、例えば酸化シリコン膜、窒化シリコン膜などの単層膜、あるいはこれらの２層膜からなる表面保護膜（保護膜）１０が形成されている。そして、この表面保護膜１０に形成されたパッド開口１０ａの底部に露出した最上層の配線層である第３層Ａｌ配線９は、電極パッドであるＡｌパッド（第１電極パッド）９ａを構成している。
上記第３層Ａｌ配線９は、電極パッドに限らず、例えば電極パッドに一体に形成される配線、電極パッドに接続されない配線などを構成する。電極パッドに接続されない配線は、半導体素子間あるいは回路間を電気的に接続し、半導体集積回路を構成する配線として使用される。
上記表面保護膜１０の上部には、パッド開口１０ａの上方に開口１１ａを有する絶縁膜であるポリイミド樹脂膜（第２絶縁膜）１１が形成されている。また、ポリイミド樹脂膜１１の上部には、ポリイミド樹脂膜１１の開口１１ａ、および表面保護膜１０のパッド開口１０ａを通じてＡｌパッド９ａに電気的に接続された再配線１５が形成されている。
上記再配線１５は、例えばＣｕ膜１５ａの上部にＮｉ（ニッケル）膜１５ｂを積層した２層膜からなる金属膜で構成され、その膜厚は、下層の配線（第１層Ａｌ配線５、第２層Ａｌ配線７、第３層Ａｌ配線９）の膜厚よりも大きく構成される。すなわち、再配線１５は、下層のＡｌ配線（第１層Ａｌ配線５、第２層Ａｌ配線７、第３層Ａｌ配線９）に比べて電気抵抗が小さい導電膜によって構成され、下層の配線（第１層Ａｌ配線５、第２層Ａｌ配線７、第３層Ａｌ配線９）に比べて配線抵抗が小さくなるように構成されている。
図２は、半導体チップ１Ａのデバイス面上に形成された再配線１５、１５ａ、１５ｄ、１５Ｓ、１５Ｇのレイアウトの一例を示している。図２に示すように、半導体チップ１Ａの周辺部には、半導体集積回路装置の外部接続端子を構成する複数の再配線（第１再配線）１５が配置されている。半導体集積回路装置の外部接続端子を構成する再配線１５のそれぞれの一部（ボンディングエリア）には、パッド層であるパッド（第２電極パッド）１８が形成されている。パッド１８は金属膜、例えばＮｉ膜１９ａの上部にＡｕ膜１９ｂを積層した２層膜（図４および図６参照）で構成されている。パッド（第２電極パッド）１８は、特に限定されないが、半導体チップ１Ａの各辺に沿って一列に配置される。なお、パッド（第２電極パッド）１８は、半導体チップ１Ａの各辺に沿って千鳥状、あるいは３列以上の列となるように配置してもよいのは勿論である。
図４および図６に示すように、上記パッド１８は、例えば再配線１５の上面の一部および側面の一部を覆うように一体形成されている。また、図５に示すように、パッド１８は、再配線１５の対向する２辺１８ｘ、１８ｘ、およびそれと直角方向で対向する２辺１８ｙ、１８ｙのそれぞれの側面の一部に形成される。パッド１８を再配線１５の上面だけでなく側面にも形成した理由は、後述する半導体集積回路装置の製造工程の途中でパッド１８が再配線１５の表面から剥離するのを防ぐためである。
また、図２６を用いて後述するように、パッド１８を構成するＡｕ膜１９ｂは、Ｎｉ膜１５ｂなどに比べて樹脂（封止樹脂）２６との接着性が乏しいので、パッド１８（Ａｕ膜１９ｂ）を再配線１５の上面の一部、例えば再配線１５の外部接続端子と接続する領域（合わせ余裕を考慮した領域）に選択的に設けることにより、樹脂２６と再配線１５（Ｎｉ膜１５ｂ）との接着信頼性を向上することができる。すなわち、再配線１５の最表面をＮｉ膜１５ｂで構成することにより、樹脂２６と再配線１５との接着信頼性を向上させることができる。
半導体集積回路装置の外部接続端子を構成する上記再配線１５は、大別して信号入出力用の再配線１５と、電源（Ｖｃｃ、ＧＮＤ）供給用の再配線１５とからなる。信号入出力用の再配線１５は、信号入出力用の配線であるＡｌ配線（第１層Ａｌ配線５、第２層Ａｌ配線７、第３層Ａｌ配線９）と電気的に接続され、電源供給用の再配線１５は、電源供給用の配線であるＡｌ配線（第１層Ａｌ配線５、第２層Ａｌ配線７、第３層Ａｌ配線９）と電気的に接続されている。
図２に示すように、再配線１５ｄは、再配線１５よりも広い面積を有し、再配線１５ｄの配線幅（線幅）は、再配線１５の配線幅（線幅）よりも大きくなるように構成されている。また、再配線１５ｄに形成されたパッド１８ｄは、再配線１５に形成されたパッド１８よりも広い面積を有し、再配線１５ｄに形成されたパッド１８ｄの幅は、再配線１５に形成されたパッド１８の幅よりも大きくなるように構成されている。
例えば図３および図４に示す再配線１５ｄは、電源供給用の再配線１５ｄの一例であり、図５、図２８および図６に示す再配線１５は、信号入出力用の再配線１５の一例である。電源供給用の再配線１５ｄには、例えば複数個のパッド（Ａｌパッド）９ａが接続され、信号入出力用の再配線１５には、１個のパッド（Ａｌパッド）９ａが接続される。また、信号入出力用の再配線１５のパッド１８には１本の外部接続端子であるボンディングワイヤが電気的に接続されるのに対し、電源供給用の再配線１５ｄのパッド１８ｄには複数本のボンディングワイヤが電気的に接続される。このように、再配線１５、１５ｄは、半導体集積回路装置の外部接続端子を構成する。
図５、図２８および図６に示すように、パッド１８は、例えば再配線１５の上面および側面のそれぞれの一部を覆うように一体形成されている。すなわち。パッド１８は、略方形の平面パターン部と、パッド（Ａｌパッド）９ａに接続するために延在して形成される再配線１５の一部１８ｚに形成され、それぞれの側面の一部を覆うように形成されている。上記平面パターン部の幅は、パッド（Ａｌパッド）９ａに延在する配線部１５ｗの幅よりも大きく構成されている。パッド１８は、平面パターン部において、対向する２辺１８ｘ、１８ｘと、それと直角方向で対向する２辺１８ｙ、１８ｙの側面の一部とに形成されている。
パッド１８を再配線１５の上面だけでなく側面にも形成した理由は、図２２を用いて後述する半導体集積回路装置の製造工程の途中でパッド１８が再配線１５の表面から剥離するのを防ぐためである。パッド１８は、パッド（Ａｌパッド）９ａに接続するため延在して形成される再配線１５の側面の一部１８ｚに形成されので、それらの間の接触面積が大きくなり、パッド１８が再配線１５の表面から剥離するのをより確実に防ぐことができる。
図３および図４に示すように、例えば電源供給用の再配線１５ｄに形成されたパッド１８ｄは、信号入出力用の再配線１５に形成されたパッド１８よりも広い面積を有している。従って、パッド１８ｄを３辺以下の側面の一部に設けても、それらの間の接触面積が大きくなるので、図２２を用いて後述する半導体集積回路装置の製造工程の途中でパッド１８ｄが再配線１５の表面から剥離するのを防ぐことができる。
また、図２６を用いて後述するように、パッド１８を構成するＡｕ膜１９ｂは、Ｎｉ膜１５ｂなどに比べて樹脂（封止樹脂）２６との接着性が乏しい。図３および図４に示すように、パッド１８ｄ（Ａｕ膜１９ｂ）を再配線１５ｄの上面の一部、例えば再配線１５ｄの外部接続端子と接続する領域（合わせ余裕を考慮した領域）に選択的に設けることにより、樹脂２６と再配線１５ｄ（Ｎｉ膜１５ｂ）との接着信頼性を向上することができる。すなわち、再配線１５ｄの最表面をＮｉ膜１５ｂで構成することにより、樹脂（封止樹脂）２６と再配線１５ｄとの接着信頼性を向上させることができる。
なお、図２、図５、図２８および図６に示す信号入出力用の再配線１５においても、配置によりパッド９ａとパッド１８とを接続する領域（１５Ｃ）の長さが長くなる場合もあるので、パッド１８（Ａｕ膜１９ｂ）を再配線１５の上面の一部、例えば再配線１５の外部接続端子と接続する領域（合わせ余裕を考慮した領域）に選択的に設けることにより、樹脂２６と再配線１５（Ｎｉ膜１５ｂ）との接着信頼性を向上することができる。すなわち、再配線１５の最表面をＮｉ膜１５ｂで構成することにより、樹脂２６と再配線１５との接着信頼性を向上させることができる。
図２、３、４および後述する図２４に示すように、電源供給用の再配線１５ｄは、例えば半導体チップ１Ａの周辺部から半導体チップ１Ａの内部に延在して形成され、最上層の配線層である複数の開口１０ａを介して配線（第３層Ａｌ配線９）あるいは複数のパッド（Ａｌパッド）９ａに電気的に接続される。第３層Ａｌ配線９は、例えば、下層配線である複数の第２層Ａｌ配線７に電気的に接続され、複数の第２層Ａｌ配線７は、下層配線である複数の第１層Ａｌ配線５に電気的に接続され、複数の第１層Ａｌ配線５は、半導体素子に電気的に接続される。このように、再配線１５ｄは、多層配線を介して半導体素子あるいは半導体集積回路に電気的に接続される。また、パッド１８ｄに電気的に接続されるパッド（Ａｌパッド）９ａの数は、パッド１８ｄに電気的に接続されるボンディングワイヤ（外部接続端子）２０の本数よりも多く構成される。
再配線１５ｄは、複数の開口１０ａを介して複数の第３層Ａｌ配線９に電気的に接続され、再配線１５ｄに電気的に接続される第３層Ａｌ配線９の本数は、再配線１５ｄに電気的に接続されるボンディングワイヤ（外部接続端子）２０の本数よりも多く構成される。また、複数の第３層Ａｌ配線９のそれぞれは、複数の開口１０ａ（（Ａｌパッド）９ａ）を介して、再配線１５ｄに電気的に接続され、複数の第３層Ａｌ配線９のそれぞれに配置される開口１０ａの数は、再配線１５ｄに電気的に接続されるボンディングワイヤ（外部接続端子）２０の本数よりも多く構成される。なお、複数の第３層Ａｌ配線９の一部あるいは全部を一体に形成されるように構成してもよい。すなわち、第３層Ａｌ配線９は、例えば、スリットが形成された太い配線で構成してもよい。
このように、本実施の形態では、抵抗値の低い再配線１５ｄを太い配線幅（線幅）で構成し、開口１０ａを介して複数の第３層Ａｌ配線９あるいは複数のパッド（Ａｌパッド）９ａを介して半導体素子あるいは半導体集積回路に電気的に接続する。これにより、１本のボンディングワイヤ（外部接続端子）２０に対応して一個のパッド（Ａｌパッド）９ａを設け、その対をパッド（Ａｌパッド）９ａの数だけ複数設けた場合に比べ、ボンディングワイヤ（外部接続端子）２０の数を減らせるので、再配線１５および３層配線（第１層Ａｌ配線５、第２層Ａｌ配線７、第３層Ａｌ配線９）の配線設計の自由度を向上させることができる。
また、抵抗値が低い電源供給用の再配線１５ｄを太い配線幅（線幅）で構成し、第３層Ａｌ配線９あるいは複数のパッド（Ａｌパッド）９ａを介して半導体素子あるいは半導体集積回路に電気的に接続することで、ＯＮ抵抗を低減でき、電源などの電圧を安定にすることができるので、半導体素子あるいは半導体集積回路への電源供給を安定に行うことができる。また、半導体集積回路装置の特性を向上させることができる。
また、本実施の形態では、図２、図２４に示すように、パッド１８ａが１本のボンディングワイヤ（外部接続端子）２０に電気的に接続されるように対応した配線幅の再配線１５ａであっても、抵抗値の低い再配線１５ａを延在して設け、再配線１５ａを複数のパッド（Ａｌパッド）９ａあるいは第３層Ａｌ配線９を介して半導体素子あるいは半導体集積回路に電気的に接続させる。これにより、前述と同様にボンディングワイヤ（外部接続端子）２０の数を減らせるので、再配線１５および３層配線（第１層Ａｌ配線５、第２層Ａｌ配線７、第３層Ａｌ配線９）の線設計の自由度を向上させることができる。また、抵抗値が低い再配線１５を、複数のパッド（Ａｌパッド）９ａあるいは第３層Ａｌ配線９を介して半導体素子あるいは半導体集積回路に電気的に接続することで、ＯＮ抵抗を低減でき、電源などの電圧を安定にすることができるので、半導体素子あるいは半導体集積回路への信号・電圧の供給を安定に行うことができる。このように、再配線１５ａは、外部接続端子を構成する。
図２、図２８に示すように、再配線１５ｄの配線幅（線幅）は、信号入出力用の再配線１５Ｃの配線幅（線幅）より太く構成され、再配線１５ｄとパッド（Ａｌパッド）９ａあるいは第３層Ａｌ配線９とを電気的に接続するための開口１０ａの数は、再配線１５ｃとパッド（Ａｌパッド）９ａあるいは第３層Ａｌ配線９とを電気的に接続するための開口１０ａの数よりも多く構成される。また、再配線１５ｄに接続されるパッド（Ａｌパッド）９ａあるいは第３層Ａｌ配線９の数は、再配線１５ｃに接続されるパッド（Ａｌパッド）９ａあるいは第３層Ａｌ配線９の数よりも多く構成される。これにより、ＯＮ抵抗を低減でき、電源等の電圧を安定にすることができるので、半導体集積回路装置の特性を向上することができる。
以上、太い配線幅の再配線１５ｄとして、電源供給用の再配線を例示して説明したが、再配線１５ｄは電源供給用の再配線に限らず、信号を伝達する信号用の再配線を構成してもよい。例えば再配線１５ｄを１０Ｖ〜１００Ｖ程度の電圧を伝達する配線として用い、高耐圧ＭＩＳトランジスタ（高耐圧素子）のドレインに電気的に接続してもよい。また、高速動作のため、抵抗値を下げたい配線に太い配線幅の再配線１５ｄを用いてもよい。
図２に示すように、例えば半導体チップ１Ａの周辺部に配置された上記外部接続端子（再配線１５）の内側の領域には、半導体集積回路装置の外部接続端子を構成しない、あるいは外部接続端子に直接接続されない他の再配線１５Ｓ、１５Ｇが形成されている。これらの再配線１５Ｓ、１５Ｇは、３層配線の最上層の配線である第３層Ａｌ配線９同士を接続するための配線であり、実質的に第４層目の配線として機能している。すなわち、再配線１５Ｓ、１５Ｇは、外部接続端子に直接接続されない再配線１５であることから、これらの再配線１５Ｓ、１５Ｇには、パッド１８が形成されていない。
図２６を用いて後述するように、Ａｕ膜１９ｂは、Ｎｉ膜１５ｂなどに比べて樹脂（封止樹脂）２６との接着性が乏しいので、再配線１５Ｓ、１５Ｇにパッド１８（Ａｕ膜１９ｂ）を形成しないことにより、樹脂（封止樹脂）２６と再配線１５Ｓ、１５Ｇとの接着信頼性を向上させることができる。すなわち、再配線１５Ｓ、１５Ｇの最表面をＮｉ膜１５ｂで構成することにより、樹脂（封止樹脂）２６と再配線１５Ｓ、１５Ｇとの接着信頼性を向上させることができる。
このように、半導体素子間を接続する３層配線（第１層Ａｌ配線５、第２層Ａｌ配線７、第３層Ａｌ配線９）の最上層配線である第３層Ａｌ配線９の上部に表面保護膜１０を介して形成された再配線１５の一部（再配線１５Ｓ、１５Ｇ）を第４層目の配線（外部接続端子に直接接続されない配線）として利用することにより、３層配線（第１層Ａｌ配線５、第２層Ａｌ配線７、第３層Ａｌ配線９）の設計の自由度を向上させることができる。また、３層配線よりも電気抵抗が小さい再配線１５、１５ａ、１５ｄ、１５Ｓ、１５Ｇを第４層目の配線として利用することにより、半導体素子間を接続する配線の抵抗を低減することができるので、例えばパワーＭＩＳ回路を構成する高耐圧ＭＩＳトランジスタのＯＮ抵抗を低減することができる。すなわち、単位面積当たりのＯＮ抵抗を低減できるので、高耐圧素子を含む回路の占有面積を低減し、チップ面積の低減を図ることができる。
再配線１５Ｓは、例えば信号を伝達する信号用配線を構成し、下層のＡｌ配線同士間を電気的に接続する。再配線１５Ｇの配線幅は、再配線１５Ｓの配線幅よりも大きく構成される。
再配線１５Ｓは、例えば信号を伝達する信号用配線を構成し、下層配線である複数の第３層Ａｌ配線９に電気的に接続される。このように、再配線１５Ｓは、下層の３層配線（第１層Ａｌ配線５、第２層Ａｌ配線７、第３層Ａｌ配線９）同士の間を電気的に接続し、下層の配線層を介して半導体素子（Ｃ１、Ｃ２）あるいは回路（Ｃ１、Ｃ２）に電気的に接続される。再配線１５Ｇの配線幅は、再配線１５Ｓの配線幅よりも大きく構成される。
上記再配線１５Ｓ、１５Ｇのうち、再配線１５Ｓよりも面積の大きい再配線１５Ｇは、例えば下層の電源供給用Ａｌ配線同士を接続する配線である。
再配線１５Ｇは、例えば図３に示す再配線１５ｄと同様に、下層配線である複数の第３層Ａｌ配線９に電気的に接続され、複数の第３層Ａｌ配線９は、下層配線である複数の第２層Ａｌ配線７に電気的に接続される。複数の第２層Ａｌ配線７は、例えば下層配線である複数の第１層Ａｌ配線５に電気的に接続され、複数の第１層Ａｌ配線５は、半導体素子に電気的に接続される。これにより、ＯＮ抵抗を低減でき、電源等の電圧を安定にすることができる。
なお、特に限定されないが、例えば再配線１５Ｇは、第３層Ａｌ配線９を介して再配線１５ｄに電気的に接続される。すなわち、表面保護膜１０に形成された開口１０ａから露出するパッド（Ａｌパッド）９ａは、第３層Ａｌ配線９を通じて再配線１５に電気的に接続され、再配線１５Ｇは放熱用として構成される。
このように、電源供給用Ａｌ配線に接続される再配線１５Ｇの面積を大きくすることにより、再配線１５Ｇが放熱板として機能するので、例えばパワーＭＩＳ回路を構成する高耐圧ＭＩＳトランジスタなどから発生する熱の一部を半導体チップ１Ａのデバイス面側から逃がすことが可能となる。これにより、半導体集積回路装置の特性を向上させることができる。なお、再配線１５Ｇで、例えば信号を伝達する信号用配線、例えば１０Ｖ〜１００Ｖの電圧を伝達する信号用配線を構成しても同様の効果を奏することができる。また、再配線１５Ｇを、例えば高耐圧ＭＩＳトランジスタ（高耐圧素子）のドレインに電気的に接続することもできる。
また、再配線１５Ｇに接続に電気的に接続される複数の第３層Ａｌ配線９は、例えばそれぞれが一体に形成されるように構成してもよく、例えばスリットが形成された太い配線で構成してもよい。これにより、放熱性を向上できる。また、再配線１５Ｇに接続に電気的に接続される複数の第２層Ａｌ配線７は、例えばそれぞれが一体に形成されるように構成してもよく、例えばスリットが形成された太い配線で構成してもよい。これにより、放熱性を向上できる。
再配線１５Ｇの配線幅は、再配線１５Ｓの配線幅よりも大きく構成され、再配線１５Ｇと第３層Ａｌ配線９とを電気的に接続するための開口１０ａの数は、再配線１５Ｓと第３層Ａｌ配線９とを電気的に接続するための開口１０ａの数よりも多く構成される。また、再配線１５Ｇに電気的に接続される第３層Ａｌ配線９の数は、再配線１５Ｓに電気的に接続される第３層Ａｌ配線９の数よりも多く構成される。これにより、ＯＮ抵抗を低減でき、電源等の電圧を安定にすることができるので、半導体集積回路装置の特性を向上することができる。
次に、本実施の形態の半導体集積回路装置（半導体装置）の製造方法を工程順に説明する。図７は、通常の製造方法に従って、半導体ウエハ１のデバイス面に半導体集積回路装置を構成する半導体素子およびそれらを接続する３層配線（第１層Ａｌ配線５、第２層Ａｌ配線７、第３層Ａｌ配線９）を形成した後、第３層Ａｌ配線９の上部に表面保護膜１０を堆積した状態を示している。
すなわち、図７は、複数の半導体素子（例えばｎチャネル型ＭＩＳトランジスタＱｎなど）、および複数の半導体素子間を接続する複数層の配線（第１層Ａｌ配線５、第２層Ａｌ配線７、第３層Ａｌ配線９）が形成された半導体ウエハ１のデバイス面の上部を表面保護膜１０で被覆する工程を示している。表面保護膜１０は、例えば酸化シリコン膜、窒化シリコン膜またはこれらの２層膜で構成され、複数層の配線のうちの最上層の配線（第３層Ａｌ配線９）の上部にＣＶＤ(Chemical vapor Deposition)法で形成される。なお、図７には、半導体集積回路装置を構成する半導体素子として、ｎチャネル型ＭＩＳトランジスタ（Ｑｎ）のみが示されている。
次に、図８に示すように、例えばフォトレジスト膜をマスクにしたドライエッチングにより、表面保護膜１０をエッチングしてその一部にパッド開口１０ａを形成し、第３層Ａｌ配線９の一部を露出させることによって、電極パッドであるＡｌパッド９ａを形成する。
次に、図９に示すように、例えば表面保護膜１０の上部に絶縁膜であるポリイミド樹脂膜（第２絶縁膜）１１を堆積した後、フォトレジスト膜をマスクにしたドライエッチングにより、Ａｌパッド９ａの上方のポリイミド樹脂膜１１に開口１１ａを形成し、Ａｌパッド９ａを露出させる。すなわち、Ａｌパッド９ａの上部のポリイミド樹脂膜１１をエッチングしてＡｌパッド９ａを露出させる。
次に、図１０に示すように、例えば半導体ウエハ１の表面全体に、Ｃｕ（銅）の電解メッキのためのシード膜（金属シード膜）１２を堆積する。すなわち、Ａｌパッド９ａの上面を含むデバイス面上にシード膜１２を形成する。シード膜１２は、例えばスパッタリング法で堆積した膜厚２５０ｎｍ程度のＣｕ（銅）膜からなる。なお、図示は省略するが、上記Ｃｕ（銅）膜の堆積に先立ち、半導体ウエハ１の表面全体にＣｕ（銅）の拡散防止用のバリアメタル膜を堆積する。バリアメタル膜は、例えばスパッタリング法で堆積した膜厚７５ｎｍ程度のＣｒ（クロム）膜からなる。従って、シード膜１２は、実質的にバリアメタル膜（Ｃｒ膜）とＣｕ（銅）膜の２層膜で構成される。なお、Ｃｒ膜に代わるバリアメタル膜として、Ｔｉ（チタン）膜、ＴｉＮ（窒化チタン）膜、ＷＮ（窒化タングステン）膜などを使用することもできる。
次に、図１１に示すように、例えば半導体ウエハ１の表面全体に膜厚８〜１２μｍ程度のフォトレジスト膜を堆積した後、このフォトレジスト膜を露光・現像することによって、その一部に開口（第１開口）１４を有するフォトレジスト膜パターン１３を形成する。
次に、図１２に示すように、例えばフォトレジスト膜パターン１３の開口１４の底部に露出したシード膜１２の表面に電解メッキ法で膜厚６〜８μｍ程度のＣｕ（銅）膜１５ａを堆積し、続いてＣｕ（銅）膜１５ａの表面に膜厚１〜３μｍ程度のＮｉ（ニッケル）膜１５ｂを堆積する。これにより、Ｃｕ（銅）膜１５ａとＮｉ（ニッケル）膜１５ｂの２層膜からなる再配線１５が形成される。すなわち、開口１４の内側のシード膜１２の上面に電解メッキによって再配線１５を形成する。
なお、Ｃｕ（銅）膜１５ａの下層にはシード膜１２が形成されているので、再配線１５は、シード膜１２、Ｃｕ（銅）膜１５ａおよびＮｉ（ニッケル）膜１５ｂの３層膜で構成されるとも言える。また、再配線１５の最表面をＮｉ（ニッケル）膜１５ｂで構成した理由の一つは、図２６を用いて後述するパッケージング工程で半導体基板１を封止する樹脂２６と再配線１５との接着性を向上させるためである。すなわち、Ｎｉ（ニッケル）膜１５ｂはＣｕ（銅）膜１５ａに比べて樹脂との接着性が良好であるため、再配線１５の最表面をＮｉ（ニッケル）膜１５ｂで構成することにより、樹脂２６と再配線１５との接着信頼性を向上させることができる。
次に、図１３に示すように、例えば上記フォトレジスト膜パターン１３を残したまま、半導体ウエハ１の表面全体に第２のフォトレジスト膜を堆積し、続いてフォトレジスト膜を露光・現像することによって、再配線１５の一部が露出する開口（第２開口）１７を有するフォトレジスト膜パターン１６を形成する。このとき、開口１７の底部のフォトレジスト膜パターン１３も露光・現像されるので、開口１７に再配線１５の側面の一部が露出する。このように、半導体基板１上にフォトレジスト膜パターン１３を残したままで第２のフォトレジスト膜パターン１６を形成することにより、製造工程数を減らすことができる。すなわち、半導体ウエハ１のデバイス面上に、再配線１５の上面の少なくとも一部、および再配線１５の側面の少なくとも一部が内側に含まれる第２の開口１７を有する第２のフォトレジスト膜パターン１６を形成する。
次に、図１４に示すように、フォトレジスト膜パターン１６の開口１７に露出した再配線１５の表面（上面および側面）に電解メッキ法で膜厚０．５〜０．９μｍ程度のＮｉ（ニッケル）膜１９ａを堆積し、続いてＮｉ（ニッケル）膜１９ａの表面に膜厚０．８〜１．２μｍ程度のＡｕ（金）膜１９ｂを堆積する。Ａｕ（金）膜１９ｂを形成するためのメッキ液としては、亜硫酸金ナトリウム系のメッキ液などが好適なものとして例示できる。これにより、再配線１５のボンディングエリアにＮｉ（ニッケル）膜１９ａとＡｕ（金）膜１９ｂの２層膜からなるパッド１８が形成される。このように、本実施の形態では、第２の開口１７の内側の前記再配線１５の上面および側面に、電解メッキによりパッド１８を一体に形成する。
なお、上記フォトレジスト膜パターン１３、１６の膜厚によっては、フォトレジスト膜１６の露光・現像時に開口１７の底部のフォトレジスト膜パターン１３が十分に露光・現像される場合もある。この場合は、図１５に示すように、再配線１５の側壁が完全に露出し、パッド１８の下端部が再配線１５の側壁の底部まで達する。すなわち、再配線１５の側壁が完全に露出し、パッド１８の下端部が再配線１５の側壁の底部まで達するようになる。なお、図２９は図４に対応し、図３０は図６に対応する図である。また、後述するが、図３１は図２０に対応し、図３２は図２１に対応する図である。
しかしながら、パッド１８の剥離を抑制するためには、パッド１８と再配線１５との接着面積をより広くすることが望ましい。従って、この場合は、図１６に示すように、フォトレジスト膜パターン１３を除去し、再配線１５の側壁を完全に露出させてからフォトレジスト膜パターン１６を堆積してもよい。
前述したように、パッド１８は、半導体集積回路装置の外部接続端子を構成する再配線１５のみに形成し、例えば図２に示した再配線１５Ｓ、１５Ｇのように、外部接続端子を構成しない再配線１５にはパッド１８を形成しない。従って、パッド１８を形成する工程では、外部接続端子を構成しない再配線１５の表面全体をフォトレジスト膜パターン１６で覆っておく。
また、パッド１８は、外部接続端子を構成する再配線１５のボンディングエリアのみに形成する。例えばすべての再配線１５、１５ａ、１５ｄ、１５Ｓ、１５Ｇの表面全体にパッド１８を形成すれば、フォトレジスト膜パターン１６に開口１７を形成するためのフォトマスクが不要となり、工程も簡略化される。しかし、Ａｕ（金）膜１９ｂは、Ｎｉ（ニッケル）膜などに比べて樹脂２６との接着性が乏しいので、再配線１５、１５ａ、１５ｄ、１５Ｓ、１５Ｇの表面全体にＡｕ（金）膜１９ｂを形成すると、樹脂２６と再配線１５、１５ａ、１５ｄ、１５Ｓ、１５Ｇとの接着信頼性が低下する。また、再配線１５、１５ａ、１５ｄ、１５Ｓ、１５Ｇの表面全体にＡｕ（金）膜１９ｂを形成すると、高価なＡｕの使用量が増加する。
また、パッド１８をＮｉ（ニッケル）膜１９ａとＡｕ（金）膜１９ｂの２層膜で構成する理由は、再配線１５とパッド１８との接着性を向上させるためである。すなわち、パッド１８をＡｕ（金）膜１９ｂだけで構成した場合には、図１７に示すように、再配線１５の側面において、Ｃｕ（銅）膜１５ａとＡｕ（金）膜１９ｂとが直接接触することになる。しかし、Ｃｕ（銅）膜１５ａとＡｕ（金）膜１９ｂは相互の接着力が弱いので、この場合は、再配線１５の側面において、パッド１８が再配線１５から剥離し易くなる。そこで、Ｃｕ（銅）膜１５ａとＡｕ（金）膜１９ｂの両者に対して接着力の高いＮｉ（ニッケル）膜１９ａを間に介在させることにより、再配線１５の側面におけるパッド１８の剥離を抑制することができる。
次に、図１８に示すように、不要となった２層のフォトレジストパターン膜１３、１６を除去溶剤あるいはアッシングなどによって除去する。すなわち、第１および第２のフォトレジストパターン膜１３、１６を除去する。
次に、図１９に示すように、フォトレジスト膜パターン１３を除去した領域に露出した不要のシード膜１２（バリアメタル膜とＣｕ（銅）膜の２層膜）をウェットエッチングによって除去する。すなわち、第１のフォトレジストパターン膜１３で覆われていた領域のシード膜１２を除去する。ここで、Ｃｕ（銅）膜の除去には、例えば２５℃程度の過酸化水素水による７〜１３秒程度のウェットエッチング処理を用いる。また、バリアメタル膜（Ｃｒ（クロム）膜）の除去には、例えば２５℃程度の過マンガン酸カリウムとメタケイ酸ナトリウムの混合液などによる１７〜２３分程度のウェットエッチング処理を用いる。
上記のウェットエッチング処理を行うと、再配線１５の表面では、パッド１８の一部を構成するＮｉ（ニッケル）膜１９ａが電池作用によってサイドエッチングされ、その分、再配線１５とＮｉ（ニッケル）膜１９ａとの接触面積が減少する。
ここまでの工程により、再配線１５およびパッド１８が完成し、半導体集積回路装置を製造するための前工程（ウエハプロセス）が終了する。
図２０は、大面積の再配線１５（例えば再配線１５ｄ）とそのボンディングエリアに形成されたパッド１８を示す斜視図であり、図２１は、小面積の再配線１５とそのボンディングエリアに形成されたパッド１８を示す斜視図である。また、再配線１５の側壁を完全に露出させる場合（図１５参照）は、図２０は図３１に示すように構成され、図２１は図３２に示すように構成される。
次に、上記半導体ウエハ１を薄型化するために、その裏面を研削する。半導体ウエハ１を薄型化する目的は、半導体ウエハ１から得られる半導体チップ１Ａを封止するＩＣパッケージを薄型化するためである。半導体ウエハ１を薄型化するには、半導体ウエハ１を図示しないスクライバに取り付け、図２２に示すように、裏面をグラインダ２２で研削する。このとき、半導体ウエハ１のデバイス面にバックグラインドテープ（保護テープ）２３を貼り付けておき、デバイス面が汚染されたり、ダメージを受けたりしないようにする。この裏面研削により、半導体ウエハ１の厚さは、１５０μｍ〜４００μｍ程度になる。すなわち、この工程は、半導体ウエハ１のデバイス面上にバックグラインドテープ２３を貼り付けた後、上記半導体ウエハ１の裏面を研削することにより、上記半導体ウエハ１を薄型化する工程である。この半導体ウエハ１の裏面を研削する技術は、ワイヤボンディングまたは半田ボールを接続する半導体集積回路装置で採用される。
図２２に示すように、半導体ウエハ１のデバイス面にバックグラインドテープ２３を貼り付けると、その一部が再配線１５の上面やパッド１８の上面にも貼り付けられる。そのため、再配線１５とパッド１８の密着力が低い場合は、裏面研削の完了後に、半導体ウエハ１のデバイス面からバックグラインドテープ２３を引き剥がした際、パッド１８が再配線１５の表面から剥離する恐れがある。そして、剥離したパッド１８は、例えば折れ曲がってパッド１８の未剥離部に折れ重なるなど、後述するワイヤボンディングの弊害を引き起こす。
前述したように、本実施の形態の製造方法によれば、再配線１５を形成した後、不要となったシード膜１２を除去する工程（図１９参照）で、パッド１８の一部を構成するＮｉ（ニッケル）膜１９ａがサイドエッチングされ、再配線１５とパッド１８の密着力が低下する。しかし、本実施の形態では、再配線１５の上面だけでなく側面にもパッド１８を形成するので、再配線１５とパッド１８との接触面積が大きくなり、その分、両者の接着力も大きくなる。これにより、半導体ウエハ１のデバイス面からバックグラインドテープ２３を引き剥がす際、パッド１８が再配線１５の表面から剥離する不具合が抑制される。
前記図５、図２８および図６に示すように、パッド１８は、略方形の平面パターン部と、パッド（Ａｌパッド）９ａに延在する配線の一部１８ｚに形成され、それぞれの側面の一部を覆うように形成される。上記平面パターン部の幅は、パッド（Ａｌパッド）９ａに延在する配線部の幅（１５ｗ）よりも大きく構成される。パッド１８は、平面パターン部において、対向する２辺１８ｘ、１８ｘの側面の一部と、２辺１８ｘ、１８ｘと直角方向で対向する２辺１８ｙ、１８ｙの側面の一部とに形成される。パッド１８は、パッド（Ａｌパッド）９ａに延在する配線の側面の一部に形成される。これにより、再配線１５とパッド１８との間の接触面積が大きくなるので、半導体ウエハ１のデバイス面からバックグラインドテープ２３を引き剥がす際、パッド１８が再配線１５の表面から剥離するのを防ぐことができる。
また、前記図３および図４に示すように、例えば電源供給用の再配線１５ｄに形成されたパッド１８ｄは、信号入出力用の再配線１５に形成されたパッド１８よりも広い面積を有している。従って、パッド１８ｄを、３辺以下の側面（１８ｘ、１８ｘ、１８ｙ）の一部に設けても、再配線１５とパッド１８ｄとの間の接触面積が大きくなるので、半導体ウエハ１のデバイス面からバックグラインドテープ２３を引き剥がす際、パッド１８ｄが再配線１５の表面から剥離するのを防ぐことができる。
次に、半導体ウエハ１をダイシングする。すなわち、半導体ウエハ１のデバイス面上からバックグラインドテープ２３を除去した後、半導体ウエハ１を個片化することにより、前記図２〜図６に示した半導体チップ１Ａが得られる。
次に、図２３に示すように、半導体チップ１Ａをリードフレームのダイパッド部（実装ベース）２５Ｄ上に搭載し、リードフレームのリード２５Ｌと半導体チップ１Ａのパッド１８をワイヤ２０で電気的に接続する。すなわち、半導体チップ１Ａの裏面をリードフレームのダイパッド部２５Ｄ上に固定した後、半導体チップ１Ａのパッド１８とリード２５Ｌとをワイヤ２０で電気的に接続する。
図２４は、ワイヤ２０が接続された半導体チップ１Ａのデバイス面を示す平面図であり、図２５は、再配線１５の近傍の拡大断面図である。ワイヤ２０は、例えばＣｕ（銅）合金あるいはＡｕ（金）からなり、例えば熱と超音波を併用したボールボンディング法によってリード２５Ｌおよびパッド１８に接続される。
図３、図４、図２４、に示すように、例えば電源供給用の再配線１５ｄは、半導体チップ１Ａの周辺部から半導体チップ１Ａの内部方向に延在して形成され、複数のパッド（Ａｌパッド）９ａを介して半導体素子あるいは半導体集積回路に電気的に接続される。また、複数の開口１０ａを介してパッド１８ｄに電気的に接続される第３層Ａｌ配線９あるいはパッド（Ａｌパッド）９ａの数は、パッド１８ｄに電気的に接続されるワイヤ（外部接続端子）２０の本数よりも多く構成される。
また、再配線１５ｄに電気的に接続される第３層Ａｌ配線９の本数は、再配線１５ｄに電気的に接続されるワイヤ（外部接続端子）２０の本数よりも多く構成される。また、複数の第３層Ａｌ配線９のそれぞれに形成される複数の開口１０ａの数は、再配線１５ｄに電気的に接続されるワイヤ（外部接続端子）２０の本数よりも多く構成される。
抵抗値の低い再配線１５ｄは、太い配線幅で構成され、複数の第３層Ａｌ配線９あるいは複数の開口１０ａ（パッド（Ａｌパッド）９ａ）を介して半導体素子あるいは半導体集積回路に電気的に接続される。すなわち、表面保護膜１０に形成された開口１０ａから露出する第３層Ａｌ配線９あるいはパッド（Ａｌパッド）９ａは、開口１０ａを通じて再配線１５ｄに電気的に接続され、再配線１５ｄに電気的に接続される第３層Ａｌ配線９あるいはパッド（Ａｌパッド）９ａの数は、再配線１５ｄに電気的に接続されるワイヤ（外部接続端子）の本数よりも多く構成される。また、表面保護膜１０に形成された開口１０ａから露出する第３層Ａｌ配線９あるいはパッド（Ａｌパッド）９ａは、再配線１５ｄに電気的に接続され、第３層Ａｌ配線９あるいはパッド（Ａｌパッド）９ａに形成される開口１０ａの数は、再配線１５ｄに電気的に接続されるワイヤ（外部接続端子）２０の本数よりも多く構成される。また、再配線１５ａ、１５ｄは、第１の線幅を有する再配線１５ａと、第１の線幅よりも広い第２の線幅を有する再配線１５ｄとを含み、半導体集積回路装置の外部接続端子（ワイヤ）２０と電気的に接続される再配線１５ｄは、複数の開口１０ａを通じて複数のパッド（Ａｌパッド）９ａあるいは第３層Ａｌ配線９に電気的に接続され、複数の開口１０ａの数は、再配線１５ｄに接続される外部接続端子の数よりも多く構成される。
これにより、１本のワイヤ（外部接続端子）２０に対応して１個のパッド（Ａｌパッド）９ａを設け、その対をパッド（Ａｌパッド）９ａの数だけ複数設けた場合に比べ、ワイヤ（外部接続端子）２０の数を減らせるので、再配線１５および３層配線（第１層Ａｌ配線５、第２層Ａｌ配線７、第３層Ａｌ配線９）の配線設計の自由度を向上させることができる。また、抵抗値が低い電源供給用の再配線１５ｄを太い配線幅で構成し、複数の第３層Ａｌ配線９あるいは複数の開口１０ａ（パッド（Ａｌパッド）９ａ）を介して半導体素子あるいは半導体集積回路に電気的に接続することで、ＯＮ抵抗を低減でき、電源などの電圧を安定にすることができる。また、半導体素子あるいは半導体集積回路への電源供給を安定に行うことができる。さらに、半導体集積回路装置の特性を向上させることができる。
また、パッド１８ａが１本のワイヤ（外部接続端子）２０に電気的に接続されるように対応した配線幅を有する再配線１５ａであっても、抵抗値の低い再配線１５ａを延在して設け、再配線１５ａを２個以上の開口１０ａ（パッド（Ａｌパッド）９ａ）を介して半導体素子あるいは半導体集積回路に電気的に接続させる。これにより、前述と同様に、ワイヤ（外部接続端子）２０の数を減らせるので、再配線１５および３層配線（第１層Ａｌ配線５、第２層Ａｌ配線７、第３層Ａｌ配線９）の配線設計の自由度を向上させることができる。また、抵抗値が低い再配線１５を、複数の開口１０ａ（パッド（Ａｌパッド）９ａ）を介して半導体素子あるいは半導体集積回路に電気的に接続することで、ＯＮ抵抗を低減でき、電源などの電圧を安定にすることができる。また、半導体素子あるいは半導体集積回路への信号・電圧の供給を安定に行うことができる。
その後、図２６に示すように、リード２５Ｌの一部（インナーリード）、ダイパッド部２５Ｄ、半導体チップ１Ａおよびワイヤ２０を、例えば熱硬化性エポキシ樹脂などの樹脂（封止樹脂）２６で封止する（パッケージング工程）ことにより、本実施の形態の半導体集積回路装置（半導体装置）が完成する。樹脂２６は、再配線１５およびポリイミド樹脂膜１１に接するように形成される。
前述したように、パッド１８を構成するＡｕ（金）膜１９ｂは、Ｎｉ（ニッケル）膜１５ｂなどに比べて樹脂２６との接着性が乏しいので、再配線１５の表面全体にＡｕ（金）膜１９ｂを形成すると、樹脂２６と再配線１５との接着信頼性が低下する。
図２、図１６、図２４および図２６に示されるように、パッド１８（Ａｕ膜１９ｂ）を、再配線１５の上面の一部、例えば再配線１５、１５ａ、１５ｄの外部接続端子と接続する領域（合わせ余裕を考慮した領域）に選択的に設けることにより、樹脂２６と再配線１５、１５ａ、１５ｄとの接着信頼性を向上させることができる。すなわち、再配線１５、１５ａ、１５ｄの最表面をＮｉ（ニッケル）膜１５ｂで構成することにより、樹脂２６と再配線１５、１５ａ、１５ｄとの接着信頼性を向上させることができ、半導体集積回路装置の信頼性を向上させることができる。
また、外部接続端子に直接接続されない再配線１５Ｓ、１５Ｇにパッド１８（Ａｕ膜１９ｂ）を設けないことにより、樹脂２６と再配線１５Ｓ、１５Ｇとの接着信頼性を向上することができる。、すなわち、再配線１５Ｓ、１５Ｇの最表面全面をＮｉ（ニッケル）膜１５ｂで構成することにより、樹脂２６と再配線１５Ｓ、１５Ｇとの接着信頼性を向上させることができ、半導体集積回路装置の信頼性を向上することができる。
このように、再配線１５、１５ａ、１５ｄ、１５Ｓ、１５Ｇを多層配線の一部として使用し、配線設計の自由度を向上させる場合は、再配線１５、１５ａ、１５ｄ、１５Ｓ、１５Ｇの配線密度が増えるが、パッド１８を設ける領域を再配線１５、１５ａ、１５ｄの一部分（外部接続端子と接続する領域）とし、再配線１５、１５ａ、１５ｄ、１５Ｓ、１５Ｇの最表面の大部分の領域をＮｉ（ニッケル）膜１５ｂで構成することにより、樹脂２６と再配線１５、１５ａ、１５ｄ、１５Ｓ、１５Ｇとの接着信頼性を向上させることができ、半導体集積回路装置の信頼性を向上させることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
前記実施の形態では、再配線１５のパッド１８にワイヤ２０を接続する半導体装置について説明したが、例えば図２７および図３３に示すように、再配線１５のパッド１８に半田ボール２７を接続する半導体集積回路装置に適用することもできる。この場合、例えば再配線１５上を含む絶縁膜であるポリイミド樹脂膜（第２絶縁膜）１１上にポリイミド樹脂膜等の第３絶縁膜を形成することで前記実施の形態と同様の効果を奏することができる。
また、本発明は、高耐圧ＭＩＳトランジスタを有する半導体集積回路装置（半導体装置）に適用して有効なものであるが、これに限定されず、低耐圧ＭＩＳトランジスタで構成された半導体集積回路装置（半導体装置）に適用しても有効であることは勿論である。
本発明は、半導体基板の主面上に形成された複数の配線層の上部に、金属膜で構成された再配線を有する半導体集積回路装置に適用することができる。
１ 半導体ウエハ
１Ａ 半導体チップ
１Ｐ 半導体基板
２ ｐ型ウエル
３ 素子分離溝
３ａ 素子分離絶縁膜
４ 層間絶縁膜
５ 第１層Ａｌ配線
６ 層間絶縁膜
７ 第２層Ａｌ配線
８ 層間絶縁膜
９ 第３層Ａｌ配線
９ａ パッド（Ａｌパッド）
１０ 表面保護膜
１０ａ パッド開口
１１ ポリイミド樹脂膜
１１ａ パッド開口
１２ シード膜（金属シード膜）
１３、１６ フォトレジスト膜パターン
１４、１７ 開口
１５、１５Ｃ、１５ｄ、１５Ｓ、１５Ｇ 再配線
１５ａ Ｃｕ膜
１５ｂ Ｎｉ膜
１８、１８ａ、１８ｄ パッド
１９ａ Ｎｉ膜
１９ｂ Ａｕ膜
２０ ワイヤ（ボンディングワイヤ）
２２ グラインダ
２３ バックグラインドテープ
２５Ｄ ダイパッド部
２５Ｌ リード
２６ 樹脂（封止樹脂）
２７ 半田ボール
ｎｉ ゲート絶縁膜
ｎｇ ゲート電極
ｎｓ ソース
ｎｄ ドレイン
ｐ１、ｐ２、ｐ３ プラグ
Ｑｎ ｎチャネル型ＭＩＳトランジスタ

Claims (17)

  1. （ａ）複数の半導体素子、および前記複数の半導体素子間を接続する複数層の配線が形成された半導体ウエハのデバイス面の上部を保護膜で被覆する工程、
    （ｂ）前記保護膜をエッチングしてパッド開口を形成し、前記複数層の配線のうちの最上層の配線の一部を前記パッド開口から露出させることによって、第１パッドを形成する工程、
    （ｃ）前記第１パッドの上面を含む前記デバイス面上に金属シード膜を形成する工程、
    （ｄ）前記金属シード膜上に、前記第１パッドが内側に含まれる第１開口を有する第１フォトレジスト膜パターンを形成する工程、
    （ｅ）前記第１開口の内側の前記金属シード膜の上面に、電解メッキにより、第１領域及び第２領域を有する再配線を形成する工程、
    （ｆ）前記デバイス面上に、前記再配線の前記第２領域の上面、および前記再配線の前記第２領域の側面が内側に含まれる第２開口を有する第２フォトレジスト膜パターンを形成する工程、
    （ｇ）前記第２開口の内側の前記再配線の前記第２領域の上面および側面に、電解メッキにより、第２パッドを一体に形成する工程、
    （ｈ）前記工程（ｇ）の後、前記第１および第２フォトレジスト膜パターンを除去する工程、
    （ｉ）前記工程（ｈ）の後、前記第１フォトレジスト膜パターンで覆われていた領域の前記金属シード膜を除去する工程、
    （ｊ）前記第２パッドに、外部接続端子を接続する工程、
    （ｋ）前記再配線、前記第２パッドおよび前記外部接続端子を覆う封止樹脂を形成する工程、
    を有し、
    前記再配線は第１銅膜と、前記第１銅膜上に形成された第１ニッケル膜を含み、
    前記第２パッドは第１金膜を含み、
    前記第１領域の前記第１ニッケル膜は前記第２パッドから露出しており、
    前記第１領域の前記第１ニッケル膜は前記封止樹脂と接していることを特徴とする半導体集積回路装置の製造方法。
  2. 前記第２パッドは、さらに、前記第１ニッケル膜と前記第１金膜の間に形成された第２ニッケル膜を有することを特徴とする請求項１記載の半導体集積回路装置の製造方法。
  3. 前記工程（ｉ）における前記金属シード膜の除去は、ウェットエッチングによって行われることを特徴とする請求項２記載の半導体集積回路装置の製造方法。
  4. 前記工程（ｉ）と（ｊ）との間に、さらに、
    （ｌ）前記デバイス面上に保護テープを貼り付ける工程、
    （ｍ）前記工程（ｌ）の後、前記半導体ウエハの裏面を研削することにより、前記半導体ウエハを薄型化する工程、
    （ｎ）前記工程（ｍ）の後、前記デバイス面上から前記保護テープを除去する工程、
    （ｏ）前記工程（ｎ）の後、前記半導体ウエハを半導体チップに分割する工程、
    を含み、
    前記工程（ｌ）における前記保護テープは、前記第１領域の前記第１ニッケル膜および前記第２領域上の前記第２パッドと接しており、
    前記工程（ｎ）後に、前記第２領域の前記第１ニッケル膜上に前記第２パッドが残されていることを特徴とする請求項１記載の半導体集積回路装置の製造方法。
  5. 前記外部接続端子は、銅を主要な成分とする金属ワイヤからなることを特徴とする請求項１記載の半導体集積回路装置の製造方法。
  6. （ａ）デバイス面を有する半導体基板、
    （ｂ）前記デバイス面に形成された複数の半導体素子、および前記複数の半導体素子間を接続する複数層の配線、
    （ｃ）前記デバイス面の上部を覆う保護膜、
    （ｄ）前記複数層の配線のうちの最上層の配線の一部によって構成され、前記保護膜に形成されたパッド開口から露出する第１パッド、
    （ｅ）前記保護膜の上部に形成され、前記パッド開口を通じて前記第１パッドに電気的に接続され、且つ、第１領域及び第２領域を有する再配線、
    （ｆ）前記再配線の前記第２領域の上面、および前記再配線の前記第２領域の側面を覆うように一体形成された第２パッド、
    （ｇ）前記第２パッドに接続された外部接続端子、
    を有し、
    前記再配線は第１銅膜と、前記第１銅膜上に形成された第１ニッケル膜を含み、
    前記第２パッドは第１金膜を含み、
    前記第１領域の前記第１ニッケル膜は前記第２パッドから露出しており、
    前記再配線、前記第２パッドおよび前記外部接続端子は封止樹脂で覆われており、
    前記第１領域の前記第１ニッケル膜は前記封止樹脂と接していることを特徴とする半導体集積回路装置。
  7. 前記第２パッドは、更に、前記第１ニッケル膜と前記第１金膜の間に形成された第２ニッケル膜を有することを特徴とする請求項６記載の半導体集積回路装置。
  8. 前記外部接続端子は、前記第２パッドに接続された金属ワイヤからなることを特徴とする請求項６記載の半導体集積回路装置。
  9. 前記金属ワイヤは、銅を主要な成分とする金属からなることを特徴とする請求項８記載の半導体集積回路装置。
  10. 前記再配線は、前記第２パッドを介して前記外部接続端子と接続する第１再配線と、前記配線同士を互いに電気的に接続する第２再配線とを含み、
    前記第１再配線には、第２パッドが設けられ、前記第２再配線には、前記第２パッドが設けられていないことを特徴とする請求項６記載の半導体集積回路装置。
  11. 前記再配線は、第１の線幅を有する第３再配線と、前記第１の線幅よりも広い第２の線幅を有する第４再配線とを含み、
    前記第４再配線は、前記第２パッドを介して前記外部接続端子に電気的に接続され、かつ、複数の前記パッド開口を通じて複数の前記第１パッドに電気的に接続されており、
    複数の前記パッド開口の数は、前記第４再配線に接続される外部接続端子の数よりも多いことを特徴とする請求項６記載の半導体集積回路装置。
  12. 前記複数層の配線は、電源用配線と信号用配線とを有し、前記第４再配線は、前記電源用配線に電気的に接続されていることを特徴とする請求項１１記載の半導体集積回路装置。
  13. 前記第４再配線の一部は、放熱板を兼ねていることを特徴とする請求項１２記載の半導体集積回路装置。
  14. 前記第３および第４再配線の膜厚は、前記複数層の配線の膜厚よりも大きいことを特徴とする請求項１１記載の半導体集積回路装置。
  15. 前記第３再配線は、１個の前記パッド開口を通じて１個の前記第１パッドに電気的に接続されていることを特徴とする請求項１１記載の半導体集積回路装置。
  16. 前記第３再配線は、主として前記デバイス面の外周側に配置されており、前記第４再配線は、主として前記デバイス面の中央側に配置されていることを特徴とする請求項１１記載の半導体集積回路装置。
  17. 前記封止樹脂は、エポキシ樹脂からなることを特徴とする請求項６記載の半導体集積回路装置。
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101774234B1 (ko) * 2011-06-01 2017-09-05 삼성전자 주식회사 반도체 소자의 제조 방법
JP5908578B2 (ja) * 2012-03-14 2016-04-26 パナソニック株式会社 半導体装置
WO2014142076A1 (ja) * 2013-03-13 2014-09-18 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
US9368458B2 (en) * 2013-07-10 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Die-on-interposer assembly with dam structure and method of manufacturing the same
JP2015032661A (ja) * 2013-08-01 2015-02-16 ルネサスエレクトロニクス株式会社 半導体装置とその製造方法および半導体装置の実装方法
JP6295065B2 (ja) * 2013-11-20 2018-03-14 ルネサスエレクトロニクス株式会社 半導体装置
JP2015204393A (ja) * 2014-04-15 2015-11-16 サンケン電気株式会社 半導体装置
JP6437246B2 (ja) * 2014-08-28 2018-12-12 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9613843B2 (en) * 2014-10-13 2017-04-04 General Electric Company Power overlay structure having wirebonds and method of manufacturing same
WO2016075791A1 (ja) 2014-11-13 2016-05-19 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6355541B2 (ja) * 2014-12-04 2018-07-11 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6522980B2 (ja) * 2015-02-18 2019-05-29 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9754909B2 (en) * 2015-05-26 2017-09-05 Monolithic Power Systems, Inc. Copper structures with intermetallic coating for integrated circuit chips
US9881884B2 (en) * 2015-08-14 2018-01-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
US9917027B2 (en) * 2015-12-30 2018-03-13 Globalfoundries Singapore Pte. Ltd. Integrated circuits with aluminum via structures and methods for fabricating the same
US10262926B2 (en) * 2016-10-05 2019-04-16 Nexperia B.V. Reversible semiconductor die
US20180331061A1 (en) * 2017-05-11 2018-11-15 Qualcomm Incorporated Integrated device comprising bump on exposed redistribution interconnect
US11114359B2 (en) * 2018-09-13 2021-09-07 Dialog Semiconductor (Uk) Limited Wafer level chip scale package structure
KR20210051536A (ko) * 2019-10-30 2021-05-10 삼성전자주식회사 반도체 칩, 및 이를 가지는 반도체 패키지

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3524441B2 (ja) * 1999-08-10 2004-05-10 新光電気工業株式会社 配線形成方法
TW577152B (en) * 2000-12-18 2004-02-21 Hitachi Ltd Semiconductor integrated circuit device
JP4260405B2 (ja) * 2002-02-08 2009-04-30 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
JP3904496B2 (ja) * 2002-09-06 2007-04-11 株式会社リコー 半導体装置の製造方法
JP3983205B2 (ja) * 2003-07-08 2007-09-26 沖電気工業株式会社 半導体装置及びその製造方法
JP2005109427A (ja) * 2003-09-12 2005-04-21 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP2005123247A (ja) * 2003-10-14 2005-05-12 Seiko Epson Corp 半導体装置及びその製造方法
JP2005294678A (ja) * 2004-04-02 2005-10-20 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2008066369A (ja) * 2006-09-05 2008-03-21 Fujikura Ltd 半導体装置
KR20080042012A (ko) * 2006-11-08 2008-05-14 산요덴키가부시키가이샤 소자 탑재용 기판, 그 제조 방법, 반도체 모듈 및 휴대기기
US7595553B2 (en) * 2006-11-08 2009-09-29 Sanyo Electric Co., Ltd. Packaging board and manufacturing method therefor, semiconductor module and mobile apparatus
JP5118982B2 (ja) * 2007-01-31 2013-01-16 三洋電機株式会社 半導体モジュールおよびその製造方法
US7855452B2 (en) * 2007-01-31 2010-12-21 Sanyo Electric Co., Ltd. Semiconductor module, method of manufacturing semiconductor module, and mobile device
US7652379B2 (en) * 2007-07-23 2010-01-26 National Semiconductor Corporation Bond pad stacks for ESD under pad and active under pad bonding
KR100869832B1 (ko) * 2007-09-18 2008-11-21 삼성전기주식회사 반도체칩 패키지 및 이를 이용한 인쇄회로기판
KR101479512B1 (ko) * 2008-01-22 2015-01-08 삼성전자주식회사 반도체 패키지의 제조방법
JP2010067644A (ja) * 2008-09-08 2010-03-25 Fujikura Ltd 半導体装置およびそれを備えた半導体実装装置
JP2010171386A (ja) * 2008-12-26 2010-08-05 Sanyo Electric Co Ltd 半導体装置及びその製造方法

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