JP2007266567A - 高速及び高性能の半導体パッケージ - Google Patents

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semiconductor
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Kwon Whan Han
權 煥 韓
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SK Hynix Inc
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Hynix Semiconductor Inc
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Abstract

【課題】パッケージングによる半導体チップの特性劣化を最小化させた高速高性能の半導体パッケージを提供すること。
【解決手段】ボンディングパッド３１を有する半導体チップ３０と、ボンディングパッド３１と接続するように半導体チップ３０上に形成された再配線層３８と、再配線層３８を露出させるウィンドウ４１を有し、半導体チップ３０上に付着された基板４０と、半導体チップ３０のボンディングパッド３１と基板４０とを電気的に接続させる接続部材５０と、接続部材５０を含むウィンドウ４１及び半導体チップ３０を含む基板面を封止する封止剤６０と、基板４０に付着されたソルダボール７０とを備える。
【選択図】図３

Description

本発明は、半導体パッケージに関し、より詳しくは、パッケージングによるチップの特性の劣化を最小化できる高速高性能の半導体パッケージに関する。
最近の半導体素子、例えば、ＤＲＡＭはより高い集積度及び速度を有するように製作されている。そして、高速高性能の半導体チップの場合には、高い電力使用によるチップ内の発熱を減少させるために低電圧の動作が要求されている。
しかしながら、多くのチップのパッケージングは有機物の基板とワイヤボンディングを用いてなされているので、パッケージによるチップ全体の特性劣化が深刻である。
以下、従来の半導体パッケージの構成を示す断面図である図１及び図２を参照して、従来の半導体パッケージの問題を具体的に説明する。
まず、図１はフェースアップタイプ（Face Up type）のＦＢＧＡ（Fine pitch Ball Grid Array）パッケージの構成を示した断面図であって、図示されたように、このようなフェースアップタイプのＦＢＧＡパッケージ１０は、半導体チップ１２と基板１１とを電気的に接続するボンディングワイヤ１５の長さが長いことにより特性劣化が発生することがある。
次に、図２は、フェースダウンタイプ（Face down type）のＦＢＧＡパッケージの構成を示した断面図であって、図示されたように、このようなフェースダウンタイプのＦＢＧＡパッケージ２０は、基板２１の中央に備えられたウィンドウにより左側と右側のパワーラインが互いに分離されているため、チップ２２の内部へのパワー供給が円滑でなく、特性劣化を生じることがある。
図１及び図２において、符号１３及び２３はボンディングパッドを、１４及び２４は接着剤を、１６及び２６は封止剤を、１７及び２７はソルダボールを、そして、２５はボンディングワイヤを各々表す。
一方、高速及び高性能を有する半導体チップは、一般的に多数のアルミニウムボンディングパッドを有するように製作されるが、このように多数のアルミニウムボンディングパッドを有するチップの場合、パッケージサイズの限界によって基板上の全てのアルミニウムボンディングパッドに対するワイヤボンディングが不可能なときがある。この問題を解決するために、パワーピンのボンディングオプションを取る方法が提案された。しかし、この方法はパッケージの電気的特性劣化の原因となりうる。要するに、従来は高速高性能の半導体チップはパッケージ中では特性が劣化していた。
また、上記の問題を多層基板を用いて解決しようとする努力も試みられているが、この場合にはパッケージの反り及び銅イオンの移動等、信頼性の問題が発生するので、その適用が実際には殆ど行われていない。
したがって、本発明は、上記の従来技術の問題を解決するために案出されたものであって、パッケージによる半導体チップの特性劣化を最小化することができる半導体パッケージを提供することをその目的とする。
また、本発明の別の目的は、各ピンの線路特性を改善することによって、高速高性能の半導体チップに適した半導体パッケージを提供することにある。
上記のような目的を達成するために、本発明は、複数のボンディングパッドを有する半導体チップと、前記ボンディングパッドと接続するように前記半導体チップ上に形成された再配線層と、前記再配線層を露出させるウィンドウを有し、前記半導体チップ上に付着された基板と、前記半導体チップの前記ボンディングパッドと前記基板とを電気的に接続させる接続部材と、前記接続部材を含む前記基板の前記ウィンドウ及び、前記半導体チップを含む前記基板の前記ウィンドウ側とは反対側の面を封止する封止剤と、前記基板に付着されたソルダボールと、を備える半導体パッケージを提供する。
ここで、前記半導体チップは、上面の中央部に前記ボンディングパッドが配列されたセンターパッド型のチップであることを特徴とする。
前記半導体チップは、上面に前記ボンディングパッド及び前記ボンディングパッドの周辺の所定領域を露出させる開口部を有する絶縁層が形成され、前記ボンディングパッドと接続されるように前記絶縁層上に前記再配線層が形成された構造を有することを特徴とする。
前記再配線層は、シード金属膜と該シード金属膜上に形成された配線用金属膜との積層構造を有することを特徴とする。
前記配線用金属膜は、最上層にＡｕが配置された積層構造を有し、例えば、Ｃｕ／Ｎｉ／ＡｕまたはＣｕ／Ａｕの積層膜からなることを特徴とする。
前記基板は、接着物質、例えば、粘着テープまたはエポキシにより前記半導体チップ上に付着されることを特徴とする。
前記基板は、前記半導体チップよりサイズが大きいことを特徴とする。
前記接続部材は、ボンディングワイヤであることを特徴とする。
前記接続部材はソルダバンプであり、前記ソルダバンプにより前記半導体チップと前記基板がフリップチップボンディングされることを特徴とする。
また、前記した本発明に係る半導体パッケージは、少なくとも前記半導体チップ上の前記再配線層の一部に接する部分及び前記ボンディングパッドを除外して、前記半導体チップの上面を覆うように形成された保護膜を更に備えることを特徴とする。
本発明によれば、ウエハレベルで再配線工程を行って最適化された回路接続がなされるようにした後、半導体チップをパッケージングすることによって、高速、且つ高性能の半導体パッケージを具現することができる。
また、本発明によれば、再配線層を用いて回路接続の最適化を図ることによって、基板を用いて回路接続をなす従来技術に比べて半導体パッケージの特性の低下を効果的に防止できることは勿論、より優れたパッケージ特性をも確保することができる。
以下、添付の図面を参照しつつ本発明の好ましい実施の形態を詳細に説明する。なお、以下の説明及び図面において、同じ参照符号は同じ又は同様の構成要素を示すこととし、よって、同じ又は同様の構成要素に関する説明を省略する。
まず、本発明の技術的原理を簡略に説明する。本発明は、ウエハレベルで再配線（Redistribution）工程を行って半導体チップのボンディングパッドを電気的に最適な形態に再配線し、そしてこのように再配線工程が行われた半導体チップをパッケージングする。このため、本発明に係る半導体パッケージは、パッケージングによるチップの特性劣化が最小化され、併せて、ピンの線路特性も改善されて、高速、且つ高性能の特性を有する。
図３は、本発明の一実施の形態に係る半導体パッケージの構成を示した断面図である。図３に示されたように、本実施の形態に係る半導体パッケージは、複数のボンディングパッド３１を有する半導体チップ３０と、半導体チップ３０上にボンディングパッド３１と接続されるように形成された再配線層３８と、再配線層３８を露出させるウィンドウ４１を備え、半導体チップ３０上に付着された基板４０と、再配線層３８及び基板４０を電気的に接続させるボンディングワイヤ５０と、ボンディングワイヤ５０を含む基板４０のウィンドウ４１部分及び、半導体チップ３０を含む基板４０の、ウィンドウ４１側の面とは反対側の面を封止する封止剤６０と、基板４０に付着された複数のソルダボール７０とを備える。
半導体チップ３０は、例えば、ボンディングパッド３１が上面の中央に配列されるセンターパッド型のチップである。再配線層３８は、半導体チップ３０のボンディングパッド３１を露出させるように形成された絶縁層３４上に形成され、シード金属膜３５及びその上にメッキ処理によって形成された配線用金属膜３７からなる積層膜であり、ボンディングワイヤ５０に接続されるパッド部を有する。
基板４０は、半導体チップ３０上に形成された再配線層３８を露出させるウィンドウ４１を備え、また、回路パターン４３及びボールランド４５を備える。このような基板４０は粘着テープまたはエポキシのような接着物質４４により半導体チップ３０の上面に付着される。
ボンディングワイヤ５０は、再配線層３８のパッド部と基板４０の回路パターン４３を電気的に接続させるように形成される。ソルダボール７０は外部回路への実装手段であって、基板４０のボールランド４５上に付着される。
このような構造を有する本実施の形態に係る半導体パッケージは次のような長所を有する。
本発明は、図４に示されたように、半導体製造工程で既に形成されたボンディングパッド１０１を、ウエハレベルで再配線工程を通じて所定のパターンに再配線させる。例えば、同一機能のボンディングパッド１０１は再配線層１０８を通じて相互接続される。この場合、本発明により製作された半導体パッケージは、パワーグラウンド特性を改善させることができる。特に、パワーピン、即ち、半導体素子にパワーを供給するパワーピンの役割を果たすボンディングパッド１０１はチップ１００の内部で接続パターン１０６により相互接続されており、また、再配線層１０８を通じてチップ１００の外部でも相互接続されるので、並列回路を形成している。これにより、本発明に係る半導体パッケージは、電流を供給するパスにおける抵抗及びインダクタンスを減少させることができ、結果的に、パッケージ全体のインピーダンスを低減することになる。
また、本発明は、再配線されたパッドを通じて基板内の信号ラインの接続を最適化することによって、素子とシステムとの間の伝送特性を改善させることができる。即ち、図５に示すように、左側パッド１１１、１１２の場合は信号パッド１１２に対してパワーパッド１１１が一側に片寄っているが、これと対照的に、右側ではパッド１２１、１２２を再配線１３１を通じて適切に再配置させることによって、右側パッド１２１、１２２から送出される信号が基板（図示せず）を通過する時、優れた伝送特性を有することになる。
併せて、高速素子の場合は、より多くのパワーパッドを必要とするが、本発明はそれを再配線工程を通じて相互接続させることによって、パワーパッド全てに対して、ワイヤボンディングを行なう必要がなくなり、よって、基板デザインの自由度も得られる。言い換えると、パワーピンの再配線後、又は位置調整後に、同一機能の複数のパワーピンの一部のみに対してワイヤボンディングを行う。
その上、本発明は、チップ上でパワーピンのパワーグラウンドを形成することによって、パワーピンのキャパシタンスを増やしてパワー供給時のノイズを低減することができる。パワーピンのパワーグラウンドは基板上でも同一方法で形成することができるが、チップ上に直接形成することで、効率を一層高めることができる。
さらに、本発明に係る半導体パッケージは、後に詳細に説明するが、ウエハレベルで再配線工程及びパッケージングを行うことによって、パワーピン同士の接続を基板を通じて行う従来の方法に比べ次のような利点を有する。
第１に、本発明は基板を用いた従来の接続方法よりも効率のよいパワーピンの相互接続が可能である。第２に、基板を通じたパワーピンの相互接続の場合、パワーピンを効率よく相互接続するには多層基板を使用しなければならないが、これは、例えば、パッケージの反りのような様々な問題を起こして半導体パッケージの信頼性を低下してしまう。本発明は多層基板の使用を排除することによって、上記した問題が発生しない。第３に、ネットダイ（Net Die）が十分に多い場合、本発明は多層基板を用いる場合に比べて費用を節約することができる。第４に、フェースダウンタイプの半導体パッケージの場合にパワーラインはワイヤボンディングウィンドウのため相互接続が不可能であったり迂回して相互接続しなければならなかったりするが、本発明ではチップ上でパワーラインを相互接続させればいいので、パワーラインの接続が簡便である。第５に、チップ上に形成されるパワープレーンのキャパシター特性が基板上に形成されたものよりも著しく高い特性を有する。これは、チップメタル間、或いは再配線メタル間の間隔が短くなるので、キャパシタンスが略１０倍以上に相対的に大きくなるためである。
以下、上述した本発明に係る半導体パッケージの製作過程を図６Ａ〜図６Ｆを参照して説明する。
まず、図６Ａに示すように、複数の半導体チップ３０を備えたウエハを設ける。半導体チップ３０は上面の中央部にボンディングパッド３１が配列されたセンターパッド型のチップであり、ボンディングパッド３１の外側にヒューズボックス３２を備える。そして、ボンディングパッド３１及びヒューズボックス３２を除外した残りの部分はチップ保護膜３３で覆われている。
ウエハレベルにおいて、半導体チップ３０上に絶縁層３４を形成し、そして絶縁層３４をエッチングしてボンディングパッド３１と、ボンディングパッド３１の周辺の保護膜３３とを露出させる。
次に、図６Ｂに示すように、再配線層の形成のためのシード金属膜３５を、露出されたボンディングパッド３１を含む絶縁層３４上に形成する。次に、公知のフォトリソグラフィーによりシード金属膜３５上にメッキ膜、即ち、再配線層が形成される領域だけを露出させる感光膜パターン３６を形成する。この際、感光膜パターン３６はメッキされる金属膜の厚さに対応する厚さで形成されることが好ましい。
次に、図６Ｃに示すように、メッキ処理を行なって露出されたシード金属膜３５上に再配線用金属膜３７を形成する。この際、再配線用金属膜はＣｕ／Ｎｉ／ＡｕまたはＣｕ／Ａｕなどの積層構造で形成され、かつ、最上層はワイヤボンディングに適したＡｕが配置される。
次に、図６Ｄに示すように、公知の感光膜ストリップ工程によって感光膜パターン３６を除去する。次に、メッキのためのシード金属膜３５の一部をエッチングして配線間の分離をなし、これによって、一端がチップ３０のボンディングパッド３１と接続し、他端にパッド部が形成される再配線層３８を形成する。
次に、図６Ｅに示すように、ウエハレベルで再配線層３８が形成された半導体チップ３０を切断処理によって個別チップに分離させる。次に、再配線層３８を露出させるウィンドウ４１を備えた半導体基板４０を、粘着テープまたはエポキシのような接着物質４４を用いて半導体チップ３０上に付着させる。ここで、基板４０は絶縁フィルム４２及び回路パターン４３が備えられ、回路パターン４３の一部、即ちボールランド及びボンディングワイヤが接続される部分（図６Ｆ参照）を除外した残りの部分が絶縁層４６により覆われた構造を有する。次に、ワイヤボンディング工程により再配線層３８のパッド部と基板４０の回路パターン４３との間をボンディングワイヤ５０で連結させる。
次に、図６Ｆに示すように、ボンディングワイヤ５０及び再配線層３８と半導体チップ３０とを外部環境から保護するために、基板４０のウィンドウ４１と、半導体チップ３０を付着された基板面とを封止剤６０で封止する。次に、基板４０のボールランド４５上にソルダボール７０を付着させて本発明に係る半導体パッケージの製造を完了する。
一方、上述した本発明の実施の形態では、再配線層３８を形成した後、図６Ｅに示したように、半導体チップ３０上に基板４０を付着させてパッケージングを行なったが、本発明の別の実施の形態として、図７に示しているように、再配線層３８を形成した後、再配線層３８を保護するために再配線層３８を含む半導体チップ３０の上面に保護膜３９を形成した後、保護膜３９をエッチングして再配線層３８の一部、即ち、チップ３０のボンディングパッド３１と接続されていない他端に該当するパッド部を露出させて再配線工程を完了することも可能である。
また、上述した本発明の実施の形態では再配線層と基板との間の電気的接続をワイヤボンディングを用いて実現したが、本発明の更なる別の実施の形態として、図８に示しているように、フリップチップボンディングを用いて実現することも可能である。図８において、符号８０はソルダバンプを表す。
さらに、上述した本発明の実施の形態ではチップレベルでパッケージングを行ったが、本発明の別の実施の形態として、図９に示しているように、ウエハレベルチップサイズパッケージ（Wafer Level Chip Size package）の形態で半導体パッケージを製作することも可能である。
ここで、図８及び図９に示したフリップチップボンディングを用いたパッケージ及びウエハレベルチップサイズパッケージに関する詳細な説明は省略する。
以上では、本発明を特定の実施の形態に関連して図示及び説明したが、本発明は、それに限定されるものではなく、特許請求の範囲に定められる本発明の技術的範囲から逸脱しない範囲内で、多様に改変できるということは、当業者であれば容易に分かるであろう。
従来の半導体パッケージの構成を示す断面図である。 従来の半導体パッケージの構成を示す断面図である。 本発明の一実施の形態に係る半導体パッケージの構成を示す断面図である。 本発明の一実施の形態に係る半導体パッケージの長所を説明するための断面図である。 本発明の一実施の形態に係る半導体パッケージの長所を説明するための断面図である。 本発明の一実施の形態に係る半導体パッケージの製作過程を説明するための図であって、各製作段階における半導体パッケージの構成を示す断面図である。 本発明の一実施の形態に係る半導体パッケージの製作過程を説明するための図であって、各製作段階における半導体パッケージの構成を示す断面図である。 本発明の一実施の形態に係る半導体パッケージの製作過程を説明するための図であって、各製作段階における半導体パッケージの構成を示す断面図である。 本発明の一実施の形態に係る半導体パッケージの製作過程を説明するための図であって、各製作段階における半導体パッケージの構成を示す断面図である。 本発明の一実施の形態に係る半導体パッケージの製作過程を説明するための図であって、各製作段階における半導体パッケージの構成を示す断面図である。 本発明の一実施の形態に係る半導体パッケージの製作過程を説明するための図であって、各製作段階における半導体パッケージの構成を示す断面図である。 本発明の別の実施の形態に係る半導体パッケージの構成を示す断面図である。 本発明の別の実施の形態に係る半導体パッケージの構成を示す断面図である。 本発明の別の実施の形態に係る半導体パッケージの構成を示す断面図である。
符号の説明
１０、２０ 半導体パッケージ
１１、２１、４０ 基板
１２、２２、３０、１００ 半導体チップ
１３、２３、３１、１０１ ボンディングパッド
１４、２４ 接着剤
１５、２５、５０ ボンディングワイヤ
１６、２６、６０ 封止剤
１７、２７、７０ ソルダボール
３２ ヒューズボックス
３３ チップ保護膜
３４、４６ 絶縁層
３５ シード金属膜
３６ 感光膜パターン
３７ 配線用金属膜
３８、１０８ 再配線層
３９ 保護膜
４１ ウィンドウ
４２ 絶縁フィルム
４３ 回路パターン
４４ 接着物質
４５ ボールランド
１０６ 接続パターン
１１１ 左側パワーパッド
１１２ 左側信号パッド
１２１ 右側パワーパッド
１２２ 右側信号パッド
１３１ 再配線

Claims (13)

  1. 複数のボンディングパッドを有する半導体チップと、
    前記ボンディングパッドと接続するように前記半導体チップ上に形成された再配線層と、
    前記再配線層を露出させるウィンドウを有し、前記半導体チップ上に付着された基板と、
    前記半導体チップの前記ボンディングパッドと前記基板とを電気的に接続させる接続部材と、
    前記接続部材を含む前記基板の前記ウィンドウ及び、前記半導体チップを含む前記基板の前記ウィンドウ側とは反対側の面を封止する封止剤と、
    前記基板に付着されたソルダボールと、を備えることを特徴とする半導体パッケージ。
  2. 前記半導体チップは、上面の中央部に前記ボンディングパッドが配列されたセンターパッド型のチップであることを特徴とする請求項１に記載の半導体パッケージ。
  3. 前記半導体チップは、上面に前記ボンディングパッド及び前記ボンディングパッドの周辺の所定領域を露出させる開口部を有する絶縁層が形成され、前記ボンディングパッドと接続されるように前記絶縁層上に前記再配線層が形成された構造を有することを特徴とする請求項１に記載の半導体パッケージ。
  4. 前記再配線層は、シード金属膜と該シード金属膜上に形成された配線用金属膜との積層構造を有することを特徴とする請求項１に記載の半導体パッケージ。
  5. 前記配線用金属膜は、最上層にＡｕが配置された積層構造を有することを特徴とする請求項４に記載の半導体パッケージ。
  6. 前記配線用金属膜は、Ｃｕ／Ｎｉ／ＡｕまたはＣｕ／Ａｕからなる積層膜であることを特徴とする請求項５に記載の半導体パッケージ。
  7. 前記基板は、接着物質により前記半導体チップ上に付着されることを特徴とする請求項１に記載の半導体パッケージ。
  8. 前記接着物質は、接着テープまたはエポキシであることを特徴とする請求項７に記載の半導体パッケージ。
  9. 前記基板は、前記半導体チップよりサイズが大きいことを特徴とする請求項１に記載の半導体パッケージ。
  10. 前記接続部材は、ボンディングワイヤであることを特徴とする請求項１に記載の半導体パッケージ。
  11. 前記接続部材は、ソルダバンプであることを特徴とする請求項１に記載の半導体パッケージ。
  12. 前記ソルダバンプによって前記半導体チップと前記基板とがフリップチップボンディングされることを特徴とする請求項１１に記載の半導体パッケージ。
  13. 少なくとも前記半導体チップ上の前記再配線層の一部に接する部分及び前記ボンディングパッドを除外して、前記半導体チップの上面を覆うように形成された保護膜を更に備えることを特徴とする請求項１に記載の半導体パッケージ。
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