JP2001085526A

JP2001085526A - 半導体装置の製造方法および半導体装置

Info

Publication number: JP2001085526A
Application number: JP25659999A
Authority: JP
Inventors: Yuji Hara; 雄次原; Touta Yonetani; 統多米谷; 紫濃 ▲高▼橋; Shino Takahashi
Original assignee: Hitachi Ltd; Hitachi ULSI Systems Co Ltd
Current assignee: Hitachi Ltd; Hitachi Solutions Technology Ltd
Priority date: 1999-09-10
Filing date: 1999-09-10
Publication date: 2001-03-30

Abstract

(57)【要約】【課題】ＷＰＰ技術を用いた半導体装置においてヒュ
ーズの変形や断線不良を抑制または防止する。【解決手段】ＷＰＰ技術を用いた半導体装置の製造工
程において、ヒューズ１３を最上の配線層上の無機系絶
縁膜で構成される第１の表面保護膜８ａ上に直接接した
状態で形成するものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置および
その製造技術に関し、特に、ウエハプロセスを経て半導
体ウエハに形成された複数の半導体チップに対して、半
導体ウエハの状態のまま一括してパッケージ・プロセス
を施すウエハプロセスパッケージ（ＷaferProcess Pack
age；以下、ＷＰＰと略す）技術を用いた半導体装置お
よびその製造方法に適用して有効な技術に関するもので
ある。

【０００２】

【従来の技術】ＷＰＰは、チップサイズパッケージを実
現できるので実装面積を縮小できる上、パッケージプロ
セスを複数の半導体チップに対して一括して行えるので
組立工程のコストを低減できる特徴がある。ところで、
このＷＰＰにおいても、例えばＤＲＡＭ（Dynamic Rand
om Access Memory）やＳＲＡＭ等のようなメモリ製品に
おいては、歩留まり向上のため、不良ビットを冗長ビッ
トに置き換える救済処理が必須である。この救済処理
は、製造工程の可能な限り後段で行うのが効果的であ
る。この救済方式としては、例えばレーザあるいは電流
によりヒューズを切断することにより、アドレスを切り
換える方式が一般的に採用されている。

【０００３】ヒューズの構造は、次の２つが一般的であ
る。１つは、半導体基板上の配線層の比較的下層にヒュ
ーズを形成する構造である。この構造は、ヒューズ材料
として、例えば電気抵抗の比較的大きな多結晶シリコン
や窒化チタン等を用いるもので、この構造においては、
ヒューズを切断した時に気化したガスを逃がして切断効
率を上げるためにヒューズの切断領域上の膜を薄くする
必要がある。このため、ヒューズの切断領域上の表面保
護膜、層間絶縁膜および配線を除去することにより配線
層に深い溝を設けた構造となる。もう１つは、半導体基
板の最上層にヒューズを形成する構造である。この構造
は、ヒューズ材料として、例えば配線形成用の導体膜や
バンプ下地用の導体膜を用いるものである。ＷＰＰにお
いてヒューズは、最上の保護用の樹脂膜上に接した状態
で形成される。

【０００４】なお、ヒューズ材料として多結晶シリコン
膜を用いた技術については、例えばＲ．Ｐ．Ｃｅｎｋｅ
ｒｅｔａｌ，“ＡＦａｕｌｔ−Ｔｏｌｅｒａｎｔ
６４ＫＤｙｎａｍｉｃＲＡＭ”， '７９ＩＥＤＭ
ＤｉｇｅｓｔｏｆＴｅｃｈｎｉｃａｌＰａｐｅ
ｒ，ｐｐ．１５０，１９７９またはＳ．Ｅ．Ｓｃｈｕｓ
ｔｅｒ，“ＭｕｌｔｉｐｌｅＷｏｒｄ／ＢｉｔＬｉ
ｎｅＲｅｄｕｎｄａｎｃｙｆｏｒＳｅｍｉｃｏｎ
ｄｕｃｔｏｒＭｅｍｏｒｉｅｓ”，ＩＥＥＥＳｏｌｉ
ｄ−ＳｔａｔｅＣｉｒｃｕｉｔｓ，ＳＣ−１３，ｐ
ｐ．６９８−７０３，１９７８に記載がある。

【０００５】また、ヒューズ材料としてバンプ下地金属
を用いた技術については、例えば特開平５−１１４６５
５号公報に記載がある。

【０００６】さらに、ヒューズ材料として配線金属を用
いた技術については、例えばＲ．Ａ．Ｌａｒｓｏｎ，
“ＡＳｉｌｉｃｏｎａｎｄＡｌｕｍｉｎｕｍＤ
ｙｎａｍｉｃＭｅｍｏｒｙＴｅｃｈｎｏｌｏｇ
ｙ”，ＩＢＭ．Ｊ．Ｒｅｓ．Ｄｅｖｅｌｏｐ．ｖｏｌ．
２４，２６８−２８２（１９８０）またはＢ．Ｆ．Ｆｉ
ｔｚｇｅｒａｌｄｅｔａｌ，“ＣｉｒｃｕｉｔＩ
ｍｐｌｅｍｅｎｔａｔｉｏｎｏｆＦｕｓｉｂｌｅＲ
ｅｄｕｎｄａｎｔＡｄｒｅｓｓｅｓｏｎＲＡＭｓ
ｆｏｒＰｒｏｄｕｃｔｉｖｉｔｙＥｎｈａｎｃｅ
ｍｅｎｔ”，ＩＢＭ．Ｊ．Ｒｅｓ．Ｄｅｖｅｌｏｐ．ｖ
ｏｌ．２４，２９１−２９８（１９８０）に記載があ
る。

【０００７】

【発明が解決しようとする課題】ところが、上記ヒュー
ズ技術においては、以下の課題があることを本発明者は
見出した。

【０００８】まず、ヒューズを多結晶シリコンで形成す
る技術においては、その構造を持つ半導体チップを配線
基板上に実装しアンダーフィルを施した際に、ヒューズ
の形成領域に設けられた深い溝にアンダーフィルが充填
できず、その未充填部の境界に機械的応力が集中する結
果、加熱及び冷却を必要とする条件下において半導体チ
ップに機械的な破壊が生じ、半導体装置の歩留まりおよ
び信頼性が低下する課題がある。

【０００９】また、ヒューズを半導体チップの最上層の
配線材料によって形成する技術においては、配線材料で
構成されるヒューズが低抵抗であるために、切断時に大
電流を要する結果、ヒューズ切断用の回路の面積が大き
くなり実用に適さない。バンプ下地金属をヒューズ材料
として用いることはヒューズの抵抗を大きくできるた
め、切断回路の小型化ができ実用的である。しかし、Ｗ
ＰＰに適用する場合、バンプ下地金属をヒューズとする
と、そのヒューズが樹脂上に形成されることになる。こ
のような半導体チップを配線基板上に実装しアンダーフ
ィルを施すと、そのヒューズが、上記樹脂とアンダーフ
ィルとの間に挟まれる構造となる結果、ヒューズが熱応
力によって機械的に極めて変形し易い構造となる。これ
により、上記加熱及び冷却を必要とする条件下において
ヒューズの断線不良が生じ、冗長ビットのアドレスが変
化し不良となる。したがって、半導体装置の歩留まりが
低下する課題がある。

【００１０】本発明の目的は、ＷＰＰ技術を用いた半導
体装置においてヒューズの変形や断線不良を抑制または
防止することのできる技術を提供することにある。

【００１１】また、本発明の目的は、ＷＰＰ技術を用い
た半導体装置においてヒューズ形成領域における半導体
チップのクラックを抑制または防止することのできる技
術を提供することにある。

【００１２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１３】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１４】すなわち、本発明は、ＷＰＰ技術を用いた
半導体装置の製造工程において、ヒューズを最上の配線
層上の無機系絶縁膜上に直接接した状態で形成する工程
を有するものである。

【００１５】また、本発明は、ＷＰＰ技術を用いた半導
体装置の製造工程において、ヒューズの切断または非切
断によって、半導体チップの各々に形成された第２の電
極の電位を設定する工程を有するものである。

【００１６】また、本発明は、ＷＰＰ技術を用いた半導
体装置の製造工程において、ヒューズの切断または非切
断によって、半導体チップの各々に形成された第２の電
極の機能を固定する工程を有するものである。

【００１７】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。また、本実
施の形態においては、ｐチャネル型のＭＩＳＦＥＴ（Me
tal Insulator Semiconductor Field Effect Transisto
r ）をｐＭＩＳと略し、ｎチャネル型のＭＩＳＦＥＴを
ｎＭＩＳと略す。

【００１８】（実施の形態１）本実施の形態１は、ＷＰ
Ｐを用いた半導体装置の製造方法の一例を説明するもの
である。

【００１９】まず、ＷＰＰ技術を用いた半導体装置の製
造工程の概略を図１（ａ）〜（ｅ）によって説明する。
図１（ａ）は、ウエハ・プロセス工程後の半導体ウエハ
１の平面図を模式的に示している。ここでウエハ・プロ
セスは、前工程ともいわれ、鏡面研磨を施した半導体ウ
エハの主面上に素子を形成し、配線層を形成し、表面保
護膜を形成した後、半導体ウエハに形成された複数の半
導体チップの各々の電気的試験をプローブ等により行え
る状態にするまでの工程を言う。

【００２０】半導体ウエハ１は、例えば平面略円形状の
ｐ型のシリコン単結晶等からなり、その主面には、例え
ば長方形状の複数の半導体チップ１Ｃが図１（ａ）の上
下左右方向に規則的に並んで配置されている。各半導体
チップ１Ｃの幅方向中央には、複数のボンディングパッ
ド２ＢＰ（第１の電極）が半導体チップ１Ｃの長手方向
に沿って並んで配置されている（センターパッド配
置）。このボンディングパッド２ＢＰは、外部端子とも
いわれ、半導体チップ１Ｃに形成された素子や回路等の
電極を外部に引き出すための電極である。上記プローブ
等がボンディングパッド２ＢＰに接触した状態で当てら
れて各半導体チップ１Ｃの電気的試験が行われる。

【００２１】続く図１（ｂ）は、再配線形成工程後の半
導体ウエハ１の平面図を模式的に示している。再配線
（配線パターン）３は、半導体チップ１Ｃのボンディン
グパッド２ＢＰと、半導体チップ１Ｃを所定の配線基板
上に実装するためのバンプ電極等のような実装電極とを
電気的に接続する配線であって、ウエハ・プロセスの寸
法に律則されるボンディングパッド２ＢＰと、パッケー
ジ・プロセスの寸法に律則される実装電極との寸法上の
整合をとるための配線である。すなわち、実装電極の寸
法（電極自体の寸法および隣接間隔等）は、配線基板側
の寸法に律則されるため、ボンディングパッド２ＢＰの
寸法（パッド自体の寸法および隣接間隔等）よりも相対
的に大きな寸法が必要となる。このため、ウエハ・プロ
セスに律則される微細なボンディングパッド２ＢＰをそ
のまま実装電極に使用することはできない。そこで、相
対的に大きな寸法の実装電極は、半導体チップ１Ｃの比
較的広い空き領域に配置し、その実装電極とボンディン
グパッド２ＢＰとを再配線３によって電気的に接続する
ようにしてある。この再配線３は、表面保護膜上に形成
されたクロム等のような導体膜上に銅等のような導体膜
が積み重ねられてなり、その表面は、例えばポリイミド
樹脂等のような有機系絶縁膜によって被覆されている。
この有機系絶縁膜は最上の絶縁膜になる。最上の絶縁膜
をポリイミド樹脂等のような有機系絶縁膜としたのは、
最上の絶縁膜を無機系絶縁膜とすると半導体チップの取
り扱い（搬送等）時に絶縁膜にクラックが入り易くその
取り扱いが困難となるので、比較的軟らかい有機系絶縁
膜を最上層として半導体チップの取り扱いを容易にする
ためである。

【００２２】続く図１（ｃ）は、バンプ電極形成工程後
の半導体ウエハ１の平面図を模式的に示している。バン
プ電極（第２の電極）４は、例えば鉛−錫等からなる断
面突状の電極であり、上記再配線を覆う有機系絶縁膜上
に形成され、その有機系絶縁膜に形成された接続孔を通
じて再配線３と電気的に接続され、ボンディングパッド
２ＢＰと電気的に接続されている。後述のヒューズ切断
処理は、この工程後に行う。すなわち、半導体ウエハ１
上の各半導体チップ１Ｃに対して電気的試験を行った
後、その試験結果に基づいて行う。

【００２３】続く図１（ｄ）は、ダイシング工程後の半
導体チップ１Ｃの平面図を示している。ダイシング工程
は、半導体ウエハ１から個々の半導体チップ１Ｃを切り
出す工程である。半導体チップ１Ｃは、半導体ウエハ１
から切り出された段階で既にＣＳＰ（Chip Size Packag
e ）構造となっている。図２は上記センターパッド配置
構造の半導体チップ１Ｃの拡大平面図を示している。ボ
ンディングパッド２ＢＰは、半導体チップ１Ｃの中央に
直線上に並んで配置され、再配線３を通じてバンプ電極
４と電気的に接続されている。また、図３は四辺パッド
配置構造の半導体チップ１Ｃの角部の拡大平面図を示し
ている。この場合、ボンディングパッド２ＢＰは、半導
体チップ１Ｃの四辺近傍にその四辺に沿って複数個並ん
で配置されている。各ボンディングパッドＢＰ２は、半
導体チップ１Ｃの主面上に配置されたバンプ電極４と再
配線３を通じて電気的に接続されている。

【００２４】続く図１（ｅ）は、半導体チップ実装工程
後の半導体装置の断面図である。これは、例えばマルチ
チップモジュール構造の半導体装置を示したもので、配
線基板５の主面上には、複数の半導体チップ１Ｃ（ＣＳ
Ｐ）が、半導体チップ１Ｃの主面と配線基板５の主面と
の間に充填材（アンダーフィル）６を介在させ、半導体
チップ１Ｃのバンプ電極４を配線基板５の配線に接続さ
せた状態で実装されている。充填材６は、例えば低温加
熱硬化型エポキシ系樹脂からなる。

【００２５】次に、本実施の形態１の半導体装置の製造
工程を図４〜図１０によって詳細に説明する。なお、図
４〜１０において符号Ｂはバンプ電極形成領域を示し、
符号Ｆはヒューズ形成領域を示している。

【００２６】図４に示す半導体ウエハ１の主面における
半導体チップ１Ｃの形成領域には、例えばｐＭＩＳ、ｎ
ＭＩＳおよび情報記憶素子（例えばキャパシタ）等のよ
うな所定の集積回路素子が形成されている。また、半導
体ウエハ１の各半導体チップ１Ｃの形成領域上には配線
層Ｌが形成されている。配線層Ｌは、層間絶縁膜と配線
層とが交互に積み重ねられて形成されている。図４に
は、例えば酸化シリコン膜からなる層間絶縁膜７上に形
成された最上の配線層のボンディングパッド２ＢＰおよ
びヒューズ電極２Ｆのみが示されている。ボンディング
パッド２ＢＰおよびヒューズ電極２Ｆは、例えばアルミ
ニウムまたはアルミニウム−シリコン−銅合金からな
り、同一工程時にパターニングされている。なお、ヒュ
ーズ電極２Ｆ，２Ｆは互いに電気的に分離されている。

【００２７】層間絶縁膜７上には、表面保護膜８が形成
されており、これによって最上の配線層（例えばボンデ
ィングパッド２ＢＰおよびヒューズ電極２Ｆ）が覆われ
ている。表面保護膜８は、第１の表面保護膜（第１の無
機系絶縁膜）８ａと、その上の第２の表面保護膜（第１
の有機系絶縁膜）８ｂとによって形成されている。第１
の表面保護膜８ａは、例えばＴＥＯＳ（Tetraethoxyort
hosilane）ガスを用いたプラズマＣＶＤ（Chemical Vap
or Deposition ）法で形成された酸化シリコン膜上に、
例えばプラズマＣＶＤ法で形成された窒化シリコン膜が
積み重ねられて形成されている。第２の表面保護膜８ｂ
は、例えばポリイミド樹脂からなる。

【００２８】バンプ電極形成領域Ｂの表面保護膜８に
は、ボンディングパッド２ＢＰの上面一部が露出するよ
うな接続孔９ａが形成されている。接続孔９ａにおいて
第２の表面保護膜８ｂに形成された部分の側面は順テー
パ状に形成されている。一方、ヒューズ形成領域Ｆの第
２の表面保護膜８ｂには、部分的に除去されて第１の表
面保護膜８ａの一部が露出されるような開口領域１０が
形成されている。この開口領域１０の側面も順テーパ状
に形成されている。そして、その開口領域１０から露出
する第１の表面保護膜８ａには、ヒューズ電極２Ｆ、２
Ｆの上面一部が露出するような接続孔９ｂ，９ｂがそれ
ぞれ形成されている。

【００２９】まず、図５に示すように、このような半導
体ウエハ１上に、例えばクロム等からなる導体膜１１
ａ、銅等からなる導体膜１１ｂおよびクロム等からなる
導体膜１１ｃを下層から順にスパッタリング法等によっ
て堆積した後、これをフォトレジスト膜をマスクとした
エッチング技術によってパターニングする。これによ
り、バンプ電極形成領域Ｂにおいては再配線形成用の導
体膜１１ａ〜１１ｃを残すが、ヒューズ形成領域Ｆにお
いては導体膜１１ａのみを残しそれ以外を除去する。最
下層の導体膜１１ａは、例えば銅の拡散抑制または防止
機能および導体膜１１ｂとポリイミド樹脂からなる第２
の表面保護膜８ｂとの接着性を向上させる機能を有する
膜であり、その厚さは薄く、例えば１００ｎｍ程度であ
る。導体膜１１ｂの厚さは、例えば３，０００ｎｍ程度
である。導体膜１１ｃの厚さは、例えば１００ｎｍ程度
である。ただし、導体膜１１ａ、１１ｃは、クロムに限
定されるものではなく種々変更可能であり、例えばチタ
ン、チタンタングステン、窒化チタンまたはタングステ
ンを用いることもできる。なお、この段階において、バ
ンプ電極形成領域Ｂに残された導体膜１１ａ〜１１ｃ
は、接続孔９ａを通じてボンディングパッド２ＢＰと電
気的に接続されている。また、ヒューズ形成領域Ｆに残
された導体膜１１ａは、接続孔９ｂ、９ｂを通じてヒュ
ーズ電極２Ｆ，２Ｆと電気的に接続されている。

【００３０】続いて、図６に示すように、ヒューズ形成
領域Ｆに、ヒューズ形成用のフォトレジスト膜１２ａを
形成した後、これをエッチングマスクとして、そこから
露出するクロム等からなる導体膜１１ａ、１１ｃを選択
的にエッチング除去することにより、バンプ電極形成領
域Ｂ側に再配線３を形成し、かつ、ヒューズ形成領域Ｆ
にヒューズ１３を形成する。再配線３は、例えば導体膜
１１ａ、１１ｂの積層膜からなり、接続孔９ａを通じて
ボンディングパッド２ＢＰと電気的に接続されている。
また、ヒューズ１３は、例えばＤＲＡＭやＳＲＡＭ等の
ようなメモリ製品における冗長回路を構成するものあ
る。ここでは、ヒューズ１３が、導体膜１１ａのみから
なり、接続孔９ｂを通じてヒューズ電極２Ｆ，２Ｆに電
気的に接続されている。すなわち、ヒューズ電極２Ｆ，
２Ｆ間はヒューズ１３によって電気的に接続されてい
る。本実施の形態１においては、ヒューズ１３が、その
下面を無機系絶縁膜からなる層間絶縁膜７に直接接触さ
せた状態で形成されている。このため、熱によってヒュ
ーズ１３に加わる機械的ストレスを緩和することができ
るので、切断を必要としないヒューズ１３の変形不良や
断線を抑制または防止することが可能となっている。し
たがって、不良メモリアドレスの書き込み信頼性を向上
させることができ、不良メモリ救済の安定性を向上させ
ることができるので、メモリを有する半導体装置の歩留
まりおよび信頼性を向上させることが可能となる。ま
た、ヒューズ１３を構成する導体膜１１ａは、上記した
ように薄く抵抗を高くすることができるので、ヒューズ
切断用の回路の面積の増大させることなく、その電気的
な切断処理を容易にすることができる。

【００３１】その後、フォトレジスト膜１２ａを図７に
示すように除去した後、図８に示すように、半導体ウエ
ハ１上に、例えば感光性のポリイミド樹脂からなる封止
樹脂膜（第２の有機系絶縁膜）１４を塗布し、封止樹脂
膜１４自体に露光・現像処理を施すことで封止樹脂膜１
４に接続孔１５を形成する。この接続孔１５からは再配
線３の上面の一部が露出されている。本実施の形態１に
おいては、ヒューズ１３の表面が、封止樹脂１４に直接
接触した状態で封止樹脂１４によって覆われている。し
かし、封止樹脂１４を構成するポリイミド樹脂は、酸化
シリコン膜等に比べて密度が小さいため、ヒューズ切断
時のガス放出の妨げにならない。

【００３２】次いで、接続孔１５内を含む封止樹脂膜１
４上に、例えば厚さ１００ｎｍ程度のクロム等、厚さ４
００ｎｍ程度のニッケル−銅合金等および厚さ１００ｎ
ｍ程度の金等を下層から順にスパッタリング法等によっ
て堆積した後、これをフォトレジスト膜をエッチングマ
スクとしたエッチング処理によってパターニングするこ
とにより、バンプ下地金属パターン１６を形成する。バ
ンプ下地金属パターン１６は、例えば平面円形状に形成
され、接続孔１５を通じて再配線３と電気的に接続され
ている。なお、上記図１（ｂ）は、この工程後の半導体
ウエハ１の平面図を示している。

【００３３】続いて、例えばメタルマスクを用いてバン
プ下地金属パターン１６上に、例えば鉛−錫合金等から
なる半田ペーストを印刷した後、半導体ウエハ１に対し
て半田リフロ処理を施すことにより、図９に示すよう
に、バンプ下地金属パターン１６上にバンプ電極４を形
成する。このバンプ電極形成工程の際、ヒューズ１３は
封止樹脂１４によって覆われ保護されているので、障害
は生じない。なお、上記図１（ｃ）は、この工程後の半
導体ウエハ１の平面図を示している。また、ヒューズ１
３の切断処理は、バンプ電極４の形成工程後であって、
半導体チップ１Ｃを切り出す工程前に、半導体ウエハ１
上の各半導体チップ１Ｃに対して電気的試験を行った
後、その試験結果に基づいて行う。

【００３４】その後、半導体ウエハ１から個々の半導体
チップ１Ｃを切り出した後、図１０に示すように、半導
体チップ１Ｃを配線基板５上に実装する。半導体チップ
１Ｃのバンプ電極４は、配線基板５のランド１７と電気
的に接続されている。また、半導体チップ１Ｃの主面と
配線基板５の主面との間には充填材６が介在されてい
る。本実施の形態１においては、ヒューズ形成領域Ｂの
断面形状がなだらかなのでヒューズ形成領域Ｂにおいて
充填材６にボイドが形成されることがない。このため、
温度サイクル試験等のような加熱条件を必要とする試験
時に充填材６のボイド形成部に熱による機械的応力が集
中し半導体チップ１Ｃに機械的な破壊が生じる不具合を
抑制または防止できる。したがって、半導体装置の歩留
まりおよび信頼性を向上させることが可能となってい
る。

【００３５】次に、本実施の形態１の半導体装置の冗長
救済処理について説明する。図１１は、冗長救済シーケ
ンスを示している。まず、例えば図１（ｃ）で示した段
階において、半導体ウエハ１上の各半導体チップ１Ｃに
対してファンクションテストを行う（工程１００）。続
いて、そのテスト結果に基づいてメモリの救済が必要か
否かについて判断する（工程１０１）。この際、救済が
必要な場合には、救済が必要なメモリのアドレスをＲＯ
Ｍコードに記憶する（工程１０２）。その後、そのＲＯ
Ｍコードに基づいて半導体ウエハ１の救済を必要とする
メモリセルアレイを持つ半導体チップ１ＣのヒューズＲ
ＯＭにおけるヒューズを切断し、不良メモリのアドレス
を書き込む（工程１０３）。その後、再び、半導体ウエ
ハ１上の半導体チップ１Ｃに対してファンクションテス
トを施す。

【００３６】次に、本実施の形態１の半導体装置の冗長
回路動作を図１２によって説明する。図１２は、例えば
ＤＲＡＭにおける回路構成を示している。正規のメモリ
セルアレイ１８ａに不良メモリが存在する場合には、上
記したように不良メモリのアドレスをヒューズＲＯＭ１
８ｂ１，１８ｂ２に書き込む。その書き込みは、上記し
たヒューズ１３（図７等参照）の切断によって行う。ヒ
ューズ１３の切断方法は、例えばヒューズ１３に大電流
を流すことで行う。ただし、ヒューズ１３にレーザを照
射することで切断することもできる。

【００３７】このようにすることで回路動作としては、
例えば次のようになる。すなわち、この状態でＤＲＡＭ
の入力にアドレス信号が入力されると、その入力アドレ
ス信号はアドレス比較回路１８ｃ１，１８ｃ２において
ヒューズＲＯＭ１８ｂ１，１８ｂ２内に書き込まれた不
良メモリのアドレスと比較される。その結果、入力アド
レス信号が不良メモリのアドレスと一致する場合、その
入力アドレス信号は、駆動信号切換回路１８ｄ１，１８
ｄ２によって予備列デコーダ回路１８ｅ１および予備行
デコーダ回路１８ｅ２に伝送され、予備列メモリ１８ｆ
１および予備行メモリ１８ｆ２を駆動する。一方、入力
アドレス信号が不良メモリのアドレスと一致しな場合、
その入力アドレス信号は、駆動信号切換回路１８ｄ１，
１８ｄ２によって列デコーダ回路１８ｇ１および行デコ
ーダ回路１８ｇ２に伝送され、正規のメモリセルアレイ
１８ａのメモリを駆動する。

【００３８】（実施の形態２）本実施の形態２において
は、前記実施の形態１とは異なる再配線の形成方法およ
びヒューズの構造について説明する。

【００３９】まず、前記実施の形態１の説明で用いた図
４の半導体ウエハ１上に、図１３に示すように、導体膜
１１ａをスパッタリング法等によって堆積した後、その
上に、再配線形成領域のみが露出され、それ以外が覆わ
れるようなメッキマスク膜１９を形成する。続いて、そ
のメッキマスク膜１９から露出する導体膜１１ａ上に、
例えば銅およびニッケルを下層から順に電解メッキ法等
によって形成することにより、再配線３を形成する。再
配線３をメッキ法によってパターニングするので配線の
微細化が可能となる。また、ヒューズ形成領域Ｆはメッ
キマスク膜１９によって覆われているのでメッキ処理の
影響を受けない。その後、メッキマスク膜１９を除去し
た後、図１４に示すように、ヒューズ形成領域Ｆの導体
膜１１ａ上にヒューズ形成用のフォトレジスト膜１２ａ
を形成する。続いて、そのフォトレジスト膜１２ａをエ
ッチングマスクとし、かつ、再配線３の最上層のニッケ
ル層をマスクとして、それらから露出する導体膜１１ａ
を選択的にエッチングすることにより、ヒューズ１３を
形成する。ヒューズ１３は、前記実施の形態１と同様
に、無機系絶縁膜からなる第２の表面保護膜８ｂに直接
接触した状態で形成されている。したがって、前記実施
の形態１と同様の効果が得られる。

【００４０】次いで、フォトレジスト膜１２ａを図１５
に示すように除去した後、図１６に示すように、半導体
ウエハ１上に、例えば感光性のポリイミド樹脂からなる
封止樹脂１４を前記実施の形態１と同様に塗布する。続
いて、前記実施の形態１と同様に、封止樹脂１４に、再
配線３の一部が露出するような接続孔１５を形成する。
続いて、前記実施の形態１と同様に、封止樹脂１４に、
再配線３の一部が露出するような接続孔１５を形成した
後、金のフラッシュメッキを施し、さらに、その上にバ
ンプ電極４を形成する。その後、前記実施の形態１と同
様に、半導体ウウエハ１から、半導体チップ１Ｃを切り
出し、配線基板に実装する。

【００４１】本実施の形態２においては、前記実施の形
態１で得られた効果の他に以下の効果を得ることができ
る。すなわち、配線パターンが微細化できるため、再配
線の自由度が向上する。また、再配線３のニッケル層
が、再配線３の銅とバンプ電極４の錫との間の拡散バリ
アとなるため、バンプ下地金属パターンを形成する工程
が削除できる。これにより、工程の簡略化が可能とな
る。

【００４２】（実施の形態３）本実施の形態３において
は、前記実施の形態１とは異なる再配線の形成方法につ
いて説明する。

【００４３】まず、前記実施の形態１の説明で用いた図
４の半導体ウエハ１上に、図１７に示すように、導体膜
１１ａをスパッタリング法等によって堆積した後、その
上に、前記実施の形態１または実施の形態２と同様にし
て、再配線形成用の導体膜１１ｂ、１１ｄをパターニン
グする。導体膜１１ｄは、バンプ下地金属としての機能
を有しており、例えばニッケル−銅合金上に金が被着さ
れてなる。続いて、図１８に示すように、ヒューズ形成
領域Ｆに、ヒューズ形成用のフォトレジスト膜１２ａを
形成した後、フォトレジスト膜１２ａおよび導体膜１１
ｄをエッチングマスクとして、そこから露出するクロム
等からなる導体膜１１ａを選択的にエッチング除去する
ことにより、バンプ電極形成領域Ｂ側に再配線３を形成
し、かつ、ヒューズ形成領域Ｆにヒューズ１３を形成す
る。その後、フォトレジスト膜１２ａを図１９に示すよ
うに除去した後、図２０に示すように、半導体ウエハ１
上に、封止樹脂膜１４を塗布し、前記実施の形態１，２
と同様にして封止樹脂膜１４に接続孔１５を形成する。
この接続孔１５の底面からは導体膜１１ｄが露出されて
いる。本実施の形態３においては、同時にヒューズ形成
領域Ｆにおける封止樹脂１４に開口領域２０を形成し、
ヒューズ１３の全体表面を露出させる。このように、ヒ
ューズ１３を露出させることにより、ヒューズ１３を電
気的に切断する際、ヒューズ１３を構成する導体膜１１
ａが気化した時に逃げやすくなる結果、ヒューズ１３の
切断処理を容易にでき、ヒューズ１３の切断効率を向上
させることが可能となる。ただし、ヒューズ１３の切断
領域のみを封止樹脂１４から露出させるようにしても良
い。その場合、ヒューズ１３が露出される開口領域をそ
の内部に後述の充填材が良好に入り込むような大きさに
形成する。続いて、図２１に示すように、前記実施の形
態１，２と同様にして、再配線３を構成する導体膜１１
ｄ上にバンプ電極４を形成する。その後、前記実施の形
態１、２と同様に、半導体ウエハ１から半導体チップ１
Ｃを切り出して、図２２に示すように、配線基板５上に
実装する。本実施の形態３においては、半導体チップ１
Ｃを配線基板５上に実装すると、非切断のヒューズ１３
（切断処理を必要としないヒューズ１３）の表面が充填
材６によって覆われ保護されるので、非切断のヒューズ
１３の信頼性を確保することが可能となる。

【００４４】（実施の形態４）本実施の形態４において
は、本発明の技術思想をＰＬＡ（Programmable LogicAr
ray）に適用した場合を説明する。図２３は、ＦＰＬＡ
（Field PLA ）の回路図を示している。ＰＬＡは、半導
体チップ上の特定の位置に用意されているプログラミン
グポイントをプログラムすることにより所定の論理を構
成する半導体装置であり、任意の論理関数を、アレイ状
に規格化された構造上で、ＡＮＤアレイ（論理積）とＯ
Ｒアレイ（論理和）との２段階で実現する。本実施の形
態４においては、、プログラミング・ポイントをヒュー
ズ１３によって構成する。すなわち、所定のヒューズ１
３を切断することにより、所定の論理をプログラミング
するものである。ヒューズ１３の構造は、前記実施の形
態１〜３で説明したのと同じである。

【００４５】本実施の形態４においては、前記実施の形
態１〜３で得られた効果の他に、以下の効果を得ること
が可能となる。すなわち、切断を要しないヒューズ１３
の変形や切断を抑制または防止できるので、そのヒュー
ズ１３の変形や切断に起因するプログラミングの誤り発
生を低減または無くすことができる。

【００４６】（実施の形態５）本実施の形態５において
は、ＷＰＰ技術を用いた半導体装置の製造方法において
パッド（バンプ電極）の機能を固定する技術について説
明するものである。

【００４７】ＷＰＰ技術を用いない通常の半導体装置の
製造方法においては、半導体ウエハから半導体チップを
切り離した後、所定のボンディングパッドを、ボンディ
ングワイヤによって高電位の電源配線または低電位の電
源配線に電気的に接続することによって、そのボンディ
ングパッドの機能を固定することが行われている。これ
により、例えばＤＲＡＭ等においては、ワード・ビット
構成をボンディングワイヤ工程によって種々の構成に設
定することが行われている。しかし、ＷＰＰ技術におい
ては、ボンディングワイヤ工程が無いので、そのような
パッド機能固定ができない。したがって、ウエハプロセ
スの段階においてパッドの機能を固定しなければなら
ず、柔軟な対応ができないという問題がある。そこで、
本実施の形態５においては、そのパッド機能の固定工程
をヒューズの切断によって行うようにしたものである。
図２４（ａ）は、本実施の形態５の工程を示し、（ｂ）
はＷＰＰ技術を用いない通常の半導体装置の製造工程を
比較のために示している。

【００４８】本実施の形態５においては、半導体ウエハ
の各半導体チップに対して前記したようにファンクショ
ンテストを施し、各半導体チップの良否を判定した後
（工程２００）、ヒューズの切断工程に移行する（工程
２０１）。このヒューズの切断工程においては、上記メ
モリを有する半導体装置であれば、不良メモリの救済の
ためのヒューズ切断工程を行い、かつ、上記パッド機能
の固定のためのヒューズ切断を行う。その後、前記実施
の形態１で説明したのと同様に、半導体ウエハから各半
導体チップを切り離し（工程２０２）、実装工程（工程
２０３）に移行する。なお、ＷＰＰ技術を用いない場合
は、図２４（ｂ）に示すように、ファンクションテスト
工程（工程３００）、ダイシング工程（工程３０１）、
ダイボンディング工程（工程３０２）を経た後、ワイヤ
ボンディング工程（工程３０３）においてパッド機能を
固定する。その後、モールド工程（工程３０４）、モジ
ュール実装工程（工程３０５）に移行する。

【００４９】本実施の形態５によれば、ＷＰＰ技術を用
いる半導体装置においてもパッドの機能固定が可能とな
る。したがって、その半導体装置の製造工程における機
能変更の柔軟性を向上させることが可能となる。また、
本実施の形態５においては、図２４に示すように、ＷＰ
Ｐ技術を用いない場合におけるパッド機能固定に関わる
半導体装置の製造工程と比較して、工程数を低減でき
る。

【００５０】図２５（ａ），（ｂ）は、パッド機能の固
定処理を具体的に示した説明図である。図２５（ａ）は
固定処理前、（ｂ）は処理後を示し、この処理の仕方
（ヒューズ切断の仕方）によって、例えばＤＲＡＭのワ
ードビット構成を変更できる構成になっている。

【００５１】図２５（ａ）の段階においては、所定のボ
ンディングパッド２ＢＰが、ヒューズ１３ａ1 、１３ｂ
1 を通じて高電位側の電源配線２１Ａ、低電位側の電源
配線２１Ｂの両方に電気的に接続されている。高電位
は、例えば3.３Ｖ程度、低電位は、例えば０（零）Ｖで
ある。また、他のボンディングパッド２ＢＰは、ヒュー
ズ１３ｃを通じて高電位の電源配線２１Ａと電気的に接
続されている。

【００５２】このような状態において、例えば図２５
（ｂ）に示すように、例えばヒューズ１３ａ1 を切断す
ることにより、ボンディングパッド２ＢＰを低電位の電
源配線２１Ｂに電気的に接続し、そのボンディングパッ
ド２ＢＰに電気的に接続されるバンプ電極４を低電位
（すなわち、ロウ（Ｌｏｗ；以下、Ｌと略す）レベル）
に固定する。ヒューズ１３ｂ1 を切断した場合、バンプ
電極４は高電位（すなわち、ハイ（Ｈｉｇｈ；以下、Ｈ
と略す）レベル）に固定される。このように、本実施の
形態５においては、ヒューズ１３ａ1 、１３ｂ1 のいず
れかを切断し、バンプ電極４のＬ，Ｈレベルのいずれか
に固定することにより、例えばＤＲＡＭであればそのワ
ード・ビット構成を変更することができる。

【００５３】本実施の形態５のヒューズ１３ａ1 〜１３
ｃの構造は、前記実施の形態１〜３によって説明したも
のと同じ構造とすることができるが、これに限定される
ものではない。例えばＭＩＳＦＥＴのゲート電極を形成
する低抵抗ポリシリコンによってそれと同じ配線層にヒ
ューズ１３ａ1 〜１３ｃを形成することもできる。ま
た、前記封止樹脂膜１４上に直接接した状態でヒューズ
１３ａ1 〜１３ｃを形成する構造としても良い。

【００５４】（実施の形態６）本実施の形態６は、前記
実施の形態５の変形例を説明するもので、半導体チップ
の種類等を、ヒューズの状態によって電気的に判断およ
び選別することを可能としたものである。

【００５５】例えば図２６（ａ）〜（ｃ）は、例えばＷ
ＰＰ技術によって製造されたＤＲＡＭの動作速度をヒュ
ーズの状態によって電気的に判断および選別できるよう
にした場合を説明するための説明図である。

【００５６】図２６（ａ）は、例えば第１動作速度を持
つＤＲＡＭのヒューズの状態を示している。ここでは、
例えばバンプ電極４ａ、４ｂが、それぞれ再配線３，ボ
ンディングパッド２ＢＰおよびヒューズ１３ａ1 、１３
ｂ1 を介して両方とも低電位の電源配線２１Ｂと電気的
に接続されており、１３ａ2 ，１３ｂ2 は切断されてい
る。したがって、バンプ電極４ａ、４ｂをプローブ等で
測定すると、「Ｌ」，「Ｌ」の電位の情報を得ることが
できる。すなわち、バンプ電極４ａ、４ｂの電位が
「Ｌ」、「Ｌ」であれば、その半導体チップは第１動作
速度の半導体チップであることが分かる。

【００５７】また、図２６（ｂ）は、例えば第２動作速
度を持つＤＲＡＭのヒューズの状態を示している。ここ
では、ヒューズ１３ａ1 及び１３ｂ1 が切断されている
ので、バンプ電極４ａ、４ｂをプローブ等で測定する
と、「Ｈ」，「Ｌ」の電位の情報を得ることができる。
すなわち、バンプ電極４ａ、４ｂの電位が「Ｈ」、
「Ｌ」であれば、その半導体チップは第２動作速度の半
導体チップであることが分かる。

【００５８】さらに、図２６（ｃ）は、例えば第３動作
速度を持つＤＲＡＭのヒューズの状態を示している。こ
こでは、ヒューズ１３ａ1 、１３ｂ1 の両方が切断され
て、バンプ電極４ａ、４ｂをプローブ等で測定すると、
１３ａ2 、１３ｂ2 を通して「Ｈ」，「Ｈ」の電位の情
報を得ることができる。すなわち、バンプ電極４ａ、４
ｂの電位が「Ｈ」、「Ｈ」であれば、その半導体チップ
は第３動作速度の半導体チップであることが分かる。本
実施の形態６においてもヒューズ１３ａ1 、１３ｂ1 の
構造は、前記実施の形態５の場合と同じである。

【００５９】このように、本実施の形態６によれば、半
導体チップの動作速度を、電気的に判断および選別する
ことができる。また、上記の例では、ＤＲＡＭの動作速
度の判断および選別を可能とした場合について説明した
が、これに限定されるものではなく種々変更可能であ
り、例えば半導体装置の種類、電気的特性、どのプロセ
スまたはどの半導体ウエハで製造されたものか等を電気
的に判断および選別することもできる。

【００６０】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態１〜６に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。

【００６１】例えば半導体ウエハは単結晶シリコンの単
体構造で構成されるものに限定されるものではなく、例
えば絶縁層上に半導体層を設けてなる、いわゆるＳＯＩ
（silicon On Insulator）基板や半導体ウエハの表面に
エピタキシャル層を設けてなる、いわゆるエピタキシャ
ルウエハを用いても良い。

【００６２】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＤＲＡ
ＭまたはＳＲＡＭに適用した場合について説明したが、
それに限定されるものではなく、例えばメモリ回路と論
理回路とを同一半導体基板に設けている混載型の半導体
装置にも適用できる。また、前記実施の形態６の技術
は、例えばマイクロプロセッサ等のような論理回路を有
する半導体装置をＷＰＰ技術によって製造する場合にも
適用できる。

【００６３】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。

【００６４】(1).本発明によれば、ＷＰＰ技術を用いた
半導体装置において切断を要しないヒューズの変形や断
線不良を抑制または防止することことが可能となる。

【００６５】(2).本発明によれば、ＷＰＰ技術を用いた
半導体装置においてヒューズ形成領域における半導体チ
ップのクラックを抑制または防止することが可能とな
る。

【００６６】(3).上記(1) 、(2) により、ＷＰＰ技術を
用いた半導体装置の歩留まりおよび信頼性を向上させる
ことが可能となる。

【図面の簡単な説明】

【図１】（ａ）〜（ｃ）は本発明の一実施の形態である
半導体装置の製造工程中における半導体ウエハの平面
図、（ｄ）はその半導体ウエハから切り出された半導体
チップの平面図、（ｅ）はその半導体チップを配線基板
上に実装した状態を示す説明図である。

【図２】図１の半導体装置の製造工程によって製造され
た半導体チップの平面図である。

【図３】図１の半導体装置の製造工程によって製造され
た他の半導体チップの要部平面図である。

【図４】本発明の一実施の形態である半導体装置の製造
工程中における半導体ウエハの要部断面図である。

【図５】図４に続く半導体装置の製造工程中における半
導体ウエハの要部断面図である。

【図６】図５に続く半導体装置の製造工程中における半
導体ウエハの要部断面図である。

【図７】図６に続く半導体装置の製造工程中における半
導体ウエハの要部断面図である。

【図８】図７に続く半導体装置の製造工程中における半
導体ウエハの要部断面図である。

【図９】図８に続く半導体装置の製造工程中における半
導体ウエハの要部断面図である。

【図１０】図９に続く半導体装置の製造工程中における
要部断面図である。

【図１１】本発明の一実施の形態の半導体装置の冗長救
済におけるシーケンスを示すフロー図である。

【図１２】本発明の一実施の形態の半導体装置の冗長回
路構成を説明するための回路図である。

【図１３】本発明の他の実施の形態である半導体装置の
製造工程中における半導体ウエハの要部断面図である。

【図１４】図１３に続く半導体装置の製造工程中におけ
る半導体ウエハの要部断面図である。

【図１５】図１４に続く半導体装置の製造工程中におけ
る半導体ウエハの要部断面図である。

【図１６】図１５に続く半導体装置の製造工程中におけ
る半導体ウエハの要部断面図である。

【図１７】本発明のさらに他の実施の形態である半導体
装置の製造工程中における半導体ウエハの要部断面図で
ある。

【図１８】図１７に続く半導体装置の製造工程中におけ
る半導体ウエハの要部断面図である。

【図１９】図１８に続く半導体装置の製造工程中におけ
る半導体ウエハの要部断面図である。

【図２０】図１９に続く半導体装置の製造工程中におけ
る半導体ウエハの要部断面図である。

【図２１】図２０に続く半導体装置の製造工程中におけ
る半導体ウエハの要部断面図である。

【図２２】図２１に続く半導体装置の製造工程中におけ
る半導体ウエハの要部断面図である。

【図２３】本発明のさらに他の実施の形態である半導体
装置の要部回路図である。

【図２４】（ａ）は本発明の半導体装置の製造工程のフ
ロー図であり、（ｂ）はＷＰＰ技術を用いない通常の半
導体装置の製造工程のフロー図である。

【図２５】（ａ），（ｂ）は図２４の半導体装置の製造
工程を説明するための半導体ウエハの要部拡大平面図で
ある。

【図２６】（ａ）〜（ｃ）は図２４の半導体装置の製造
工程の変形例を説明するための半導体ウエハの要部拡大
平面図である。

【符号の説明】

１半導体ウエハ１Ｃ半導体チップ２ＢＰボンディングパッド（第１の電極）２Ｆヒューズ電極３再配線（配線パターン）４バンプ電極（突起電極）５配線基板６充填材７層間絶縁膜８表面保護膜８ａ第１の表面保護膜（第１の無機系絶縁膜）８ｂ第２の表面保護膜（第１の有機系絶縁膜）９ａ、９ｂ接続孔１０開口領域１１ａ〜１１ｃ導体膜１２ａフォトレジスト膜１３，１３ａ1 ，１３ｂ1 ，１３ａ2 ，１３ｂ2 ヒュ
ーズ１４封止樹脂（第２の有機系絶縁膜）１５接続孔１６バンプ下地金属パターン１７ランド１８ａ正規のメモリセルアレイ１８ｂ１，１８ｂ２ヒューズＲＯＭ１８ｃ１，１８ｃ２アドレス比較回路１８ｄ１，１８ｄ２駆動信号切換回路１８ｅ１予備列デコーダ回路１８ｅ２予備行デコーダ回路１８ｆ１予備列メモリ１８ｆ２予備行メモリ１８ｇ１列デコーダ回路１８ｇ２行デコーダ回路１９メッキマスク膜２０開口領域２１Ａ高電位の電源配線２１Ｂ低電位の電源配線Ｂバンプ電極形成領域Ｆヒューズ形成領域

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 23/12 Ｌ (72)発明者米谷統多東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内 (72)発明者 ▲高▼橋紫濃東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内Ｆターム(参考） 5F061 AA01 BA03 CA05 5F064 AA07 BB13 FF02 FF04 FF27 FF42 FF45

Claims

【特許請求の範囲】

【請求項１】（ａ）半導体ウエハに複数の半導体チッ
プを形成する工程、（ｂ）前記複数の半導体チップに対
して、半導体ウエハの状態のまま一括してパッケージ・
プロセスを施す工程を有し、前記（ａ）工程は、（ａ1 ）前記半導体ウエハの複数の
半導体チップに素子を形成する工程、（ａ2 ）前記半導
体ウエハの複数の半導体チップ上に配線層を形成する工
程、（ａ3 ）前記半導体ウエハ上に、前記配線層の最上
の配線層に形成された第１の電極を覆う第１の無機系絶
縁膜を形成する工程を有し、前記（ｂ）工程は、（ｂ1 ）前記第１の無機系絶縁膜上
に第１の有機系絶縁膜を形成する工程、（ｂ2 ）前記複
数の半導体チップの各々においてヒューズ形成領域の第
１の有機系絶縁膜を除去することにより、前記第１の無
機系絶縁膜を露出させる工程、（ｂ3 ）前記第１の有機
系絶縁膜上に、第１の導体膜および第２の導体膜の積層
膜からなる配線パターンを形成し、かつ、前記第１の無
機系絶縁膜上に接した状態で前記第１の導体膜をパター
ニングしてなるヒューズを形成する工程を有することを
特徴とする半導体装置の製造方法。
【請求項２】請求項１記載の半導体装置の製造方法に
おいて、前記（ｂ）工程後、（ｃ）前記配線パターンを覆う第２
の有機系絶縁膜を形成する工程、（ｄ）前記第２の有機
系絶縁膜に配線パターンの一部が露出する孔を形成した
後、その孔を通じて電気的に接続される第２の電極を形
成する工程を有することを特徴とする半導体装置の製造
方法。
【請求項３】請求項２記載の半導体装置の製造方法に
おいて、前記（ｄ）工程後、（ｅ）前記半導体ウエハから複数の
半導体チップを切り出す工程、（ｆ）前記半導体チップ
の第２の電極形成面と配線基板との間に充填材を介在さ
せた状態で、前記半導体チップを前記第２の電極を介し
て配線基板上に実装する工程を有することを特徴とする
半導体装置の製造方法。
【請求項４】請求項２または３記載の半導体装置の製
造方法において、前記ヒューズは、その表面に前記第２
の有機系絶縁膜が接した状態で第２の有機系絶縁膜によ
って覆われることを特徴とする半導体装置の製造方法。
【請求項５】請求項３記載の半導体装置の製造方法に
おいて、前記ヒューズは、その表面に前記充填材が接し
た状態で充填材によって覆われることを特徴とする半導
体装置の製造方法。
【請求項６】（ａ）半導体ウエハに複数の半導体チッ
プを形成する工程、（ｂ）半導体ウエハに形成された複
数の半導体チップに対して、半導体ウエハの状態のまま
一括してパッケージ・プロセスを施す工程を有し、前記（ｂ）工程は、前記複数の半導体チップの各々に形
成されたヒューズの切断によって、前記半導体チップの
各々に形成された第２の電極の電位を設定する工程を有
することを特徴とする半導体装置の製造方法。
【請求項７】請求項６記載の半導体装置の製造方法に
おいて、前記（ａ）工程は、（ａ１）前記半導体ウエハの複数の
半導体チップに素子を形成する工程、（ａ2 ）前記半導
体ウエハの複数の半導体チップ上に配線層を形成する工
程、（ａ3 ）前記半導体ウエハ上に、前記配線層の最上
の配線層に形成された第１の電極を覆う第１の無機系絶
縁膜を形成する工程を有し、前記（ｂ）工程は、（ｂ1 ）前記半導体ウエハ上に第１
の絶縁膜を形成する工程、（ｂ2 ）前記第１の絶縁膜に
前記第１の電極が露出するような孔を穿孔した後、その
孔を通じて電気的に接続される配線パターンを形成する
工程、（ｂ3 ）前記配線パターンを覆う第１の封止用絶
縁膜を形成する工程、（ｂ4 ）前記第１の封止用絶縁膜
に前記配線パターンの一部が露出する孔を穿孔した後、
その孔を通じて電気的に接続される第２の電極を形成す
る工程を有することを特徴とする半導体装置の製造方
法。
【請求項８】半導体ウエハに形成された複数の半導体
チップに対して、半導体ウエハの状態のまま一括してパ
ッケージ・プロセスを施した後、前記複数の半導体チッ
プを個々の半導体チップに切り出すことで形成された半
導体装置であって、（ａ）前記半導体チップ上の配線層
の最上の配線層に形成された第１の電極と、前記第１の
電極を覆う第１の無機系絶縁膜と、（ｂ）前記第１の無
機系絶縁膜上に形成された第１の有機系絶縁膜と、前記
第１の有機系絶縁膜上に形成された第１の導体膜および
第２の導体膜の積層膜からなり、前記第１の有機系絶縁
膜および第１の無機系絶縁膜に形成された孔を通じて電
気的に接続された配線パターンと、（ｃ）前記第１の有
機系絶縁膜上に前記配線パターンを覆うように形成され
た第２の有機系絶縁膜と、（ｄ）前記第２の有機系絶縁
膜に形成された孔を通じて電気的に接続された第２の電
極と、（ｅ）前記第１の無機系絶縁膜上に接した状態で
前記第１の導体膜をパターニングしてなるヒューズとを
有することを特徴とする半導体装置。
【請求項９】請求項８記載の半導体装置において、前
記ヒューズは、その表面に前記第２の有機系絶縁膜が接
した状態で第２の有機系絶縁膜によって覆われているこ
とを特徴とする半導体装置。