KR100436407B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

에너지 빔에 의해 절단 가능한 퓨즈를 갖는 반도체 장치로서, 상기 반도체 장치는 복수의 반도체 소자가 형성된 반도체 기판 상에 배치된 구리 배선으로 이루어지는 복수의 구리 배선층과, 상기 복수의 구리 배선층보다 상층에 배치되며 최상층의 상기 구리 배선에 접속된 고융점 금속막을 적어도 포함하는 최상층 배선과, 상기 최상층 배선의 일부로서 형성된 퓨즈와, 상기 최상층 배선 상에 배치된 표면 보호막을 갖는다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THEREOF}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히, 구리 배선을 이용한 경우의 용장 회로의 일부를 구성하는 퓨즈를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다. 또한, 돌기 전극(범프)을 갖는 플립 칩 실장에 적합한 반도체 장치 및 그 제조 방법에 관한 것이다.
최근, 반도체 집적 회로 장치에서는, 회로 기능의 향상이나 기억 용량의 증대가 진행되고 있다. 그 한편으론, 소자나 배선의 미세화, 금속 배선의 다층화 등에 의해, 반도체 칩의 제조 도중에서의 결함 발생율이 높아져, 이것에 따른 반도체 칩의 제조 수율의 저하가 우려되고 있다. 이러한 결함 발생에 기인하는 수율 저하를 억제하는 대표적 기술의 하나로서, 용장 구성 기술(용장 회로: redundancy circuit)를 들 수 있다. 용장 구성 기술은, 사전에 반도체 칩 내에 결함 부분과 치환 가능한 예비 엘리먼트를 설치하여 놓고, 결함이 발생한 경우에 그 결함 부분과 예비 엘리먼트를 치환함으로써, 반도체 칩을 구제(repair)하는 기술이다. 예를 들면, 반도체 메모리 제품에 있어서, 불량 메모리 셀을 포함하는 칼럼 또는 로우를 예비 메모리 셀로 치환한다. 결함 부분과 예비 엘리먼트와의 치환은, 용장 회로의 일부를 구성하는 퓨즈(fuse)의 절단에 의해서 행해진다. 퓨즈의 절단 방법은, 예를 들면 레이저에 의한 방법과 전기적 용단에 의한 방법이 있다. 퓨즈는, 통상, 다결정 실리콘이나 금속 배선을 이용하여 형성되어 있다.
또한, 반도체 칩의 실장 기술 분야에서, 종래의 와이어 본딩의 대체로서, 플립 칩 실장 등의 와이어리스 본딩 기술이 열심히 연구/개발되어 있다. 플립 칩 실장은, 반도체 칩 표면의 전극 상에 범프라고 불리는 돌기 전극을 형성하여, 칩의 표면과 내부를 반대로 하여, 세라믹 등의 배선 기판의 전극과 범프를 위치 정렬하여, 페이스 다운 본딩으로 접속하는 실장 방법이다. 반도체 패키지의 소형화, 고밀도 실장화의 관점에서 이상적인 실장 방법이다.
또한, 금속 배선은, 저저항화 및 신뢰성 향상 등의 관점에서, 종래의 알루미늄(Al) 배선에 대신, 구리(Cu) 배선이 실용화되어 있다. 또한, 반도체 집적 회로 장치가 대규모화, 고집적화에 따른, 배선층 수가 증가하여, 현재의 고속 SRAM(Static RAM)에 있어서는 4층, 또한 메모리를 혼재하는 논리 LSI 에서는 5층 이상의 다층 배선층이 이용되고 있다. 또한, 금속 배선의 막 두께는, 전원 전압의 안정화 등의 관점에서, 하층에 비해 상층쪽이 두껍게 형성되어 있다.
본 발명의 특징은, 복수의 반도체 소자가 형성된 반도체 기판 상에 배치된, 구리 배선으로 이루어지는 복수의 구리 배선층과, 상기 복수의 구리 배선층보다 상층에 배치되어, 최상층의 상기 구리 배선에 접속된 고융점 금속막을 적어도 포함하는 최상층 배선과, 상기 최상층 배선의 일부로서 형성된 에너지 빔에 의해 절단 가능한 퓨즈와, 상기 최상층 배선 상에 배치된 표면 보호막을 갖는 반도체 장치이다.
도 1은 본 발명의 실시 형태에 따른 반도체 장치의 구성 내에 퓨즈를 포함하는 특징 부분을 나타내는 단면도.
도 2a 내지 2c는 본 발명의 실시 형태에 따른 반도체 장치의 제조 방법에 있어서의 주요한 제조 공정을 나타내는 단면도.
도 3a 내지 3c는 본 발명의 실시 형태에 따른 반도체 장치의 제조 방법에 있어서의 주요한 제조 공정을 나타내는 단면도.
도 4a 내지 4b는 본 발명의 실시 형태에 따른 반도체 장치의 제조 방법에 있어서의 주요한 제조 공정을 나타내는 단면도.
도 5는 최상층 배선과 제2 구리 배선 사이에서 형성된 캐패시터의 구성을 나타내는 단면도. 도 6은 도 1에서의 제2 구리 배선층과 고융점 금속막과의 접속 개소의 바로 위와는 다른 부분에 배리어 메탈 및 땜납볼을 배치한 경우의 구성을 나타내는 단면도.
도 7a는 관련 기술에 따른 반도체 칩에서의 소자 영역과 패드 영역의 레이아웃을 나타내는 평면도.
도 7b는 본 발명의 실시 형태에 따른 반도체 칩에서의 소자 영역과 패드 영역의 레이아웃을 나타내는 평면도.
〈도면의 주요 부분에 대한 부호의 설명〉
1, 2 : 구리 배선층
3 : 층간 절연막
6 : 질화 실리콘막
7 : 산화 실리콘막
8 : 고융점 금속막
9 : Al 막
10 : 표면 보호막
11 : 폴리이미드
12 : 퓨즈 영역
13 : 패드 영역
14 : 배리어 메탈
15 : 땜납 볼
이하, 첨부된 도면을 참조하여, 본 발명의 여러 실시예들을 설명하기로 한다. 도면 전체에서 동일하거나 유사한 부분 또는 소자는 동일하거나 유사한 참조 부호로 나타내었으며, 이러한 부분 및 소자의 설명은 생략되거나 간략화될 것이라는 것을 유의하여야 한다.
도 1에 도시된 바와 같이, 본 발명의 실시 형태에 따른 반도체 장치는, 반도체 기판과, 반도체 기판의 표면에 형성된 복수의 반도체 소자와, 복수의 반도체 소자를 상호 접속하는 구리 배선으로 이루어지는 복수의 구리 배선층(1, 2)과, 복수의 구리 배선층(1, 2)보다 상층에 배치되어 최상층의 구리 배선(2)에 접속된 고융점 금속막(8)을 적어도 포함하는 최상층 배선(8, 9)과, 최상층 배선(8, 9)의 일부로서 형성된, 에너지 빔에 의해 절단 가능한 퓨즈와, 최상층 배선(8, 9) 상에 배치된 표면 보호막(10)과, 표면 보호막(10) 상에 배치되어 표면 보호막(10)에 대하여 충분히 큰 에칭 선택비를 갖는 유기 수지막(폴리이미드)(11)와, 폴리이미드(11) 상에 배치되어, 최상층 배선(8, 9)에 접속된 범프용 기초 금속막(배리어 메탈)(14)과, 범프용 기초 금속막(14)의 상에 배치된 범프(땜납 볼)(15)를 갖는다. 도 1에는, 복수의 구리 배선층의 일부(1, 2)와, 최상층 배선(8, 9)과, 표면 보호막(10)과, 폴리이미드(11)와, 배리어 메탈(14)과, 땜납볼(15)을 나타내었으며, 그 밖의 반도체 기판, 반도체 소자, 구리 배선층의 나머지 부분은 생략하였다.
구리 배선은, 복수의 반도체 소자가 형성된 반도체 기판의 상에 배치되어, 복수의 반도체 소자를 상호 접속함으로써, 반도체 기판 상에 반도체 집적 회로를 형성한다. 또한, 복수의 구리 배선층(1, 2)이 층간 절연막(3, 4)을 통해 적층되어, 상하의 다른 구리 배선(1, 2)이 층간 절연막(3, 4) 내에 배치된 접속 개소(비아 컨택트)에서 접속되는 것으로, 다층 배선 구조를 갖는 반도체 집적 회로가 형성된다. 또한, 구리 배선은, 구리만을 재료로 하는 경우에 한하지 않고, 구리와 그 밖의 금속과의 합금을 재료로 할 수도 있다.
최상층 배선은 최상층의 구리 배선(2)과 표면 보호막(10) 사이에 배치된 배선이고, 최상층의 구리 배선(2)과의 접속에 있어서 구리의 확산을 억제하는 고융점금속막(8)을 적어도 갖고 있다. 따라서, 최상층 배선(8, 9)이 복수의 막 구조를 갖고 있는 경우, 가장 하층에 배치되는 막이, 최상층의 구리 배선(2)과 접속되는 고융점 금속막(8)이 된다. 고융점 금속막(8)은 예를 들면, 티탄(Ti), 탄탈(Ta), 몰리브덴(Mo), 텅스텐(W) 및 이들의 금속을 함유하는 합금을 재료로 할 수 있다. 최상층 배선(8, 9)은 고융점 금속막(8) 상에 배치된 Al계 금속막(9)을 또한 갖고 있다.
최상층 배선(8, 9)의 일부로서 전극 패드가 형성되어, 이 전극 패드를 통해, 반도체 소자의 동작에 필요한 전력이 공급되거나 반도체 집적 회로의 신호가 입출력된다. 전극 패드와의 본딩 방법이 와이어 본딩 방법인 경우, 고융점 금속막의 상에 500 nm 정도의 Al계 금속막(9)을 형성하는 것이 바람직하다. 범프에 의한 플립 칩 실장 등의 와이어리스 본딩 방법을 이용하는 경우, 최상층 배선(8, 9)은 고융점 금속막(8)만으로 구성해도 상관없다.
퓨즈는 반도체 집적 회로의 일부를 구성하는 회로 소자이고, 폴리실리콘등으로 이루어지는 반도체 소자, 혹은 구리 배선의 일부로서 형성되어 있지 않고, 최상층 배선(8, 9)의 일부로서 형성되어 있다. 퓨즈는, 예를 들면, 반도체 칩 상의 결함 부분과 예비 엘리먼트와의 치환을 위한 용장 회로의 일부를 구성하는 퓨즈 등을 포함한다. 그 외에도, 반도체 장치의 제조 종료 후에, 에너지 빔을 조사하여 의도적으로 절단하는 것을 목적으로 하는 퓨즈를 포함한다.
표면 보호막(10)은 반도체 칩의 기능을 보호하기 위한 막이고, CVD법 등에 의해 성막된다. 표면 보호막(10)은 퓨즈 상에 형성되는 절연막이기 때문에 표면보호막(10)의 막 두께는 퓨즈의 절단에 지장이 없는 범위, 예를 들면 50 내지 1000nm의 범위에서 선택하는 것이 가능하다.
범프(15)는 플립 칩 실장 등의 와이어리스 본딩 기술에 있어서의 돌기 전극을 나타내고, 표면 보호막이 선택적으로 제거된 전극 패드에 접속되어 있다. 범프는 주석(Sn), 납(Pb), 은(Ag) 등의 합금을 재료로 할 수 있다. 여기서는, 땜납볼(15)을 사용한 경우에 대해 설명한다.
범프용 기초 금속막(배리어 메탈)(14)은 전극 패드와 범프(15) 사이에 배치되고, 전극 패드와 범프(15)와의 밀착성을 향상시키기 위한 금속막이다. 티탄(Ti), 크롬(Cr), Cu, 금(Au), 니켈(Ni) 등의 금속막을 적층한 것이다.
도 1에는, 복수의 구리 배선층의 일부로서, 제1 구리 배선층(1) 및 제2 구리 배선층(2)을 나타낸다. 제1 구리 배선층(1)의 하부에는 제1 층간 절연막(3)이 배치되고, 제1 구리 배선층(1)과 제2 구리 배선층(2) 사이에는 제2 층간 절연막(4)이 배치되어 있다. 제2 구리 배선층(2)은 이중 상감 구조를 갖고 있다. 즉, 제2 구리 배선층(2)의 일부가 컨택트 플러그로서 제2 층간 절연막(4) 내에 배치되고, 이 컨택트 플러그를 통해, 제1 구리 배선층(1)과 제2 구리 배선층(2)은 접속되어 있다. 도 1에 있어서, 우측, 중앙, 좌측의 3 개소에 구리 배선(1, 2)이 배치되어, 우측으로부터 중앙까지가 퓨즈가 형성되는 퓨즈 영역(12), 좌측이 전극 패드가 형성되는 패드 영역(13)을 나타낸다. 도 1에는 나타내지 않았지만, 제1 구리 배선층(1)과 반도체 기판 사이에는 다른 구리 배선층이 배치되어 있다.
제2 구리 배선층(2)의 상에는 질화 실리콘막(6)이 배치되어 있다. 질화 실리콘막(6) 상에는 산화 실리콘막(7)이 배치되어 있다. 산화 실리콘막(7) 상에는 고융점 금속막(8)이 배치되어 있다. 고융점 금속막(8)의 상에는 Al계 금속막(9)이 배치되어 있다. 최상층 배선은 고융점 금속막(8)과 Al계 금속막(9)으로 이루어지는 적층 구조를 갖는다.
최상층 배선(8, 9)은 퓨즈 영역(12) 및 패드 영역(13)에 선택적으로 배치되어 있다. 또한, 고융점 금속막(8)은 우측, 중앙, 좌측의 제2 구리 배선(2)에 각각 접속되어 있다. 퓨즈 영역(12)의 중앙, 우측의 제2 구리 배선(2)은 고융점 금속막(8)을 통해 접속되어 있다. Al계 금속막(9)의 상에는 표면 보호막(10)이 배치되어 있다. 표면 보호막(10)의 상에는 폴리이미드(11)가 배치되어 있다. 패드 영역(13)의 Al막(9) 상에는 표면 보호막(10) 및 폴리이미드(11) 대신에 배리어 메탈(14)이 배치되고, 배리어 메탈(14)의 일부는 표면 보호막(10) 및 폴리이미드(11) 상에 각각 배치되어 있다. 배리어 메탈(14) 상에는 땜납볼(15)이 배치되어 있다. 퓨즈 영역(12)의 표면 보호막(10) 상에는 폴리이미드(11)가 배치되어 있지 않고 표면 보호막(10)이 표출되어 있다.
다음에, 도 1에 나타낸 반도체 장치의 제조 방법을 도 2a 내지 도 4b를 참조하여 설명한다. 도 2a 내지 도 4b는 도 1에 나타낸 반도체 장치의 제조 방법에 있어서의 주요한 제조 공정을 나타내는 단면도이다.
(1) 우선, 반도체 웨이퍼를 크린룸 내의 제조 라인 상에 배치하여, 기판·배선 공정을 행할 준비를 한다. 그리고, 제조 라인을 구동시켜, 기판 공정에서, 반도체 웨이퍼 상에 복수의 반도체 소자를 형성한다. 구체적으로는, 성막 공정, PEP공정, 에칭 공정 등을 반복하여, 인접한 반도체 소자를 분리하기 위한 소자 분리 영역을 형성하여, 소자 영역에 MOS·FET, 바이폴라 트랜지스터 등의 반도체 소자를 형성한다.
(2) 다음에, 배선 공정에서, 반도체 기판 상의 반도체 소자에 접속되는 구리 배선을 상감법에 의해 형성하여 반도체 집적 회로를 형성한다. 구체적으로는, 우선, 반도체 기판 상에 층간 절연막을 성막한다. 구리 배선에 접속되는 반도체 소자의 각 전극 부분에 창을 갖는 레지스트 패턴을 형성한다. 이 레지스트 패턴을 통해, 이방성 에칭을 행하여 반도체 소자의 각 전극 부분의 층간 절연막을 선택적으로 제거하여, 반도체 소자의 각 전극 부분이 표출한 컨택트 홀을 형성한다.
다음에, 스퍼터링법을 이용하여, 컨택트홀 내에 티탄(Ti), 질화 티탄(TiN)으로 이루어지는 배리어 메탈을 매립하여, CVD법에 의해 텅스텐(W)을 매립한다. 절연막 상의 여분의 Ti, TiN, W를 CMP(화학적 기계적 연마) 등으로 제거하여, 컨택트 홀 내부에 선택적으로 매립된 W 플러그를 형성한다. 다음에, 다시 층간 절연막을 성막한다. 배선 패턴 부분에 창을 갖는 레지스트 패턴을 형성하여, 이 레지스트 패턴을 통해 이방성 에칭을 행하여, 배선 패턴 부분의 층간 절연막을 선택적으로 제거하여, W 플러그가 표출되는 상감 배선홈을 형성한다. 다음에, 탄탈(Ta), 질화 탄탈(TaN) 등의 고융점 금속으로 이루어지는 배리어층을 상감 배선홈의 내벽에 피착한다. 다음에, 진공 증착법이나 도금법 등을 이용하여 Cu를 피착하여 상감 배선홈을 매립하여 복귀한다. 층간 절연막 상에 피착된 여분의 고융점 금속 및 Cu를 CMP 법 등으로 제거하여, 상감 배선홈 내부에 선택적으로 매립된 고융점 금속 및Cu로 이루어지는 구리 배선을 형성한다. 이상의 공정을 거쳐, 반도체 기판 상에 층간 절연막과 그 위에 구리 배선층을 형성할 수 있다. 이상의 공정을 반복하여 행함으로써, 층간 절연막과 구리 배선을 교대로 형성하여 다층 배선을 형성할 수 있다.
단, 반도체 기판 상의 반도체 소자와의 접속부분에 사용한 W 플러그는 제2층 이상의 배선층에서는 사용하지 않는다. W 플러그 대신에, 컨택트홀 및 상감 배선홈에, 고융점 금속으로 이루어지는 배리어층 및 Cu를 매립하고, 도 2a에 나타낸 이중 상감 구조를 갖는 제2 구리 배선(2)을 형성한다.
(3) 다음에, 도 2a에 도시한 바와 같이, 제2 구리 배선층(2)을 형성한 후, 웨이퍼 전면에 절연막으로서 막 두께가 100 nm인 질화 실리콘막(6)을 CVD법에 의해 피착한다. 계속하여, 막 두께가 400 nm의 산화 실리콘막(7)을 CVD법에 의해 피착한다. 질화 실리콘막(6)은 제2 구리 배선층(2)으로부터 구리가 확산되는 것을 방지하는 기능을 갖는 절연막이다. 물론, 질화 실리콘막(6) 대신에, 동일한 기능을 갖는 다른 재료로 이루어지는 절연막이어도 상관없다. 여기서는, 가장 일반적인 질화 실리콘막(6)을 제2 구리 배선층(2) 상에 피착한다.
(4) 다음에, 스피너를 이용하여, 회전하는 웨이퍼 상에 레지스트액을 도포하여 산화 실리콘막(7) 상에 마찬가지로 레지스트막을 성막한다. 도 2b에 도시한 바와 같이, 우측, 중앙, 좌측의 각각의 제2 구리 배선(2) 상에 창을 갖는 마스크를 통해 레지스트막을 노광하여, 레지스트막을 현상함으로써, 우측, 중앙, 좌측의 각각의 제2 구리 배선(2) 상에 개구부를 갖는 레지스트 패턴(17)을 형성한다. 레지스트 패턴(17)을 마스크로 하여 RIE 법을 이용하여 산화 실리콘막(7)의 이방성 에칭을 행하여, 각각의 제2 구리 배선층(2) 상의 산화 실리콘막(7)을 선택적으로 제거하여, 질화 실리콘막(6)의 일부를 표출시킨다.
그 후, 애셔(재화) 처리에 의해 레지스트 패턴(17)을 제거한다.
(5) 다음에, 도 2c에 도시한 바와 같이, 산화 실리콘막(7)을 마스크로 하여 질화 실리콘막(6)의 이방성 에칭을 행하여 질화 실리콘막(6)을 선택적으로 제거하여, 각각의 제2 구리 배선(2)을 표출시킨다. 여기서, 레지스트 패턴(17)을 이용하여, 산화 실리콘막(7) 및 질화 실리콘막(6)을 동시에 에칭하면, 레지스트 패턴(17)의 애셔 처리시에 표출된 제2 구리 배선(2)도 함께 산화되어, 전기 특성상 바람직하지 못하다. 따라서, 산화 실리콘막(7)과 질화 실리콘막(6) 등의 충분히 큰 에칭 선택비를 갖는 2 종류의 절연막이 조합될 수 있는 적층막을 형성함으로써, 제2 구리 배선(2)의 산화를 피할 수 있다. 물론, 충분히 큰 에칭 선택비를 갖는 2 종류의 절연막의 조합이라면, 이외의 절연막의 조합이어도 상관없다. 혹은, 표출된 구리가 산화되지 않고, 레지스트 패턴(17)을 제거하는 처리 방법을 이용한 경우, 산화 실리콘막(7) 및 질화 실리콘막(6) 대신에, 단층의 층간 절연막을 제2 구리 배선층(2) 상에 형성하여, 한번에 에칭 처리를 실시하더라도 상관없다. 어느 방법을 이용하여도 본 발명의 실시 형태에 의한 효과에 차이는 없다.
(6) 다음에, 도 3a에 도시한 바와 같이, 스퍼터링법을 이용하여, 고융점 금속막(8)을 피착한다. 고융점 금속막은, 특히 적층 구조가 아니더라도 좋고, 탄탈(Ta)이나 질화 탄탈(TaN)인 단층의 막이라도 상관없다. 여기서는, 고융점 금속막(8)으로서, 막 두께가 10 내지 60 nm의 TaN을 피착하여, 그 위에, 막 두께가 5 nm∼20 n m의 Ta를 피착한다. 고융점 금속막(8) 상에, 스퍼터링법을 이용하여, 막 두께가 500 nm의 Al계 금속막(9)을 피착하여, 고융점 금속막(8)과 Al계 금속막(9)으로 이루어지는 최상층 배선을 형성한다. Al계 금속막(9)의 막 두께는 퓨즈의 저항 스펙을 만족하고, 또한 레이저 블로우가 가능한 막 두께이면 상관없다. 또한, Al계 금속막(9)은 Al에 수 wt% 정도의 Cu가 첨가되어 있는 AlCu막, 혹은 Al에 수 wt% 정도의 Cu 및 실리콘(Si)이 각각 첨가된 AlSiCu 막이더라도 상관없다. 실시 형태에 있어서는, 와이어 본딩에 의한 칩 배선을 행하는 것을 상정하여, 500 nm 정도의 막 두께를 갖는 Al만으로 이루어지는 Al막(9)을 형성한다. 또한, Al의 막 두께는 필요에 따라서 바꾸더라도 상관없다. 또한, 와이어 본딩을 행하지 않고, 땜납볼(15)에 의한 와이어리스 본딩을 행하는 경우, 최상층 배선을 고융점 금속막(8)만으로 구성하고, Al 막(9)을 형성하지 않더라도 상관없다. 실시 형태에 있어서는, 종래의 Al 배선에 대한 땜납 범프 프로세스가 그대로 이용될 수 있는 이점을 고려하여 Al막(9)을 형성한다.
(7) 다음에, 스피너를 이용하여, 회전하는 웨이퍼 상에 레지스트액을 도포하여, 산화 실리콘막(7) 상에 일정하게 레지스트막을 성막한다. 소정의 마스크를 통해 레지스트막을 노광하고, 레지스트막을 현상함으로써, 도 3b에 도시한 바와 같이, 퓨즈 영역(12)과 패드 영역(13) 상에 선택적으로 레지스트 패턴(18)을 형성한다. 레지스트 패턴(18)을 마스크로 하여 RIE 법에 의해 Al막(9) 및 고융점 금속막(8)의 이방성 에칭을 행하여, 퓨즈 영역(12)과 패드 영역(13) 이외의Al막(9) 및 고융점 금속막(8)을 선택적으로 제거한다. 그 후, 애셔(재화) 처리에 의해 레지스트 패턴(18)을 제거한다. 또, RIE 법 등의 드라이 에칭 대신 웨트 에칭에 의해 선택적으로 Al막(9) 및 고융점 금속막(8)을 제거해도 상관없다. 최상층 배선(8, 9)의 에칭 방법에 의해 실시 형태에 의한 효과에 차이는 없다.
(8) 다음에, 도 3c에 도시한 바와 같이, CVD법 등을 이용하여, 표면 보호막(10)을 피착한다. 표면 보호막(10)은 A1 배선을 형성한 경우에 통상 사용하는 질화실리콘막이나 질화실리콘막과 산화 실리콘막의 적층막 등으로 이루어지는 보호막이다. 실시 형태에서는, 땜납 범프 형성 공정에서 산성 에칭액을 이용하는 경우를 고려하여, 표면 보호막(10)은 막 두께가 300 nm 정도의 산화 실리콘막을 피착하고, 그 위에 내산성이 있는 질화실리콘막을 막 두께가 200nm 정도로 피착된 적층 구조를 갖는다. 표면 보호막(10)이 질화실리콘막의 단층막인 경우, 질화실리콘막의 응력에 의해 최상층 배선(8, 9)의 A1막(9)이 파단할 우려가 았다. 따라서, A1막(9) 상에 질화실리콘막의 응력을 흡수하는 산화 실리콘막을 피착하고, 그 위에 내산성의 질화실리콘막을 피착한다. 물론, 막 응력이 작은 질화실리콘막을 이용하면, 질화실리콘막의 단층막으로 표면 보호막(10)을 구성해도 상관없다.
또한, 표면 보호막(10)의 막 두께는 퓨즈 블로우에 지장이 없는 범위에서 선택한다. 통상의 레이저 블로우의 경우, 1000nm 이하의 막 두께의 절연막을 퓨즈 상에 형성함으로써, 퓨즈 블로우가 가능하다. 또한, 퓨즈 부분의 최상층 배선(8, 9)이 표출하면, 부식, 오염 등이 발생하기 때문에, 반도체 집적 회로의 기능을 보호하기 위해 필요한 막 두께로서 50nm 이상의 막 두께의 표면 보호막(10)을 피착할필요가 있다. 즉, 표면 보호막(10)은 50 내지 1000nm의 범위에서 선택할 수 있다. 실시 형태에서는, 질화실리콘막과 산화 실리콘막 모두 500nm의 막 두께로 한다. 퓨즈 상의 절연막의 막 두께가 피착막 두께에 의해 결정되기 때문에, 하층의 배선층을 이용하여 퓨즈를 형성하여, 퓨즈 상의 절연막을 선택적으로 제거하는 종래의 방식에 비해, 퓨즈 상의 절연막의 막 두께의 변동이 적고, 안정된 퓨즈 블로우를 행할 수 있다.
(9) 다음에, 스피너를 이용하여 회전하는 웨이퍼 상에 레지스트액을 도포하여, 표면 보호막(10) 상에 일정하게 레지스트막을 성막한다. 소정의 마스크를 통해 레지스트막을 노광하고, 레지스트막을 현상함으로써, 도 3c에 도시한 바와 같이, 패드 영역(13) 상에 창을 갖는 레지스트 패턴(19)을 형성한다. 레지스트 패턴(19)을 마스크로 하여 드라이 에칭법 혹은 습식 에칭법에 의해 패드 영역(13) 상의 표면 보호막(10)을 선택적으로 제거하여, 패드 영역(13)의 A1막(9을) 표출시킨다. 그 후, 애셔(재화) 처리에 의해 레지스트 패턴(19)을 제거한다.
(10) 다음에, 도 4a에 도시한 바와 같이, 표면 보호막(10) 상에 폴리이미드(11)를 피착한다. 폴리이미드(11)는 신뢰성 상의 문제로부터 이용되지만, 반드시 이용하지 않더라도 좋다. 폴리이미드(11)는 감광성 및 비감광성이 있지만, 필요에 따라 선택할 수 있다. 실시 형태에서는 공정의 간략화가 가능한 감광성 폴리이미드를 이용한 경우를 예시한다. 다음에, 도 4b에 도시한 바와 같이, 통상의 리소그래피 공정에 의해, 퓨즈 영역(12) 및 패드 영역(13)의 폴리이미드(11)를 선택적으로 제거하여 퓨즈 영역(12)의 표면 보호막(10)을 표출시켜, 패드 영역(13)의 A1막(9)을 표출시킨다. 표면 보호막(10)은 폴리이미드(11)에 대해 충분히 큰 에칭 선택비를 갖고 있기 때문에, 보호막이 표출된 시점에서 에칭을 종료함으로써, 퓨즈 영역(12)의 폴리이미드(11)를 제거하여 표면 보호막(10)을 용이하게 표출시킬 수 있다.
이상의 (1) 내지 (10)의 각 제조 공정은, 통상, 하나의 웨이퍼 제조 라인 상에서 연속하여 실시된다. 이상의 공정이 종료한 반도체 웨이퍼는, 웨이퍼 검사 공정에서 동작 테스트가 실시된다. 예를 들면, 반도체 메모리의 경우, 각 칩의 각 전극 패드(패드 영역(13)의 A1막(9))에 프로브를 맞대어 각 메모리 셀의 동작을 테스트한다. 테스트에 있어서, 정상적으로 동작하지 않는 불량 메모리 셀을 갖는 칩에 대해, 칩 내의 용장 회로의 일부인 퓨즈(퓨즈 영역(12)의 최상층 배선(8 ,9))을 레이저로 블로우함으로써, 불량 메모리 셀이 예비 메모리 셀로 치환된다. 정상적으로 동작하지 않은 메모리 셀을 갖는 칩 불량 칩은 구제된다. 동작 테스트가 종료한 웨이퍼에 대해 다시 한 번 상기 프로브 테스트를 실시하여, 용장 회로에 의해서도 구제되지 않은 불량 칩에 고장(fail) 마크를 붙인다. 다음에, 반도체 웨이퍼를 웨이퍼 제조 라인에서 추출하여, 동작 테스트에 있어서의 양품 칩을 이하에 나타내는 어셈블리 공정이 행해지는 제조 라인 상에 배치한다.
(11) 마지막으로, 동작 테스트에 있어서 양품인 칩에 대해, 통상의 땜납 범프 형성 프로세스를 실시하여, 배리어 메탈(14) 및 땜납볼(15)을 각각 형성한다. 이상의 공정을 거쳐 도 1에 나타낸 반도체 장치를 제조할 수 있다.
이상 설명한 바와 같이, 본 발명의 실시 형태에 따르면, 퓨즈가 형성되어 있는 최상층 배선(8, 9) 상에는 표면 보호막(10)만이 형성되어 있기 때문에, 퓨즈를 절단하기 전에, 퓨즈 절단에 지장이 없을 정도의 막 두께를 남겨, 퓨즈 상에 성막된 절연막을 사전에 제거할 필요가 없어 용이하게 퓨즈를 절단할 수 있다. 또한, 구리 배선층(1, 2)에 있어서 퓨즈를 형성할 필요가 없기 때문에, 구리 배선층(1, 2) 상에 성막된 층간 절연막(3, 4) 및 표면 보호막(10)을 퓨즈의 절단에 지장이 없는 범위의 막 두께까지 박막화할 필요가 없어진다. 또한, 퓨즈의 상에는 보호막이 형성되어 있기 때문에, 노출부분의 퓨즈가 부식하거나, 불순물 이온이 노출부분으로부터 진입하여 불량의 원인이 될 우려가 없다.
또한, 퓨즈 상의 절연막의 막 두께를 제어하기 위한 에칭 공정을 생략할 수 있기 때문에, 제조 효율을 향상시켜, 제조 비용을 삭감할 수 있다. 퓨즈의 패턴 형성 시에 등방적 에칭 처리에 있어서의 사이드 에칭을 이용하는 일이 없기 때문에, 퓨즈의 절단 부분의 패턴 폭 등의 설계의 자유도가 작게 되는 일이 없다. 또한, 배리어 메탈(범프용 기초 금속막)(14)의 형성 공정 및 땜납볼(15)의 형성 공정 전에, 배선층의 일부로서 퓨즈를 형성할 수 있기 때문에, 배선 공정을 행하는 제조 라인 상에 있어, 반도체 칩의 동작 테스트를 실시하여, 퓨즈 블로우에 의한 불량 개소와 예비 엘리먼트와의 치환을 실시할 수 있다. 따라서, 동작 테스트에 있어서 선별된 양품 칩에 대해서만, 배리어 메탈의 형성 공정 및 범프 형성 공정 등의 어셈블리 공정을 실시할 수가 있어, 생산 효율이 향상한다.
따라서, 본 발명의 실시 형태에 따르면, 퓨즈의 블로우가 용이하고, 또한, 퓨즈 상의 절연막의 막 두께 제어가 용이한 반도체 장치 및 그 제조 방법을 제공할수 있다.
또한, 본 발명의 실시 형태에 따르면, 기판·배선 공정(웨이퍼 공정)에 있어서 블로우가 용이한 퓨즈를 형성할 수 있는 반도체 장치 및 그 제조 방법을 제공할 수 있다.
본 발명의 실시 형태에 있어서, 도 5에 도시한 바와 같이, 최상층 배선(8, 9)과 제2 구리 배선(2) 사이에서 캐패시터가 형성되어 있더라도 상관없다. 이 때, 최상층 배선(8, 9) 및 제2 구리 배선(2)에 있어서 각각 평행 평판의 전극이 형성되어, 질화실리콘막(6) 및 산화 실리콘막(7) 중에 전계가 형성된다. 제조 공정을 늘리는 일없이, 캐패시터를 형성할 수가 있어, 전원 전압을 칩 전체에 안정적으로 공급할 수 있다.
또한, 패드 영역(13)은 반도체 칩 상의 어떤 위치에 배치해도 상관없다. 즉, 반도체 칩 외주의 반도체 소자가 배치되어 있지 않은 영역에 패드 영역(13)을 배치하는 것 뿐만 아니라, 반도체 소자가 배치되어 있는 소자 영역 상에 배치해도 상관없다. 돌기 전극(범프)를 이용한 플립 칩 실장에 있어서의 다핀화에 대응할 수 있다. 구체적으로는, 배리어 메탈(14) 및 땜납볼(15)은 반도체 소자 상에 배치되어 있더라도 상관없다. 도 6에 도시한 바와 같이, 제2 구리 배선(2)과 고융점 금속막(8)과의 접속 개소의 바로 위와는 다른 부분에 패드 영역(13)(배리어 메탈(14) 및 땜납볼(15))을 배치해도 상관없다.
또한, 최상층 배선(8, 9)을 이용하여, 반도체 칩 상의 임의의 부분에, 패드 영역(13)을 인출할 수 있다. 도 7a는 종래의 반도체 칩의 레이아웃을 나타내고,도 7b는 본 발명의 실시 형태에 따른 반도체 칩의 레이아웃을 나타낸다. 도 7a에 도시한 바와 같이, 종래는 칩 중앙에 소자 영역을 배치하여, 칩 외주에 패드 영역(13)을 배치하고 있었다. 그러나, 도 7b에 도시한 바와 같이, 최상층 배선(8 ,9)을 이용하여 배리어 메탈(14) 및 땜납볼(15)을 반도체 칩 상의 임의의 부분으로 인출함으로써 반도체 칩 상의 임의의 부분에 패드 영역(13)을 배치할 수 있다. 플립 칩 실장 등의 와이어리스 본딩 기술에 있어서, 다핀화에 대응한 고밀도인 실장이 가능하게 된다.
상기한 바와 같이, 본 발명은 상기 한 실시 형태에 대해서만 기재하였지만, 본 발명은 상기 실시 형태에만 한정되는 것은 아니다.
또한, 당업자라면 상기 실시 형태의 변형 및 수정 실시 형태가 가능하다는 것을 인식할 수 있을 것이다. 따라서, 본 발명은 상기 기술 및 도시된 실시 형태에 대해서만 한정되는 것이 아니라 본 발명의 사상 및 범주를 벗어나지 않는 범위 내에서는 여러 변형 실시 형태가 가능하다는 것에 주목해야 한다.
본 발명에 따르면, 퓨즈의 블로우가 용이하고, 또한, 퓨즈 상의 절연막의 막 두께 제어가 용이한 반도체 장치 및 그 제조 방법을 제공할 수 있다.
또한, 본 발명에 따르면, 기판·배선 공정(웨이퍼 공정)에 있어서 블로우가 용이한 퓨즈를 형성할 수 있는 반도체 장치 및 그 제조 방법을 제공할 수 있다.

Claims (20)

  1. 반도체 장치에 있어서,
    복수의 반도체 소자가 형성된 반도체 기판 상에 배치된 구리 배선으로 이루어지는 복수의 구리 배선층과,
    상기 복수의 구리 배선층보다 상층에 배치되어 최상층의 상기 구리 배선에 접속된 고융점 금속막을 적어도 포함하는 최상층 배선과,
    상기 최상층 배선의 일부로서 형성된, 에너지 빔에 의해 절단 가능한 퓨즈와,
    상기 최상층 배선 상에 배치된 표면 보호막
    을 갖는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 표면 보호막 상에 배치되어 상기 최상층 배선에 접속된 범프용 기초 금속막과,
    상기 범프용 기초 금속막 상에 배치된 범프
    를 더 포함하는 반도체 장치.
  3. 제1항에 있어서, 상기 최상층 배선과 상기 최상층의 구리 배선 사이에 캐패시터가 형성되어 있는 반도체 장치.
  4. 제2항에 있어서, 상기 범프용 기초 금속막 및 상기 범프는 상기 반도체 소자의 상측에 배치되어 있는 반도체 장치.
  5. 제1항에 있어서, 상기 최상층 배선은 상기 고융점 금속막 상에 배치된 A1계 금속막을 더 포함하는 반도체 장치.
  6. 제1항에 있어서, 상기 표면 보호막은 상기 퓨즈의 절단에 지장이 없는 범위의 막 두께를 갖는 반도체 장치
  7. 제1항에 있어서, 상기 복수의 구리 배선층 중 적어도 일부는 이중 상감 구조를 갖는 반도체 장치.
  8. 반도체 장치의 제조 방법에 있어서,
    구리 배선으로 이루어지는 복수의 구리 배선층을 층간 절연막을 개재시켜 반도체 기판 상에 형성하는 단계와,
    최상층의 구리 배선에 접속되는 고융점 금속막을 적어도 포함하는 최상층 배선을 상기 복수의 구리 배선층보다 상층에 형성하는 단계와,
    상기 최상층 배선의 일부로서 에너지 빔에 의해 절단 가능한 퓨즈를 형성하는 단계와,
    상기 최상층 배선 상에 표면 보호막을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 최상층 배선에 접속되는 범프용 기초 금속막을 상기 표면 보호막 상에 형성하는 단계와,
    상기 범프용 기초 금속 상에 범프를 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  10. 제8항에 있어서,
    상기 최상층의 구리 배선의 일부로서 캐패시터의 한쪽의 전극을 형성하는 단계와,
    상기 최상층 배선의 일부로서 상기 캐패시터의 다른 쪽의 전극을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  11. 제9항에 있어서,
    상기 범프용 기초 금속막 및 상기 범프를 상기 반도체 소자의 상측에 형성하는 반도체 장치의 제조 방법.
  12. 제8항에 있어서, 상기 최상층 배선의 일부로서 상기 고융점 금속막 상에 A1계 금속막을 더 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  13. 제8항에 있어서, 상기 표면 보호막을 50 내지 1000 nm의 막 두께로 형성하는 반도체 장치의 제조 방법.
  14. 제8항에 있어서, 상기 복수의 구리 배선층 중 적어도 일부는 상감법에 의해 형성하는 반도체 장치의 제조 방법.
  15. 반도체 장치에 있어서,
    복수의 반도체 소자가 형성된 반도체 기판 상에 배치된 구리 배선으로 이루어지는 복수의 구리 배선층과,
    최상층의 상기 구리 배선 상에 배치된 질화 실리콘막과,
    상기 질화 실리콘막 상에 배치된 산화 실리콘막과,
    상기 산화 실리콘막 상에 배치되어 상기 최상층의 구리 배선에 접속된 고융점 금속막과, 상기 고융점 금속막 상에 배치된 A1계 금속막을 포함하는 최상층 배선과,
    상기 최상층 배선의 일부로서 형성된, 에너지 빔에 의해 절단 가능한 퓨즈와,
    상기 최상층 배선 상에 배치된 산화 실리콘막과 상기 산화 실리콘막 상에 배치된 질화 실리콘막을 포함하는 표면 보호막과,
    상기 표면 보호막 상에 배치된 유기 수지막
    을 포함하는 것을 특징으로 하는 반도체 장치.
  16. 제15항에 있어서,
    상기 유기 수지막 상에 배치되어 상기 최상층 배선에 접속된 범프용 기초 금속막과,
    상기 범프용 기초 금속막 상에 배치된 범프
    를 더 포함하는 반도체 장치.
  17. 제15항에 있어서,
    상기 최상층 배선과 상기 최상층의 구리 배선 사이에 캐패시터가 형성되어 있는 반도체 장치.
  18. 제16항에 있어서, 상기 범프용 기초 금속막 및 상기 범프는 상기 반도체 소자의 상측에 배치되어 있는 반도체 장치.
  19. 제15항에 있어서, 상기 표면 보호막은 상기 퓨즈의 절단에 지장이 없는 범위의 막 두께를 갖는 반도체 장치.
  20. 제15항에 있어서, 상기 복수의 구리 배선층 중 적어도 일부는 이중 상감 구조를 갖는 반도체 장치.
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