JP2009212332A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】実装時の熱ストレスが軽減され、且つ、吸湿性に関する信頼性の低下が防がれる半導体装置を提供する。
【解決手段】半導体装置は、最上層メタル12と、半田バンプ17と、最上層メタル12と半田バンプ17を接続する金属15、16と、金属15、16が配置される開口部14xが形成されたポリイミド積層14を具備する。ポリイミド積層14は、第1ポリイミド層14Aと、第1ポリイミド層14A上に形成された第2ポリイミド層14Bとを備える。第2ポリイミド層14Bは、第1ポリイミド層14Aよりも軟らかい。第2ポリイミド層14Bにより、実装時の熱ストレスが軽減される。第1ポリイミド層14Aは、第2ポリイミド層14Bよりも強度が高いため、第2ポリイミド層14Bにクラックが発生した場合でも、クラックが第1ポリイミド層14A内を進展することが防がれる。
【選択図】図3
【解決手段】半導体装置は、最上層メタル12と、半田バンプ17と、最上層メタル12と半田バンプ17を接続する金属15、16と、金属15、16が配置される開口部14xが形成されたポリイミド積層14を具備する。ポリイミド積層14は、第1ポリイミド層14Aと、第1ポリイミド層14A上に形成された第2ポリイミド層14Bとを備える。第2ポリイミド層14Bは、第1ポリイミド層14Aよりも軟らかい。第2ポリイミド層14Bにより、実装時の熱ストレスが軽減される。第1ポリイミド層14Aは、第2ポリイミド層14Bよりも強度が高いため、第2ポリイミド層14Bにクラックが発生した場合でも、クラックが第1ポリイミド層14A内を進展することが防がれる。
【選択図】図3
Description
本発明は、半導体装置に関し、特に、半導体装置のバンプ構造に関する。
フリップチップボンディングにより配線基板に実装される半導体装置においては、半導体装置の表面の電極上にバンプと呼ばれる突起電極が形成される。
特許文献1は、実装時におけるヒートサイクルによりバンプに発生する熱ストレスを軽減する技術を開示している。ウエハ上の端子電極と、端子電極を被覆するバリアメタル層との間に、ポリイミド層のような樹脂層が形成される。樹脂層の変形により熱ストレスが軽減される。
特許文献2は、半導体装置のバンプ構造に関し、半導体装置の表面を被覆する絶縁層を2層のポリイミド層で構成する技術を開示している。絶縁層を2層のポリイミド層で構成することにより絶縁層を厚くでき、絶縁層の開口部に形成される柱状端子を長くできる。
特許文献3も半導体装置のバンプ構造を開示している。
本発明者の検討によれば、実装時の熱ストレスを軽減するために半導体装置が備えるポリイミド層を軟らかくすると、ポリイミド層の強度が低下する。ポリイミド層の強度が低いと、ポリイミド層がアンダーフィル樹脂と接した場合にポリイミド層の厚さ方向の全体にわたってクラックが形成される恐れがある。ここで、アンダーフィル樹脂は、フリップチップボンディングにより半導体装置を配線基板に実装する際に、半導体装置と配線基板の間に充填される。厚さ方向の全体にわたってクラックが形成されたポリイミド層は、吸湿性に関して信頼性が低下する。実装時の熱ストレスが軽減され、且つ、吸湿性に関する信頼性の低下が防がれる半導体装置が望まれる。
以下に、(発明を実施するための最良の形態)で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、(特許請求の範囲)の記載と(発明を実施するための最良の形態)との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、(特許請求の範囲)に記載されている発明の技術的範囲の解釈に用いてはならない。
本発明による半導体装置は、最上層メタル(12)と、半田バンプ(17)と、最上層メタル(12)と半田バンプ(17)を接続する金属(15、16)と、金属(15、16)が配置される開口部(14x)が形成されたポリイミド積層(14)を具備する。ポリイミド積層(14)は、第1ポリイミド層(14A)と、第1ポリイミド層(14A)上に形成された第2ポリイミド層(14B)とを備える。第2ポリイミド層(14B)は、第1ポリイミド層(14A)よりも軟らかい。
軟らかい第2ポリイミド層(14B)により、実装時の熱ストレスが軽減される。第1ポリイミド層(14A)は、第2ポリイミド層(14B)よりも強度が高いため、第2ポリイミド層(14B)にクラックが発生した場合でも、クラックが第1ポリイミド層(14A)内を進展することが防がれる。
本発明による半導体装置の製造方法は、最上層メタル(12)と半田バンプ(17)を接続する金属(15、16)が配置される開口部(14x)が形成されたポリイミド積層(14)を形成するステップを具備する。ポリイミド積層(14)を形成するステップは、ポリイミド前駆体を含む塗布剤の第1塗布層(41)を形成するステップと、第1塗布層(41)をベークして第1ポリイミド層(14A)を形成するステップと、第1ポリイミド層(14A)上に上記塗布剤を塗布して第2塗布層(42)を形成するステップと、第2塗布層(42)をベークして第2ポリイミド層(14B)を形成するステップを備える。
第1塗布層(41)は、第1ポリイミド層(14A)を形成するステップにおいてベークされ、第2ポリイミド層(14B)を形成するステップにおいて更にベークされる。第2塗布層(42)は、第2ポリイミド層(14B)を形成するステップにおいてベークされる。第1塗布層(41)及び第2塗布層(42)の各々は、同一の塗布剤により形成されるから、本発明による半導体装置の製造方法により製造される半導体装置においては、第2ポリイミド層(14B)は第1ポリイミド層(14A)より軟らかく、第1ポリイミド層(14A)は第2ポリイミド層(14B)より強度が高い。したがって、第2ポリイミド層(14B)により実装時の熱ストレスが軽減され、第2ポリイミド層(14B)に発生したクラックが第1ポリイミド層(14A)内を進展することが防がれる。
本発明によれば、実装時の熱ストレスが軽減され、且つ、吸湿性に関する信頼性の低下が防がれる半導体装置が提供される。
本発明による半導体装置及びその製造方法を実施するための最良の形態を説明する前に、本発明の理解を助けるため、本発明に関連する半導体装置を説明する。
図1は、本発明に関連する半導体装置101を示す。半導体装置101は、チップと呼ばれる場合がある。半導体装置101は、カバー膜11と、最上層メタル12と、カバー膜13と、ポリイミド層114と、バリアメタル15と、アンダーバンプメタル16と、半田バンプ17を備える。最上層メタル12は、絶縁膜としてのカバー膜11上に形成され、カバー膜11より下層の配線に接続される。最上層メタル12は、端子電極であってもよい。絶縁膜としてのカバー膜13は、開口部13xを有し、最上層メタル12上に形成されている。カバー膜13は、例えば、PSG(Phospho−Silicate−Glass)膜やシリコン窒化膜のようなパッシベーション膜である。絶縁層としてのポリイミド層114は、開口部114xを有し、カバー膜13上に形成されている。バリアメタル15は、その一部が開口部13x及び114xに配置されるように、ポリイミド層114上に形成されている。アンダーバンプメタル16は、その一部が開口部114xに配置されるように、バリアメタル15上に形成されている。アンダーバンプメタル16は、バリアメタル15より膜厚が大きい。半田バンプ17は、アンダーバンプメタル16上に形成されている。半田バンプ17は、最上層メタル12と同電位となるように、バリアメタル15及びアンダーバンプメタル16を介して最上層メタル12に電気的に接続されている。
半田バンプ17は、半導体装置101の外周部に配置されている。半導体装置101をフリップチップボンディングにより配線基板に実装する際、半導体装置101と配線基板の熱膨張率の違いから、矢印90に示されるように、アンダーバンプメタル16が斜め上方に引き上げられるようなストレスが半田バンプ17に作用する。このストレスにより、アンダーバンプメタル16にてこの原理で力が作用し、その力がポリイミド層114を介して開口部114x近傍の破壊発生領域20に伝わる。その結果、破壊発生領域20においてカバー膜13が破壊される。
ここで、矢印90で示される実装時の熱ストレスをポリイミド層114の伸びで軽減し、破壊を防止することが考えられる。図2は、ポリイミド層114を形成する際のベーク温度と破壊発生率の関係を示す。図2に示されるように、ベーク温度が350℃の場合の破壊発生率は、ベーク温度が380℃のときの破壊発生率より低く、ベーク温度が320℃の場合の破壊発生率は、ベーク温度が350℃の場合の破壊発生率より低い。ベーク温度が低いほど、破壊発生率が低下した。これは、ベーク温度が低いほど、軟らかいポリイミド層114が形成されるためである。
しかし、ポリイミド層114を軟らかくすると、その強度が低下する。ポリイミド層114の強度が低いと、実装時に半導体装置101と配線基板の間に充填されるアンダーフィル樹脂とポリイミド層114とが接したときに、ポリイミド層114の厚さ方向の全体にわたってクラックが形成される恐れがある。厚さ方向の全体にわたってクラックが形成されたポリイミド層114は、吸湿性に関して信頼性が低下する。
添付図面を参照して、本発明による半導体装置及びその製造方法を実施するための最良の形態を以下に説明する。
(第1の実施形態)
図3は、本発明の第1の実施形態に係る半導体装置1を示す。半導体装置1は、ポリイミド層114がポリイミド積層14で置き換えられている点を除き、半導体装置101と同様に形成されている。絶縁層としてのポリイミド積層14は、開口部14xを有し、カバー膜13上に形成されている。バリアメタル15は、その一部が開口部13x及び14xに配置されるように、ポリイミド積層14上に形成されている。アンダーバンプメタル16は、その一部が開口部14xに配置されるようにバリアメタル15上に形成されている。半田バンプ17は、最上層メタル12と同電位となるように、バリアメタル15及びアンダーバンプメタル16を介して最上層メタル12に電気的に接続されている。開口部14xに配置された金属(15、16)を介して、半田バンプ17が最上層メタル12に接続される。
図3は、本発明の第1の実施形態に係る半導体装置1を示す。半導体装置1は、ポリイミド層114がポリイミド積層14で置き換えられている点を除き、半導体装置101と同様に形成されている。絶縁層としてのポリイミド積層14は、開口部14xを有し、カバー膜13上に形成されている。バリアメタル15は、その一部が開口部13x及び14xに配置されるように、ポリイミド積層14上に形成されている。アンダーバンプメタル16は、その一部が開口部14xに配置されるようにバリアメタル15上に形成されている。半田バンプ17は、最上層メタル12と同電位となるように、バリアメタル15及びアンダーバンプメタル16を介して最上層メタル12に電気的に接続されている。開口部14xに配置された金属(15、16)を介して、半田バンプ17が最上層メタル12に接続される。
ポリイミド積層14は、カバー膜13上に形成された第1ポリイミド層14Aと、第1ポリイミド層14A上に形成された第2ポリイミド層14Bを備える。第2ポリイミド層14Bは、第1ポリイミド層14Aの半田バンプ17側に配置されている。第2ポリイミド層14Bは第1ポリイミド層14Aより軟らかい。例えば、第2ポリイミド層14Bは第1ポリイミド層14Aよりも弾性率が小さい。弾性率が小さいと、応力が小さい場合でもひずみが大きくなる。
したがって、第2ポリイミド層14Bの伸びで実装時の熱ストレスが軽減され、カバー膜13の破壊が防止される。更に、アンダーフィル樹脂と接した第2ポリイミド層14Bにクラックが発生した場合であっても、第1ポリイミド層14Aは第2ポリイミド層14Bより強度が高いため、クラックが第1ポリイミド層14A内を進展することが防がれる。ポリイミド積層14の厚さ方向の全体にわたってクラックが形成されないため、ポリイミド積層14の吸湿性に関する信頼性が低下することが防がれる。
半導体装置1の製造方法を以下に説明する。
図4Aを参照して、最上層メタル12の加工を行った後、カバー膜13を成長する。その後、フォトレジストのパターニングにより、アンダーバンプメタルビアのための開口部13xをカバー膜13に形成する。
図4Bを参照して、ポリイミド前駆体を含む塗布剤をカバー膜13上に塗布し、第1塗布層41を形成する。
図4Cを参照して、パターニングを行って開口部41xを第1塗布層41に形成する。開口部41xは、開口部13xと連通するように形成される。その後、第1塗布層41をベーク温度X1、ベーク時間T1の条件でベークして第1ポリイミド層14Aを形成する。
図4Dを参照して、第1塗布層41のために用いた塗布剤と同じ組成の塗布剤を第1ポリイミド層14A上に塗布し、第2塗布層42を形成する。
図4Eを参照して、パターニングを行って開口部42xを第2塗布層42に形成する。開口部42xは、開口部41xと連通するように形成される。その後、第2塗布層42をベーク温度X2、ベーク時間T2の条件でベークして第2ポリイミド層14Bを形成する。開口部14xは、開口部41x及び42xを含む。
その後、バリアメタル15の一部が開口部13x及び14xに配置されるように、バリアメタル15を第2ポリイミド層14B上に形成する。アンダーバンプメタル16の一部が開口部14xに配置されるように、バリアメタル15上にアンダーバンプメタル16を形成する。アンダーバンプメタル16上に半田バンプ17を形成する。
ベーク温度が高いほど、形成されるポリイミド層が硬く、強度が高くなる。ベーク時間が長いほど、形成されるポリイミド層が硬く、強度が高くなる。
ここで、第1塗布層41は、ベーク温度X1、ベーク時間T1の条件でベークされ、更に、ベーク温度X2、ベーク時間T2の条件でベークされる。一方、第2塗布層42は、ベーク温度X2、ベーク時間T2の条件でベークされる。したがって、第2ポリイミド層14Bは第1ポリイミド層14Aより軟らかく、第1ポリイミド層14Aは第2ポリイミド層14Bより強度が高い。
ベーク温度X1をベーク温度X2より高くすることで、第2ポリイミド層14Bは第1ポリイミド層14Aに対してより軟らかくなる。例えば、ベーク温度X1を380℃、ベーク温度X2を320℃又は350℃に設定することが考えられる。
ベーク時間T1をベーク時間T2より長くすることで、第2ポリイミド層14Bは第1ポリイミド層14Aに対してより軟らかくなる。
(第2の実施形態)
図5は、本発明の第2の実施形態に係る半導体装置2を示す。半導体装置2は、ポリイミド積層14が第1ポリイミド層14A及び第2ポリイミド層14Bに加えて第3ポリイミド層14Cを備える点を除いて、半導体装置1と同様に形成されている。第3ポリイミド層14Cは、第2ポリイミド層14B上に形成され、第2ポリイミド層14Bの半田バンプ17側に配置されている。第3ポリイミド層14Cは、第2ポリイミド層14Bより軟らかい。例えば、第3ポリイミド層14Cは第2ポリイミド層14Bよりも弾性率が小さい。
図5は、本発明の第2の実施形態に係る半導体装置2を示す。半導体装置2は、ポリイミド積層14が第1ポリイミド層14A及び第2ポリイミド層14Bに加えて第3ポリイミド層14Cを備える点を除いて、半導体装置1と同様に形成されている。第3ポリイミド層14Cは、第2ポリイミド層14B上に形成され、第2ポリイミド層14Bの半田バンプ17側に配置されている。第3ポリイミド層14Cは、第2ポリイミド層14Bより軟らかい。例えば、第3ポリイミド層14Cは第2ポリイミド層14Bよりも弾性率が小さい。
したがって、第3ポリイミド層14Cの伸び、又は、第3ポリイミド層14C及び第2ポリイミド層14Bの伸びで実装時の熱ストレスが軽減され、カバー膜13の破壊が防止される。更に、アンダーフィル樹脂と接した第3ポリイミド層14Cにクラックが発生した場合であっても、第2ポリイミド層14Bは第3ポリイミド層14Cより強度が高く、第1ポリイミド層14Aは第2ポリイミド層14Bより強度が高いため、クラックが第1ポリイミド層14A内を進展することが防がれる。ポリイミド積層14の厚さ方向の全体にわたってクラックが形成されないため、ポリイミド積層14の吸湿性に関する信頼性が低下することが防がれる。
半導体装置2の製造方法を以下に説明する。
第2塗布層42をベークして第2ポリイミド層14Bを形成するまでは、半導体装置2は半導体装置1と同様に製造される。
図6Aを参照して、第1塗布層41の為に用いた塗布剤と同じ組成の塗布剤を第2ポリイミド層14B上に塗布し、第3塗布層43を形成する。
図6Bを参照して、パターニングを行って開口部43xを第3塗布層43に形成する。開口部43xは、開口部42xと連通するように形成される。その後、第3塗布層43をベーク温度X3、ベーク時間T3の条件でベークして第3ポリイミド層14Cを形成する。開口部14xは、開口部41x乃至43xを含む。
その後、バリアメタル15の一部が開口部13x及び14xに配置されるように、バリアメタル15を第3ポリイミド層14C上に形成する。アンダーバンプメタル16の一部が開口部14xに配置されるように、バリアメタル15上にアンダーバンプメタル16を形成する。アンダーバンプメタル16上に半田バンプ17を形成する。
ここで、第1塗布層41は、ベーク温度X1、ベーク時間T1の条件でベークされ、ベーク温度X2、ベーク時間T2の条件でベークされ、ベーク温度X3、ベーク時間T3の条件でベークされる。第2塗布層42は、ベーク温度X2、ベーク時間T2の条件でベークされ、ベーク温度X3、ベーク時間T3の条件でベークされる。第3塗布層43は、ベーク温度X3、ベーク時間T3の条件でベークされる。したがって、第2ポリイミド層14Bは第1ポリイミド層14Aより軟らかく、第1ポリイミド層14Aは第2ポリイミド層14Bより強度が高い。第3ポリイミド層14Cは第2ポリイミド層14Bより軟らかく、第2ポリイミド層14Bは第3ポリイミド層14Cより強度が高い。
ベーク温度X2をベーク温度X3より高くし、ベーク温度X1をベーク温度X2より高くすることで、第3ポリイミド層14Cは第2ポリイミド層14Bに対してより軟らかくなり、第2ポリイミド層14Bは第1ポリイミド層14Aに対してより軟らかくなる。例えば、ベーク温度X1を380℃、ベーク温度X2を350℃、ベーク温度X3を320℃に設定することが考えられる。
ベーク時間T2をベーク時間T3より長くし、ベーク時間T1をベーク時間T2より長くすることで、第2ポリイミド層14Bは第1ポリイミド層14Aに対してより軟らかくなり、第3ポリイミド層14Cは第2ポリイミド層14Bに対してより軟らかくなる。
ポリイミド積層14は、第1ポリイミド層14A乃至第3ポリイミド層14Cに加えて、他のポリイミド層を備えることも可能である。
1、2…半導体装置
11…カバー膜
12…最上層メタル
13…カバー膜
13x…開口部
14…ポリイミド積層
14x…開口部
14A…第1ポリイミド層
14B…第2ポリイミド層
14C…第3ポリイミド層
41…第1塗布層
41x…開口部
42…第2塗布層
42x…開口部
43…第3塗布層
43x…開口部
15…バリアメタル
16…アンダーバンプメタル
17…半田バンプ
20…破壊発生領域
90…矢印
101…半導体装置
114…ポリイミド層
114x…開口部
11…カバー膜
12…最上層メタル
13…カバー膜
13x…開口部
14…ポリイミド積層
14x…開口部
14A…第1ポリイミド層
14B…第2ポリイミド層
14C…第3ポリイミド層
41…第1塗布層
41x…開口部
42…第2塗布層
42x…開口部
43…第3塗布層
43x…開口部
15…バリアメタル
16…アンダーバンプメタル
17…半田バンプ
20…破壊発生領域
90…矢印
101…半導体装置
114…ポリイミド層
114x…開口部
Claims (6)
- 最上層メタルと、
半田バンプと、
前記最上層メタルと前記半田バンプを接続する金属と、
前記金属が配置される開口部が形成されたポリイミド積層と
を具備し、
前記ポリイミド積層は、
第1ポリイミド層と、
前記第1ポリイミド層上に形成された第2ポリイミド層と
を備え、
前記第2ポリイミド層は、前記第1ポリイミド層よりも軟らかい
半導体装置。 - 前記ポリイミド積層は、前記第2ポリイミド層上に形成された第3ポリイミド層を備え、
前記第3ポリイミド層は、前記第2ポリイミド層よりも軟らかい
請求項1の半導体装置。 - 最上層メタルと半田バンプを接続する金属が配置される開口部が形成されたポリイミド積層を形成するステップを具備し、
前記ポリイミド積層を形成するステップは、
ポリイミド前駆体を含む塗布剤の第1塗布層を形成するステップと、
前記第1塗布層をベークして第1ポリイミド層を形成するステップと、
前記第1ポリイミド層上に前記塗布剤を塗布して第2塗布層を形成するステップと、
前記第2塗布層をベークして第2ポリイミド層を形成するステップと、
を備える
半導体装置の製造方法。 - 前記第1ポリイミド層を形成するステップにおけるベーク温度は、第2ポリイミド層を形成するステップにおけるベーク温度より高い
請求項3の半導体装置の製造方法。 - 前記第1ポリイミド層を形成するステップにおけるベーク時間は、第2ポリイミド層を形成するステップにおけるベーク時間より長い
請求項3又は4の半導体装置の製造方法。 - 前記ポリイミド積層を形成するステップは、
前記第2ポリイミド層上に前記塗布剤を塗布して第3塗布層を形成するステップと、
前記第3塗布層をベークして第3ポリイミド層を形成するステップと
を備える
請求項3乃至5のいずれかに記載の半導体装置の製造方法。
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014123671A (ja) * | 2012-12-21 | 2014-07-03 | Renesas Electronics Corp | 半導体装置および半導体装置の製造方法 |
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Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8736050B2 (en) * | 2009-09-03 | 2014-05-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Front side copper post joint structure for temporary bond in TSV application |
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US8293636B2 (en) * | 2010-08-24 | 2012-10-23 | GlobalFoundries, Inc. | Conductive connection structure with stress reduction arrangement for a semiconductor device, and related fabrication method |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03268393A (ja) * | 1990-03-16 | 1991-11-29 | Fujitsu Ltd | 多層配線基板 |
JPH06177134A (ja) * | 1992-12-04 | 1994-06-24 | Sony Corp | 電子部品のバンプ構造 |
JP2000183089A (ja) * | 1998-12-10 | 2000-06-30 | Sanyo Electric Co Ltd | チップサイズパッケージ及びその製造方法 |
JP2005093931A (ja) * | 2003-09-19 | 2005-04-07 | Hitachi Maxell Ltd | 半導体装置 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002110799A (ja) | 2000-09-27 | 2002-04-12 | Toshiba Corp | 半導体装置及びその製造方法 |
TW449813B (en) * | 2000-10-13 | 2001-08-11 | Advanced Semiconductor Eng | Semiconductor device with bump electrode |
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2009
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03268393A (ja) * | 1990-03-16 | 1991-11-29 | Fujitsu Ltd | 多層配線基板 |
JPH06177134A (ja) * | 1992-12-04 | 1994-06-24 | Sony Corp | 電子部品のバンプ構造 |
JP2000183089A (ja) * | 1998-12-10 | 2000-06-30 | Sanyo Electric Co Ltd | チップサイズパッケージ及びその製造方法 |
JP2005093931A (ja) * | 2003-09-19 | 2005-04-07 | Hitachi Maxell Ltd | 半導体装置 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014123671A (ja) * | 2012-12-21 | 2014-07-03 | Renesas Electronics Corp | 半導体装置および半導体装置の製造方法 |
US9818815B2 (en) | 2012-12-21 | 2017-11-14 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the same |
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US10141279B2 (en) | 2016-12-26 | 2018-11-27 | Lapis Semiconductor Co., Ltd. | Semiconductor device and manufacturing method for semiconductor device |
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