JP2002319588A - 半導体素子のボンドパッド及びその形成方法 - Google Patents

半導体素子のボンドパッド及びその形成方法

Info

Publication number
JP2002319588A
JP2002319588A JP2002043733A JP2002043733A JP2002319588A JP 2002319588 A JP2002319588 A JP 2002319588A JP 2002043733 A JP2002043733 A JP 2002043733A JP 2002043733 A JP2002043733 A JP 2002043733A JP 2002319588 A JP2002319588 A JP 2002319588A
Authority
JP
Japan
Prior art keywords
bond pad
metal layer
insulating film
forming
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2002043733A
Other languages
English (en)
Inventor
Shin Kin
信 金
Tae-Gyeong Chung
泰敬 鄭
Nanshaku Kin
南錫 金
Woo-Dong Lee
于東 李
Jin-Hyuk Lee
進赫 李
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2002319588A publication Critical patent/JP2002319588A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48617—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
    • H01L2224/48624—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48638—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48644—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48638—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48647—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】 【課題】 ビームリードボンディング時に加わる熱的／
機械的ストレスに起因してボンドパッドメタル層の下部
の絶縁膜が損傷される問題を抑制できる半導体素子のボ
ンドパッド及びその形成方法を提供する。 【解決手段】 第１メタル層１０８と第２メタル層１１
２とが直接接着された形のボンドパッドメタル層とその
下部に位置する第１絶縁膜１０２との間にプレートポリ
シリコン層１０４を追加で形成し、外部から加わる熱的
／機械的ストレスを吸収するようにして、垂直方向の引
張力に対する耐久性を増大させ、ボンドパッドメタル層
と第１絶縁膜１０２との滑りを防止して接着性を改善で
きる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体素子及びその
製造方法に関し、詳細には半導体素子のボンドパッド及
びその形成方法に関する。
【０００２】
【従来の技術】ボンドパッドとは、半導体チップ内部に
集積された状態で形成された回路パターンを半導体チッ
プ外部に接続する端子をいう。したがって、半導体パッ
ケージング工程では金線を利用して、ボンドパッドを半
導体パッケージの外部接続端子の役割を行うリード（ｌ
ｅａｄ）やソルダボール（ｓｏｌｄｅｒ ｂａｌｌ）と
接続させるワイヤボンディング工程を行う。その後、上
記外部接続端子は半導体パッケージが使われる印刷回路
基板に実装される。
【０００３】大部分のワイヤボンディング方式は、１次
ボンドで半導体チップのボンドパッドにボールボンドを
形成し、２次ボンドでリードフレームの内部リードや、
印刷回路パターンが形成された基板に２次ボンドのステ
ッチボンドを形成する。しかし、半導体パッケージが小
型化された特定の形のチップスケールパッケージ（ＣＳ
Ｐ：Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅ）の場合にお
いてはビームリードボンディングという特異なワイヤボ
ンディング方法を利用する。ビームリードボンディング
を行う代表的な半導体パッケージとしてはＴｅｓｓｅｒ
ａ社のマイクロボールグリッドアレイ（μ Ｂａｌｌ Ｇ
ｒｉｄ Ａｒｒａｙ、以下「マイクロボールグリッドア
レイ」を「μＢＧＡ」と称する）パッケージがある。
【０００４】上記ビームリードボンディングは、銅表面
に金メッキされたビームリードをボンディングツールを
利用してボンドパッドに圧着する方式であるが、一般に
熱圧着方式が採択される。しかしビームリードボンディ
ングは、一般のワイヤボンディングよりボンドパッドに
加わる機械的力が非常に大きいため、ボンドパッド内部
に多くの機械的ストレスを引き起こす問題がある。
【０００５】図１は、一般の半導体素子のボンドパッド
にビームリードボンディングが行われた状態を示す断面
図であり、図２は、ビームリードボンディングが完了し
たボンドパッドにボンドプール検査（ＢＰＴ：Ｂｏｎｄ
Ｐｕｌｌ Ｔｅｓｔ、以下「ボンドプール検査」を「Ｂ
ＰＴ」と称する）を行った時に現れるメタルオープン欠
陥を示す平面図である。
【０００６】図１を参照すれば、半導体基板２に形成さ
れたボンドパッド２０の下部構造は、半導体基板２上に
メモリのような機能を行う下部構造４をまず形成し、そ
の下部構造４上に絶縁膜６を形成し、その絶縁膜６上に
メタル層８を形成して完成される。そして上記メタル層
８上には金線を利用したワイヤボンディング、すなわち
ビームリードボンディングが行われる。ビームリードボ
ンディングの信頼性を検証するために、一定時間の温度
適応検査を行い、ＢＰＴを行う。
【０００７】上記温度適応検査は、半導体素子を密閉さ
れたチャンバに入れて温度を最大−６５〜１５０℃の条
件で上げたり下げたりする過程を反復しつつ、半導体素
子で起きる物理的、電気的異常の有無を製品の出荷以前
に検査する信頼性検査である。上記ＢＰＴは、ビームリ
ード３０とボンドパッド２０の表面との接着状態を確認
するために、ビームリード２０を一定の力で上に引き寄
せることによって、ビームリードが分離される力の程度
を確認し、ビームリード３０が分離される部分を確認し
て、ビームリードボンディングが正常に行われたことを
確認する信頼性検査である。
【０００８】図面でＡあるいはＢ地点が分離されること
は、ビームリードが正常にワイヤボンディングされたこ
とを意味し、Ｃ地点のようにビームリード３０とボンド
パッド２０との接合面が分離されたり、Ｄ地点のように
ボンドパッド２０の下部にあるメタル層８が共に分離さ
れるメタルオープン現象は、ビームリードボンディング
が正常に行われなかったことを意味する。すなわち、Ｃ
地点が分離されることは、熱圧着方式でビームリード３
０をボンドパッド２０の表面に圧着する時に正常に接着
されなかったためでもあり、Ｄ地点が分離されること
は、ボンドパッド２０の下部構造が脆弱か、あるいはビ
ームリードボンディング時に機械的なストレスがボンド
パッド２０の下部に加わって絶縁膜６とメタル層８との
間に剥離が起きたり、絶縁膜６が破れたためでもある。
【０００９】図２において、左側は半導体素子１０のボ
ンドパッド２０にビームリード３０がボンディングされ
た状態を示し、右側はＢＰＴ時にメタルオープン欠陥が
生じてメタル層８がビームリード３０と共に分離された
状態を示す。このようなメタルオープン欠陥は、μＢＧ
Ａパッケージで発生しやすい脆弱点の一つであって、半
導体素子の接続状態を不連続的にすることによって半導
体素子の動作を不可能にする致命的な欠陥である。した
がって、一般の絶縁膜６とメタル層８とが積層された構
造のボンドパッド２０は、ＢＰＴ時にビームリード３０
が分離される力の強度が弱いか、あるいはメタルオープ
ンのような信頼性欠陥を引き起こす問題がある。
【００１０】
【発明が解決しようとする課題】本発明が解決しようと
する技術的課題は、ビームリードボンディングを行う半
導体パッケージにおいてワイヤボンディングに関する信
頼性問題を改善できる半導体素子のボンドパッドを提供
するところにある。本発明が解決しようとする他の技術
的課題は、ボンドパッドを含む半導体チップが装着され
た半導体パッケージ及び半導体パッケージモジュールを
提供するところにある。本発明が解決しようとするさら
に他の技術的課題は、半導体素子のボンドパッドの形成
方法を提供するところにある。
【００１１】
【課題を解決するための手段】上記技術的課題を達成す
るために本発明は、半導体基板と、その半導体基板上に
形成された下部構造と、その下部構造上に形成された絶
縁膜と、その絶縁膜上に形成されてワイヤボンディング
の物理的特性を改善するプレートポリシリコン層と、そ
のプレートポリシリコン層上に形成された第１メタル層
と、その第１メタル層上に形成された第２メタル層とを
備えることを特徴とする半導体素子のボンドパッドを提
供する。
【００１２】上記の他の技術的課題を達成するために本
発明は、半導体基板と、その半導体基板上に形成された
下部構造と、その下部構造上に形成された絶縁膜と、そ
の絶縁膜上に形成されて物理的特性を改善するプレート
ポリシリコン層と、そのプレートポリシリコン層上に形
成された第１メタル層と、その第１メタル層上に形成さ
れた第２メタル層とを備えるボンドパッドを有する半導
体チップを搭載した半導体パッケージモジュールを提供
する。
【００１３】望ましくは、上記ワイヤボンディングはビ
ームリードボンディングであり、上記下部構造はＤＲＡ
Ｍのようなメモリ素子の機能を行う回路部である。望ま
しくは、上記絶縁膜はＢＰＳＧ膜であり、厚さは３００
０〜４０００Åである。望ましくは、上記プレートポリ
シリコン層はその厚さが１０００〜２０００Åの範囲で
ある。望ましくは、上記第１及び第２メタル層はアルミ
ニウム材質であり、第１メタル層は厚さが７０００〜７
５００Åの範囲であり、第２メタル層は厚さが８５００
〜９０００Åの範囲である。
【００１４】上記のさらに他の技術的課題を達成するた
めに本発明による半導体素子のボンドパッドの形成方法
は、まず、下部構造が形成された半導体基板上にワイヤ
ボンディング時にボンドパッドの物理的特性を改善する
プレートポリシリコン層を形成する。そのプレートポリ
シリコン層が形成された半導体基板上に第２絶縁膜を形
成し、ボンドパッドが形成される領域を開口する。第２
絶縁膜の一部を覆いつつプレートポリシリコン層と接着
される第１メタル層を形成する。その第１メタル層が形
成された半導体基板上に金属層間絶縁膜を形成し、ボン
ドパッドが形成される領域を開口する。上記金属層間絶
縁膜の一部を覆いつつ第１メタル層と接着される第２メ
タル層を形成する。最後に、第２メタル層が形成された
半導体基板上にパッシベーション層を形成してボンドパ
ッド領域を開口する。
【００１５】望ましくは、プレートポリシリコン層を形
成する前に下部構造上に第１絶縁膜を形成する工程をさ
らに実施し、プレートポリシリコン層は１０００〜２０
００Åの厚さに形成する。上記パッシベーション層を形
成する段階は、高密度プラズマにより酸化膜を形成する
工程と、上記高密度プラズマによる酸化膜上にＰＥＣＶ
Ｄによる窒化膜を順次に形成する工程とを含むことが望
ましい。
【００１６】本発明によれば、二重層よりなるメタル層
と第１絶縁膜との間にプレートポリシリコン層を追加し
て形成し、ビームリードボンディング時にボンドパッド
に加わる機械的／熱的ストレスを吸収するようにして、
垂直方向の引張力に対する耐久性を増大させ、ボンドパ
ッドメタル層と第１絶縁膜との滑りを防止して、接着性
を改善できる。
【００１７】
【発明の実施の形態】以下、添付した図面を参照して本
発明の望ましい実施例を詳細に説明する。しかし、下記
の詳細な説明で開示される実施例は本発明を限定するの
ではなく、当業者に本発明の開示が実施可能な形で完全
になるように発明の範ちゅうを知らせるために提供され
るのである。
【００１８】図３から図８は、本発明の一実施例による
半導体素子のボンドパッドの構造及びその形成方法を説
明するための断面図である。まず、図８を参照して本実
施例による半導体素子のボンドパッドの構成及びその構
造的特徴を説明する。
【００１９】本実施例による半導体素子のボンドパッド
構成は、半導体基板１００と、その半導体基板１００上
に形成された下部構造１０１と、その下部構造１０１上
に形成された第１絶縁膜１０２と、その第１絶縁膜１０
２上に形成されてワイヤボンディングの物理的特性を改
善するプレートポリシリコン層１０４と、そのプレート
ポリシリコン層１０４上に形成された第１メタル層１０
８と、その第１メタル層１０８上に形成された第２メタ
ル層１１２とよりなる。
【００２０】図面で参照符号１０６、１１０及び１１４
は第２絶縁膜、金属層間絶縁膜（ＯＭＤ）及びパッシベ
ーション層を各々示し、これらは、上記第２メタル層１
１２、第１メタル層１０８及びプレートポリシリコン層
１０４を連続的に形成するために使われた絶縁膜であ
る。
【００２１】上述した本実施例による半導体素子のボン
ドパッドにおいて、プレートポリシリコン層１０４は本
発明の目的を達成する主要な手段となる。すなわち、ビ
ームリードボンディングのような機械的／熱的ストレス
を伴うワイヤボンディングが上記第２メタル層１１２上
で行われる時に機械的／熱的衝撃を吸収し、第１メタル
層１０８と第１絶縁膜１０２との滑りを防止しつつ接着
性を改善して、垂直方向の引張力に対する耐久性を増大
させる。したがって、ＢＰＴのような信頼性検査でボン
ドパッドの構造的脆弱性を改善させることによってメタ
ルオープンのような不良発生を減少させる。
【００２２】次いで図３から図８を参照して本実施例に
よる半導体素子のボンドパッドの形成方法について説明
する。図３に示すように、半導体基板１００上に下部構
造１０１、例えばＤＲＡＭのようなメモリ機能を行う構
造を一般の方法により形成する。次いで、下部構造１０
１上に第１絶縁膜１０２、例えばＢＰＳＧ（Ｂｏｒｏｎ
Ｐｈｏｓｐｈｏｒ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜
を３０００〜４０００Åの厚さに形成する。第１絶縁膜
１０２上にポリシリコン層を１０００〜２０００Åの厚
さに蒸着し、これをパターニングしてプレートポリシリ
コン層１０４を形成する。そのプレートポリシリコン層
１０４上に第２絶縁膜１０６を積層する。
【００２３】図４に示すように、第２絶縁膜１０６上に
フォトレジストパターン（図示せず）を形成してエッチ
ング工程を実施し、プレートポリシリコン層１０４を露
出させる開口部、すなわち、ボンドパッドが形成される
領域を形成し、エッチングマスクとして使われたフォト
レジストパターンを除去する。
【００２４】図５に示すように、上記開口部が形成され
た半導体基板上に一定の厚さを有する金属層、例えばア
ルミニウム層を７０００〜７５００Åの厚さに蒸着した
後、これをパターニングして、プレートポリシリコン層
１０４上に直接積層された構造を有する第１メタル層１
０８を形成する。この時、第１メタル層１０８と接触し
たプレートポリシリコン層１０４は金属拡散によりメタ
ル化する。
【００２５】図６に示すように、第１メタル層１０８が
形成された半導体基板の全面に一定の厚さを有する金属
層間絶縁膜（ＩＭＤ：Ｉｎｔｅｒ Ｍｅｔａｌ Ｄｉｅｌ
ｅｃｔｉｃ ｌａｙｅｒ）１１０を蒸着する。次いで、
その金属層間絶縁膜１１０上にフォトレジストパターン
（図示せず）を形成した後、パターニングを行って、第
１メタル層１０８が露出される開口部を形成する。その
開口部を露出させた後、エッチングマスクとして使われ
たフォトレジストパターンはアッシング工程で除去す
る。
【００２６】図７に示すように、開口部が形成された半
導体基板の全面に金属層、例えばアルミニウム層を８５
００〜９０００Åの厚さに蒸着する。次いで、金属層を
パターニングして、第１メタル層１０８の露出した部分
と直接接触する形の第２メタル層１１２を形成する。第
２メタル層１１２は最上部メタル層であって、後続する
ワイヤボンディング工程でビームリード（図示せず）が
熱圧着方式で接着される表面である。
【００２７】図８に示すように、第２メタル層１１２が
形成された半導体基板の全面にパッシベーション層１１
４、例えば高密度プラズマにより生成された酸化膜（Ｈ
ＤＰｏｘｉｄｅ）と、ＰＥＣＶＤにより生成された窒化
膜とが順次に積層された構造を有する二重膜を形成す
る。次いで、パッシベーション層１１４上にフォトレジ
ストパターン（図示せず）を形成し、これをエッチング
マスクとして下部のパッシベーション層１１４の一部を
エッチングし、第２メタル層１１２を露出させるボンド
パッドを形成する。
【００２８】図９は、本発明の一実施例によるボンドパ
ッドを含む半導体チップが搭載された半導体パッケージ
を示す断面図である。図９は、二重のメタル層とプレー
トポリシリコン層とが第１絶縁膜上に積層された構造の
ボンドパッド（図面のＡ’）を有する半導体チップ２０
０がビームリード２０２によりワイヤボンディングされ
た後、封合材２０４によりパッケージングされた状態を
示す。図面で参照符号２０６はエラストマーを、２０８
はポリイミドテープを、２１０はソルダボールを各々示
す。
【００２９】図１０は、本発明の一実施例によるボンド
パッドを含む半導体チップが搭載された半導体パッケー
ジモジュールを示す断面図である。図１０を参照すれ
ば、二重のメタル層にプレートポリシリコンが積層され
た構造のボンドパッド上にビームリードがワイヤボンデ
ィングされた半導体チップを有する半導体パッケージ３
２６、３２８がモジュールボード３１８の上下面に搭載
されており、ヒートスプレッダ３２０、３２２がモジュ
ールボード３１８を包んでいる。図面において参照符号
３１６はヒットスプレッダ３２０、３２２とモジュール
ボードとを締結する手段であって、ボルト及びナットを
使用できる。また参照符号３３２はソルダボールを示
し、３３０は接着層を各々示す。
【００３０】
【発明の効果】したがって、上述した本発明によれば、
ボンドパッド用第１メタル層と第１絶縁膜との間にプレ
ートポリシリコン層を追加して、ビームリードボンディ
ングのようなワイヤボンディング時にボンドパッド内部
に加わる機械的／熱的ストレスを吸収し、半導体素子の
信頼性を改善できる。本発明は上記実施例に限定され
ず、本発明が属する技術的思想内で当業者により多くの
変形が可能である。
【図面の簡単な説明】
【図１】従来の半導体素子のボンドパッドにビームリー
ドボンディングが行われた状態を示す断面図である。
【図２】従来の半導体素子においてビームリードボンデ
ィングが完了したボンドパッドにＢＰＴを行った時に現
れるメタルオープン欠陥を示す平面図である。
【図３】本発明の実施例による半導体素子のボンドパッ
ドの構造及びその形成方法を説明するための断面図であ
る。
【図４】本発明の実施例による半導体素子のボンドパッ
ドの構造及びその形成方法を説明するための断面図であ
る。
【図５】本発明の実施例による半導体素子のボンドパッ
ドの構造及びその形成方法を説明するための断面図であ
る。
【図６】本発明の実施例による半導体素子のボンドパッ
ドの構造及びその形成方法を説明するための断面図であ
る。
【図７】本発明の実施例による半導体素子のボンドパッ
ドの構造及びその形成方法を説明するための断面図であ
る。
【図８】本発明の実施例による半導体素子のボンドパッ
ドの構造及びその形成方法を説明するための断面図であ
る。
【図９】本発明の実施例によるボンドパッドを含む半導
体チップが搭載された半導体パッケージを示す断面図で
ある。
【図１０】本発明の実施例によるボンドパッドを含む半
導体チップが搭載された半導体パッケージモジュールを
示す断面図である。
【符号の説明】
１００ 半導体基板 １０２ 第１絶縁膜、 １０４ プレートポリシリコン層 １０６ 第２絶縁膜 １０８ 第１メタル層 １１０ 金属層間絶縁膜（ＩＭＤ） １１２ 第２メタル層 １１４ パッシベーション層 ２００ 半導体チップ ２０２ ビームリード ２０４ 封合材 ２０６ エラストマー ２０８ ポリイミドテープ ２１０ ソルダボール
───────────────────────────────────────────────────── フロントページの続き (72)発明者 金 南錫 大韓民国忠清南道天安市新芳洞909番地漢 拏アパート106棟1801号 (72)発明者 李 于東 大韓民国忠清南道天安市新芳洞874番地星 志セマルアパート204棟1902号 (72)発明者 李 進赫 大韓民国ソウル特別市恩平区大棗洞48−53 番地102号 Ｆターム(参考） 5F033 HH08 JJ01 JJ08 KK04 KK08 PP19 QQ09 QQ69 RR04 RR06 RR15 SS15 TT02 VV07 VV16 WW02 XX19 5F044 EE06

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板と、 前記半導体基板の上に形成された下部構造と、 前記下部構造の上に形成された絶縁膜と、 前記絶縁膜の上に形成されてワイヤボンディングの物理
    的特性を改善するプレートポリシリコン層と、 前記プレートポリシリコン層の上に形成された第１メタ
    ル層と、 前記第１メタル層の上に形成された第２メタル層と、 を備えることを特徴とする半導体素子のボンドパッド。
  2. 【請求項２】 前記下部構造はメモリ素子の機能を行う
    回路部であることを特徴とする請求項１に記載の半導体
    素子のボンドパッド。
  3. 【請求項３】 前記絶縁膜はＢＰＳＧ膜であることを特
    徴とする請求項１に記載の半導体素子のボンドパッド。
  4. 【請求項４】 前記絶縁膜の厚さは３０００〜４０００
    Åであることを特徴とする請求項１に記載の半導体素子
    のボンドパッド。
  5. 【請求項５】 前記プレートポリシリコン層は厚さが１
    ０００〜２０００Åの範囲であることを特徴とする請求
    項１に記載の半導体素子のボンドパッド。
  6. 【請求項６】 前記第１メタル層及び前記第２メタル層
    はアルミニウム材質であることを特徴とする請求項１に
    記載の半導体素子のボンドパッド。
  7. 【請求項７】 前記第１メタル層は厚さが７０００〜７
    ５００Åの範囲であることを特徴とする請求項１に記載
    の半導体素子のボンドパッド。
  8. 【請求項８】 前記第２メタル層は厚さが８５００〜９
    ０００Åの範囲であることを特徴とする請求項１に記載
    の半導体素子のボンドパッド。
  9. 【請求項９】 前記ワイヤボンディングはビームリード
    ボンディングであることを特徴とする請求項１に記載の
    半導体素子のボンドパッド。
  10. 【請求項１０】 半導体基板と、 前記半導体基板の上に形成された下部構造と、 前記下部構造の上に形成された絶縁膜と、 前記絶縁膜の上に形成されて物理的特性を改善するプレ
    ートポリシリコン層と、 前記プレートポリシリコン層の上に形成された第１メタ
    ル層と、 前記第１メタル層の上に形成された第２メタル層と、 を備えるボンドパッドを有する半導体チップを搭載して
    いることを特徴とする半導体パッケージ。
  11. 【請求項１１】 半導体基板と、 前記半導体基板の上に形成された下部構造と、 前記下部構造の上に形成された絶縁膜と、 前記絶縁膜の上に形成されて物理的特性を改善するプレ
    ートポリシリコン層と、 前記プレートポリシリコン層の上に形成された第１メタ
    ル層と、 前記第１メタル層の上に形成された第２メタル層と、 を備えるボンドパッドを有する半導体チップを搭載して
    いることを特徴とする半導体パッケージモジュール。
  12. 【請求項１２】 下部構造が形成された半導体基板上に
    ワイヤボンディングの時にボンドパッドの物理的特性を
    改善するプレートポリシリコン層を形成する段階と、 前記プレートポリシリコン層が形成された半導体基板上
    に第２絶縁膜を形成し、ボンドパッドが形成される領域
    を開口する段階と、 前記第２絶縁膜の一部を覆い前記プレートポリシリコン
    層と接着される第１メタル層を形成する段階と、 前記第１メタル層が形成された半導体基板上に金属層間
    絶縁膜を形成し、ボンドパッドが形成される領域を開口
    する段階と、 前記金属層間絶縁膜の一部を覆い前記第１メタル層と接
    着される第２メタル層を形成する段階と、 前記第２メタル層が形成された半導体基板上にパッシベ
    ーション層を形成し、ボンドパッド領域を開口する段階
    と、 を含むことを特徴とする半導体素子のボンドパッドの形
    成方法。
  13. 【請求項１３】 前記下部構造はＤＲＡＭの機能を行う
    構造であることを特徴とする請求項１２に記載の半導体
    素子のボンドパッドの形成方法。
  14. 【請求項１４】 前記プレートポリシリコン層を形成す
    る前に前記下部構造の上に第１絶縁膜を形成する工程を
    さらに含むことを特徴とする請求項１２に記載の半導体
    素子のボンドパッドの形成方法。
  15. 【請求項１５】 前記プレートポリシリコン層は１００
    ０〜２０００Åの厚さに形成することを特徴とする請求
    項１２に記載の半導体素子のボンドパッドの形成方法。
  16. 【請求項１６】 前記第１メタル層及び前記第２メタル
    層はアルミニウム材質であることを特徴とする請求項１
    ２に記載の半導体素子のボンドパッドの形成方法。
  17. 【請求項１７】 前記パッシベーション層を形成する段
    階は、 高密度プラズマにより酸化膜を形成する工程と、 前記高密度プラズマによる酸化膜上にＰＥＣＶＤによる
    窒化膜を順次に形成する工程と、 を含むことを特徴とする請求項１２に記載の半導体素子
    のボンドパッドの形成方法。
  18. 【請求項１８】 前記ワイヤボンディングはビームリー
    ドボンディングであることを特徴とする請求項１２に記
    載の半導体素子のボンドパッドの形成方法。
JP2002043733A 2001-02-21 2002-02-20 半導体素子のボンドパッド及びその形成方法 Pending JP2002319588A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2001-0008758A KR100403619B1 (ko) 2001-02-21 2001-02-21 열적/기계적 스트레스에 저항성이 강한 반도체 소자의 본드패드 및 그 형성방법
KR2001-8758 2001-02-21

Publications (1)

Publication Number Publication Date
JP2002319588A true JP2002319588A (ja) 2002-10-31

Family

ID=19706073

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002043733A Pending JP2002319588A (ja) 2001-02-21 2002-02-20 半導体素子のボンドパッド及びその形成方法

Country Status (4)

Country Link
US (1) US6812578B2 (ja)
JP (1) JP2002319588A (ja)
KR (1) KR100403619B1 (ja)
TW (1) TW536780B (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007103852A (ja) * 2005-10-07 2007-04-19 Fujifilm Corp 半導体装置およびその製造方法
CN102254872A (zh) * 2010-05-20 2011-11-23 台湾积体电路制造股份有限公司 半导体结构以及半导体元件的形成方法

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7381642B2 (en) 2004-09-23 2008-06-03 Megica Corporation Top layers of metal for integrated circuits
US7271489B2 (en) 2003-10-15 2007-09-18 Megica Corporation Post passivation interconnection schemes on top of the IC chips
US7355282B2 (en) 2004-09-09 2008-04-08 Megica Corporation Post passivation interconnection process and structures
US8008775B2 (en) 2004-09-09 2011-08-30 Megica Corporation Post passivation interconnection structures
KR100675275B1 (ko) 2004-12-16 2007-01-26 삼성전자주식회사 반도체 장치 및 이 장치의 패드 배치방법
US7473999B2 (en) 2005-09-23 2009-01-06 Megica Corporation Semiconductor chip and process for forming the same
JP4072697B2 (ja) * 2006-05-02 2008-04-09 セイコーエプソン株式会社 半導体装置
JP2009246218A (ja) 2008-03-31 2009-10-22 Renesas Technology Corp 半導体装置の製造方法および半導体装置
US8534136B2 (en) 2010-03-31 2013-09-17 Flextronics Ap, Llc. Pin soldering for printed circuit board failure testing
US20120299187A1 (en) * 2011-05-27 2012-11-29 Broadcom Corporation Aluminum Bond Pad With Trench Thinning for Fine Pitch Ultra-Thick Aluminum Products
US8884432B2 (en) 2011-06-08 2014-11-11 Tessera, Inc. Substrate and assembly thereof with dielectric removal for increased post height
US9964563B1 (en) 2014-07-18 2018-05-08 Flextronics Ap, Llc Method and apparatus for ICT fixture probe cleaning
US9859234B2 (en) * 2015-08-06 2018-01-02 Invensas Corporation Methods and structures to repair device warpage
US9761548B1 (en) * 2016-05-19 2017-09-12 Infineon Technologies Ag Bond pad structure
US10204842B2 (en) * 2017-02-15 2019-02-12 Texas Instruments Incorporated Semiconductor package with a wire bond mesh

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02285638A (ja) * 1989-04-27 1990-11-22 Toshiba Corp 半導体装置
JPH06105726B2 (ja) * 1989-10-13 1994-12-21 三菱電機株式会社 半導体集積回路装置
EP0646959B1 (en) * 1993-09-30 2001-08-16 Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno Metallization and bonding process for manufacturing power semiconductor devices
US5661081A (en) * 1994-09-30 1997-08-26 United Microelectronics Corporation Method of bonding an aluminum wire to an intergrated circuit bond pad
US5728594A (en) * 1994-11-02 1998-03-17 Texas Instruments Incorporated Method of making a multiple transistor integrated circuit with thick copper interconnect
US5723822A (en) * 1995-03-24 1998-03-03 Integrated Device Technology, Inc. Structure for fabricating a bonding pad having improved adhesion to an underlying structure
JP3526701B2 (ja) * 1995-08-24 2004-05-17 セイコーインスツルメンツ株式会社 半導体装置
JP3382467B2 (ja) * 1995-09-14 2003-03-04 キヤノン株式会社 アクティブマトリクス基板の製造方法
US6204454B1 (en) * 1997-12-27 2001-03-20 Tdk Corporation Wiring board and process for the production thereof

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007103852A (ja) * 2005-10-07 2007-04-19 Fujifilm Corp 半導体装置およびその製造方法
CN102254872A (zh) * 2010-05-20 2011-11-23 台湾积体电路制造股份有限公司 半导体结构以及半导体元件的形成方法
KR101224728B1 (ko) 2010-05-20 2013-01-21 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 기판 콘택트 개구
US8698306B2 (en) 2010-05-20 2014-04-15 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate contact opening
US9275964B2 (en) 2010-05-20 2016-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate contact opening

Also Published As

Publication number Publication date
TW536780B (en) 2003-06-11
US6812578B2 (en) 2004-11-02
KR100403619B1 (ko) 2003-10-30
KR20020068420A (ko) 2002-08-27
US20020113313A1 (en) 2002-08-22

Similar Documents

Publication Publication Date Title
US8039970B2 (en) Stacked semiconductor device and method of manufacturing the same
US6313529B1 (en) Bump bonding and sealing a semiconductor device with solder
JP5179796B2 (ja) 半導体パッケージの製造方法
JP2002319588A (ja) 半導体素子のボンドパッド及びその形成方法
TWI652780B (zh) 封裝結構及其製造方法
TWI240399B (en) Chip package structure and process for fabricating the same
JP2002222889A (ja) 半導体装置及びその製造方法
JP2002110898A (ja) 半導体装置
JP3687435B2 (ja) 半導体チップおよびその製造方法、半導体装置、コンピュータ、回路基板ならびに電子機器
WO2007026392A1 (ja) 半導体装置およびその製造方法
JP2001217386A (ja) 半導体装置およびその製造方法ならびに電子機器
JPH06302653A (ja) 半導体装置
JP2001298147A (ja) 半導体装置及びその製造方法
JP2001144213A (ja) 半導体装置の製造方法および半導体装置
JP4095123B2 (ja) ボンディングパット及び半導体装置の製造方法
JP3529050B2 (ja) 半導体装置の製造方法
JP2007242684A (ja) 積層型半導体装置及びデバイスの積層方法
JP2964999B2 (ja) 半導体装置及びその製造方法
JP4602223B2 (ja) 半導体装置とそれを用いた半導体パッケージ
JP4415443B2 (ja) 集積回路装置とその製法、及び、半導体ウエハ乃至保護基板の積層体
JPH11214448A (ja) 半導体装置および半導体装置の製造方法
JP2002026064A (ja) 半導体素子のボンディングパッド構造体及びその製造方法
JP3939707B2 (ja) 樹脂封止型半導体パッケージおよびその製造方法
JP2009158908A (ja) 半導体装置及びその製造方法
CN110690119A (zh) 半导体装置及半导体装置的制造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050121

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20061130

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20061204

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20070305

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20070308

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20070905