CN110690119A - 半导体装置及半导体装置的制造方法 - Google Patents

半导体装置及半导体装置的制造方法 Download PDF

Info

Publication number
CN110690119A
CN110690119A CN201910576377.4A CN201910576377A CN110690119A CN 110690119 A CN110690119 A CN 110690119A CN 201910576377 A CN201910576377 A CN 201910576377A CN 110690119 A CN110690119 A CN 110690119A
Authority
CN
China
Prior art keywords
metal film
film
semiconductor device
solder bonding
opening
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201910576377.4A
Other languages
English (en)
Inventor
原田健司
曾根田真也
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Corp
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Corp filed Critical Mitsubishi Corp
Publication of CN110690119A publication Critical patent/CN110690119A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B23MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23KSOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K1/00Soldering, e.g. brazing, or unsoldering
    • B23K1/0008Soldering, e.g. brazing, or unsoldering specially adapted for particular articles or work
    • B23K1/0016Brazing of electronic components
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/11Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19Manufacturing methods of high density interconnect preforms
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20Structure, shape, material or disposition of high density interconnect preforms
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609Diodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861Diodes
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B23MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23KSOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K2101/00Articles made by soldering, welding or cutting
    • B23K2101/36Electric or electronic devices
    • B23K2101/40Semiconductor devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04026Bonding areas specifically adapted for layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624Aluminium [Al] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061Disposition
    • H01L2224/0618Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181On opposite sides of the body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/1301Shape
    • H01L2224/13016Shape in side view
    • H01L2224/13017Shape in side view being non uniform along the bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13075Plural core members
    • H01L2224/1308Plural core members being stacked
    • H01L2224/13083Three-layer arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/214Connecting portions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/291Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29111Tin [Sn] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73267Layer and HDI connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/922Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222Sequential connecting processes
    • H01L2224/92242Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/014Solder alloys

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

提供一种能够提高半导体装置的耐久性的技术。半导体装置具备:半导体衬底、半导体衬底之上的电极、电极之上的焊料接合用金属膜、焊料接合用金属膜之上的防氧化用金属膜、以及防氧化用金属膜之上的焊料层。在从防氧化用金属膜侧俯视观察焊料接合用金属膜及防氧化用金属膜时,焊料接合用金属膜具有不与防氧化用金属膜重叠的第1部分。

Description

半导体装置及半导体装置的制造方法
技术领域
本发明涉及半导体装置。
背景技术
在专利文献1及2中记载有涉及半导体装置的技术。
专利文献1:日本专利第6156381号公报
专利文献2:日本特开昭63-305532号公报
发明内容
对于半导体装置,希望提高其耐久性。
因此,本发明是鉴于上述这点而提出的,其目的在于提供一种能够提高半导体装置的耐久性的技术。
本发明涉及的半导体装置的一个方式具备:半导体衬底;所述半导体衬底之上的电极;所述电极之上的焊料接合用金属膜;所述焊料接合用金属膜之上的防氧化用金属膜;以及所述防氧化用金属膜之上的焊料层,在从所述防氧化用金属膜侧俯视观察所述焊料接合用金属膜及所述防氧化用金属膜时,所述焊料接合用金属膜具有不与所述防氧化用金属膜重叠的第1部分。
此外,本发明涉及的半导体装置的制造方法的一个方式是上述的半导体装置的制造方法,该半导体装置的制造方法具备:第1工序,使用镀敷法形成所述焊料接合用金属膜;以及第2工序,使用镀敷法在所述焊料接合用金属膜之上形成防氧化用金属膜。
此外,本发明涉及的半导体装置的制造方法的一个方式是上述的半导体装置的制造方法,所述半导体装置还具备在从所述防氧化用金属膜侧俯视观察所述焊料接合用金属膜及所述防氧化用金属膜时覆盖所述第1部分的绝缘膜,所述半导体装置的制造方法具备:第1工序,形成所述焊料接合用金属膜;第2工序,在所述焊料接合用金属膜的上表面的一部分之上形成所述防氧化用金属膜;以及第3工序,将所述焊料接合用金属膜中的从所述防氧化用金属膜露出的部分氧化而形成所述绝缘膜。
发明的效果
根据本发明,半导体装置的耐久性提高。
附图说明
图1是表示半导体装置的构造的一个例子的剖视图。
图2是表示半导体装置的构造的一个例子的剖视图。
图3是表示半导体装置的构造的一个例子的剖视图。
图4是表示半导体装置的构造的一个例子的俯视图。
图5是表示半导体装置的构造的一个例子的俯视图。
图6是表示比较对象装置的构造的一个例子的剖视图。
图7是表示半导体装置的制造方法的剖视图。
图8是表示半导体装置的制造方法的剖视图。
图9是表示半导体装置的制造方法的俯视图。
图10是表示半导体装置的制造方法的剖视图。
图11是表示半导体装置的制造方法的剖视图。
图12是表示半导体装置的制造方法的剖视图。
图13是表示半导体装置的制造方法的剖视图。
图14是表示半导体装置的制造方法的剖视图。
图15是表示半导体装置的制造方法的剖视图。
图16是表示半导体装置的制造方法的剖视图。
图17是表示半导体装置的制造方法的剖视图。
图18是表示半导体装置的制造方法的剖视图。
图19是表示半导体装置的制造方法的剖视图。
图20是表示半导体装置的制造方法的剖视图。
图21是表示半导体装置的构造的一个例子的剖视图。
图22是表示半导体装置的构造的一个例子的剖视图。
图23是表示半导体装置的构造的一个例子的剖视图。
图24是表示半导体装置的构造的一个例子的剖视图。
图25是表示半导体装置的制造方法的剖视图。
图26是表示半导体装置的制造方法的剖视图。
图27是表示半导体装置的制造方法的剖视图。
图28是表示半导体装置的构造的一个例子的剖视图。
图29是表示半导体装置的构造的一个例子的剖视图。
图30是表示半导体装置的制造方法的剖视图。
图31是表示半导体装置的制造方法的剖视图。
具体实施方式
实施方式1
图1是表示本实施方式涉及的半导体装置110的构造的一个例子的剖视图。如图1所示,半导体装置110具备:例如作为纵型二极管的半导体装置100;电极7;用于将半导体装置100和电极7连接的焊料层6;支撑半导体装置100的基座板10;用于将半导体装置100和基座板10连接的焊料层9;将半导体装置100及焊料层6、9封装的封装材料11。电极7及基座板10例如由金属形成。封装材料11例如由树脂或凝胶形成。焊料层6及9例如由SnAgCu类的无Pb(铅)焊料形成。
图2及图3是表示半导体装置100的构造的一个例子的剖视图。在图2及3中示出图1所示的构造的一部分,图2及3所示的构造彼此相同。图4是表示从箭头A观察图2所示构造的情形的俯视图。图5是表示从箭头A观察从图2所示构造除去保护膜5而得到的构造的情形的俯视图。
如图1~5所示,半导体装置100具备半导体衬底1、阳极电极2、金属膜12、保护膜5和阴极电极8。就半导体衬底1而言,在作为元件形成面的上表面之上形成有阳极电极2。阴极电极8形成在半导体衬底1的背面之上。基座板10通过焊料层9而安装于阴极电极8。
阳极电极2及阴极电极8各自由金属形成。阳极电极2例如由Al(铝)形成。阳极电极2也可以由以Al为主成分的金属材料构成。例如,阳极电极2也可以由包含大于或等于95%的Al的金属材料构成。通过采用由主要含有Al的金属材料构成的阳极电极2,从而能够通过现有的方法容易地对作为使用了硅衬底等各种半导体衬底的半导体元件的电极的阳极电极2进行形成及加工。阴极电极8可以由与阳极电极2相同的材料构成,也可以由与阳极电极2不同的材料构成。
在阳极电极2之上形成有金属膜12。电极7通过焊料层6而连接于金属膜12。金属膜12具备焊料接合用金属膜3及防氧化用金属膜4。焊料接合用金属膜3形成于阳极电极2之上,防氧化用金属膜4形成于焊料接合用金属膜3之上。在防氧化用金属膜4之上形成焊料层6。金属膜12是焊料接合用金属膜3及防氧化用金属膜4层叠而成的层叠金属膜。
焊料接合用金属膜3是用于将焊料接合于阳极电极2的膜,例如由Ni(镍)形成。使用了主要含有Al的材料的阳极电极2难以与例如SnAgCu系的无Pb焊料接合。因此,通过在阳极电极2之上堆叠由Ni形成的焊料接合用金属膜3,从而提高了阳极电极2与焊料层6的接合性。
防氧化用金属膜4是用于防止焊料接合用金属膜3的表面发生氧化的膜,例如由Au(金)形成。如果焊料接合用金属膜3的表面发生氧化,则焊料润湿性降低,因此将防氧化用金属膜4堆叠在焊料接合用金属膜3之上。防氧化用金属膜4也可以由Au以外的材料构成。例如,防氧化用金属膜4也可以由Ag(银)构成。
如上所述,在本例子中,为了在阳极电极2之上堆叠焊料层6,而设置有确保了与阳极电极2的密接性的、包含Ni膜及Au膜的金属膜12。此外,金属膜12也可以是包含焊料接合用金属膜3及防氧化用金属膜4以外的膜的大于或等于3层的层叠金属膜。
在半导体衬底1及阳极电极2之上形成有保护膜5。保护膜5是绝缘膜,由聚酰亚胺类树脂等电绝缘性材料构成。保护膜5具有在其厚度方向上贯通的开口部50。开口部50使阳极电极2局部地露出。开口部50具备阳极电极2侧的第1开口缘53和与第1开口缘53相反侧的第2开口缘54。阳极电极2的除去周端部25之外的部分成为从开口部50露出的露出部分20。焊料接合用金属膜3形成在阳极电极2的露出部分20之上。焊料接合用金属膜3及防氧化用金属膜4位于开口部50内。
在本例子中,开口部50的内壁51为倒阶梯状。在本例子中,内壁51为1层的倒阶梯状。因此,内壁51具备一个台阶部52。台阶部52也称为檐部。
如图2所示,在从第2开口缘54观察的俯视时,焊料接合用金属膜3的露出部分20具有不与保护膜5重叠的第1部分21和与保护膜5重叠的第2部分22。焊料接合用金属膜3位于第1部分21及第2部分22之上。
此外,在从防氧化用金属膜4侧俯视观察焊料接合用金属膜3及防氧化用金属膜4时,如图5所示,焊料接合用金属膜3的面积大于防氧化用金属膜4的面积。在从防氧化用金属膜4侧俯视观察焊料接合用金属膜3及防氧化用金属膜4时,焊料接合用金属膜3具有不与防氧化用金属膜4重叠的第1部分30和与防氧化用金属膜4重叠的第2部分31。
开口部50由于其内壁51为倒阶梯状,从而如图2所示,具备:直径大的第1开口部50a、和与第1开口部50a连通的直径小的第2开口部50b。第1开口部50a使阳极电极2露出,第2开口部50b位于第1开口部50a的上方。
焊料接合用金属膜3将第1开口部50a的整个区域填埋。由此,位于台阶部52下方的、台阶部52与阳极电极2之间的区域17(参照图3)由焊料接合用金属膜3填埋。焊料接合用金属膜3的将区域17填埋的部分为第1部分30,其余的部分为第2部分31。将区域17填埋的第1部分30也可以说是被台阶部52覆盖。由于第1部分30为焊料接合用金属膜3的周端部,因此可以说焊料接合用金属膜3的周端部被保护膜5覆盖。此后,有时将区域17称为下方区域17。
如图3所示,焊料接合用金属膜3的将下方区域17填埋的第1部分30以外的第2部分31的膜厚d1大于台阶部52(檐部)的自阳极电极2起的高度d2。此外,膜厚d1小于保护膜5的位于阳极电极2之上的部分的膜厚d3。由此,焊料接合用金属膜3的第2部分31不仅将第1开口部50a填埋,也填埋第2开口部50b的下端部,防氧化用金属膜4形成于第2部分31之上。防氧化用金属膜4位于第2开口部50b内。膜厚d1设定为例如大于或等于1μm。由此,在进行焊料焊接时能够充分保护阳极电极2。
在从箭头A观察图2所示的构造的情况下,如图4所示,仅能看到半导体装置100中的保护膜5和保护膜5的开口部50内的防氧化用金属膜4。换言之,在从开口部50的第2开口缘54观察的俯视时,仅能看到半导体装置100中的保护膜5及防氧化用金属膜4。
此外,在从防氧化用金属膜4侧俯视观察阳极电极2、焊料接合用金属膜3及防氧化用金属膜4时,如图5所示,阳极电极2的面积大于焊料接合用金属膜3及防氧化用金属膜4的面积。在从防氧化用金属膜4侧俯视观察阳极电极2、焊料接合用金属膜3及防氧化用金属膜4时,阳极电极2具有不与焊料接合用金属膜3及防氧化用金属膜4重叠的部分。该部分是阳极电极2的没有由于开口部50而露出的周端部25。如图4、5所示,就半导体装置100而言,在阳极电极2的外侧形成有末端区域15。
如以上所述,在本例子中,在从防氧化用金属膜4侧俯视观察焊料接合用金属膜3及防氧化用金属膜4时,焊料接合用金属膜3具有不与防氧化用金属膜4重叠的第1部分30。由此,在防氧化用金属膜4之上形成有焊料层6的情况下,焊料层6不会位于焊料接合用金属膜3的周端部的上方。因此,半导体装置110的耐久性提高。以下,对于这一点详细进行说明。
图6是表示与本实施方式涉及的半导体装置110比较的对比装置300的构造的剖视图。就对比装置300而言,保护膜5的开口部50的内壁51没有形成为倒阶梯状,而是呈从第2开口缘54朝向第1开口缘53而直径稍稍变小的锥状。
就对比装置300而言,在焊料接合用金属膜3的上表面的整个区域形成有防氧化用金属膜4。因而,在从防氧化用金属膜4侧俯视观察焊料接合用金属膜3及防氧化用金属膜4时,焊料接合用金属膜3的整个区域与防氧化用金属膜4重叠。由此,在防氧化用金属膜4形成有焊料层6的情况下,焊料层6存在于焊料接合用金属膜3的整个区域上。因此,在通过热循环试验等,向对比装置300施加了热应力的情况下,在焊料接合用金属膜3与焊料层6之间产生与二者的热膨胀系数之差对应的大的应力。其结果,有可能在阳极电极2产生裂纹,或阳极电极2从半导体衬底1剥离。就对比装置300而言,在焊料接合用金属膜3与焊料层6之间产生的应力有可能将焊料接合用金属膜3整体抬起,在阳极电极2产生裂纹,或使阳极电极2从半导体衬底1剥离。
与此相对,在本实施方式中,使得焊料层6没有位于焊料接合用金属膜3的周端部的上方,因此能够降低对应于焊料接合用金属膜3与焊料层6的热膨胀系数之差而产生的应力对阳极电极2带来的影响。在对半导体装置110施加了热应力的情况下,产生使焊料接合用金属膜3断裂这样的应力,因此与对比装置300相比,施加于阳极电极2的应力降低。由此,能够降低在阳极电极2产生裂纹、或阳极电极2从半导体衬底1剥离的可能性。因此,半导体装置110的耐久性提高。
此外,如本实施方式所示,通过将保护膜5的开口部50的内壁51设为倒阶梯状,从而能够通过保护膜5容易地覆盖焊料接合用金属膜3的第1部分30。
此外,在本实施方式中,由于半导体装置100及焊料层6通过封装材料11进行封装,因此能够通过封装材料11约束焊料接合用金属膜3及焊料层6。由此,焊料接合用金属膜3及焊料层6变形的可能性降低,从而在阳极电极2产生裂纹、或阳极电极2从半导体衬底1剥离的可能性进一步降低。此外,封装材料11只要能从外部约束半导体装置100及焊料层6即可,也可以由树脂及凝胶以外的材料构成。
接着,说明半导体装置110的制造方法的一个例子。图7、8、10是表示半导体装置110的制造方法的一个例子的剖视图,图9是表示半导体装置110的制造方法的一个例子的俯视图。
首先,如图7所示,准备在一个主面形成有阳极电极2、在另一个主面形成有阴极电极8的半导体衬底1。形成有阳极电极2及阴极电极8的半导体衬底1是在晶片级别的工艺中准备的。阳极电极2及阴极电极8例如通过物理气相生长法(PVD)而形成。阳极电极2及阴极电极8也可以使用溅射法形成,还可以使用蒸镀法形成。
接着,如图8所示,具有如上所述的开口部50的保护膜5被形成于半导体衬底1及阳极电极2之上。图9是表示从箭头B观察图8所示构造的情形的俯视图。如图8、9所示,以使得在从第2开口缘54观察的俯视时,阳极电极2的由于开口部50而露出的露出部分20具有不与保护膜5重叠的第1部分21和与保护膜5重叠的第2部分22的方式,形成保护膜5。如本例子所示,在开口部50的内壁51呈倒阶梯状的情况下,以使得开口部50的内壁51具有与阳极电极2的第2部分22隔开间隙而相对的台阶部52的方式,形成保护膜5。在刚形成保护膜5之后,位于台阶部52下方的下方区域17成为间隙。
保护膜5也可以使用由感光性聚酰亚胺构成的绝缘膜而形成。作为该情况下的概略工序,首先,通过例如旋涂法将由感光性聚酰亚胺构成的绝缘膜涂布于图7所示的构造之上。然后,对该绝缘膜进行曝光和显影,从而对该绝缘膜进行图案化。通过由感光性聚酰亚胺形成的绝缘膜被图案化,从而形成由感光性聚酰亚胺构成的保护膜5。如此,保护膜5的图案化可以使用照相制版技术而进行。
保护膜5也可以使用由非感光性聚酰亚胺构成的绝缘膜而形成。作为该情况下的概略工序,首先,通过例如旋涂法将由非感光性聚酰亚胺构成的绝缘膜涂布于图7所示的构造之上。然后,在绝缘膜之上涂布光致抗蚀剂。接着,将光致抗蚀剂曝光以及显影而图案化。然后,将图案化后的光致抗蚀剂作为掩模使用,对由非感光性聚酰亚胺构成的绝缘膜进行蚀刻而图案化。通过由非感光性聚酰亚胺构成的绝缘膜被图案化,从而形成由非感光性聚酰亚胺构成的保护膜5。此外,关于保护膜5的制造方法,将在后面详细说明。
接着,如图10所示,例如使用镀敷法而形成焊料接合用金属膜3。在此,例如通过包括锌酸盐处理的无电解镀敷法,在阳极电极2的露出部分20之上形成由Ni构成的焊料接合用金属膜3。
如上所示,通过使用镀敷法而形成焊料接合用金属膜3,从而能够简单地形成具有与开口部50的内壁51的形状对应的形状的焊料接合用金属膜3。因此,能够通过焊料接合用金属膜3简单地将下方区域17、即台阶部52与阳极电极2之间的间隙填埋。换言之,能够通过保护膜5简单地将焊料接合用金属膜3的周端部覆盖。在从第2开口缘54观察的俯视时,焊料接合用金属膜3具有由保护膜5覆盖的第1部分30和未由保护膜5覆盖的第2部分31。
接着,例如使用镀敷法,在焊料接合用金属膜3的由于开口部50而露出的第2部分31之上形成防氧化用金属膜4。由此,获得图2所示的半导体装置100。与焊料接合用金属膜3的形成同样地,在防氧化用金属膜4的形成中使用镀敷法,从而能够容易地仅在焊料接合用金属膜3的第2部分31之上形成防氧化用金属膜4。由于下方区域17被焊料接合用金属膜3填埋,因此在下方区域17没有形成防氧化用金属膜4。
在半导体装置100完成之后,通过焊料焊接将防氧化用金属膜4接合于电极7。由此,防氧化用金属膜4通过焊料层6而安装于电极7。另外,阴极电极8通过焊料焊接而接合于基座板10。由此,阴极电极8通过焊料层9而安装于基座板10。其后,通过形成封装材料11,从而完成图1所示的半导体装置110。
如以上所述,在本实施方式中,使用镀敷法形成焊料接合用金属膜3及防氧化用金属膜4。由此,能够容易地形成焊料接合用金属膜3及防氧化用金属膜4。
此外,在本实施方式中,使用镀敷法在保护膜5的开口部50内形成焊料接合用金属膜3及防氧化用金属膜4。由此,通过变更开口部50的内壁51的形状,能够容易地变更焊料接合用金属膜3及防氧化用金属膜4的形状。
此外,在本实施方式中,如图8、9所示,以使得在从开口部50的第2开口缘54观察的俯视时,阳极电极2的由于开口部50而露出的露出部分20具有不与保护膜5重叠的第1部分21和与保护膜5重叠的第2部分22的方式,形成保护膜5。由此,通过变更在从第2开口缘54观察的俯视时与保护膜5重叠的第2部分22的形状,从而能够容易地变更焊料接合用金属膜3的被保护膜5覆盖的第1部分30的形状。
此外,在本实施方式中,以使得开口部50的内壁51成为具有与第2部分22隔开间隙而相对的台阶部52的倒阶梯状的方式,形成保护膜5。由此,通过变更台阶部52与第2部分22之间的间隙的形状,从而能够容易地变更焊料接合用金属膜3的被保护膜5覆盖的第1部分30的形状。
接着,说明保护膜5的形成方法的具体例。图11及12是表示保护膜5的形成方法的一个例子的剖视图。在获得了上述的图7所示的构造之后,如图11所示,具有开口部151的绝缘膜150被形成于半导体衬底1及阳极电极2之上。开口部151相当于上述的第1开口部50a(参照图2)。具有开口部151的绝缘膜150例如可以使用照相制版技术而形成。
接着,如图12所示,在绝缘膜150之上形成具有开口部161的绝缘膜160。绝缘膜160的材料与绝缘膜150的材料相同。开口部161相当于上述的第2开口部50b(参照图2)。具有开口部161的绝缘膜160例如可以使用照相制版技术而形成。由此,由绝缘膜150及160构成的保护膜5形成于半导体衬底1及阳极电极2之上。保护膜5的开口部50由绝缘膜150的开口部151和绝缘膜160的开口部161构成。
如上所述,通过将相同材料的膜堆叠多次,从而能够容易地形成具备开口部50的保护膜5,该开口部50具有倒阶梯状的内壁51。
图13~16是表示保护膜5的形成方法的其他例的剖视图。在获得了上述的图7所示的构造之后,如图13所示,在阳极电极2之上形成膜200。膜200例如是由与阳极电极2的金属材料不同的金属材料构成的金属膜。接着,如图14所示,在图13所示的构造之上形成成为保护膜5的绝缘膜170。接着,如图15所示,将绝缘膜170局部地除去,从而在绝缘膜170形成使阳极电极2的上表面局部地露出的开口部171。开口部171相当于上述的第2开口部50b。在绝缘膜170由感光性聚酰亚胺构成的情况下,对绝缘膜170进行曝光及显影,从而能够在绝缘膜170形成开口部171。另一方面,在绝缘膜170由非感光性聚酰亚胺构成的情况下,可以使用蚀刻技术在绝缘膜170形成开口部171。
接着,使用例如各向同性的湿式蚀刻,除去膜200。由此,如图16所示,在半导体衬底1及阳极电极2之上形成具有开口部50的保护膜5。膜200可以说是用于形成保护膜5与阳极电极2之间的间隙即下方区域17的膜。对于图16所示的构造,如果形成焊料接合用金属膜3及防氧化用金属膜4,则成为图17。
如上所述,通过利用阳极电极2之上的膜200,从而能够容易地形成具备开口部50的保护膜5,该开口部50具有倒阶梯状的内壁51。
此外,在膜200由与阳极电极2的金属材料不同的金属材料构成的情况下,在除去膜200时,可以对膜200执行相对于阳极电极2来说选择性高的蚀刻。
此外,如本例子所示,通过在膜200的除去中使用各向同性的湿式蚀刻,从而能够将膜200的由绝缘膜170和阳极电极2夹着的部分适当除去。
此外,膜200也可以是氧化膜。在该情况下,在除去膜200时,也可以对膜200执行相对于阳极电极2来说选择性高的蚀刻。在获得图7所示的构造之后,将阳极电极2的上表面氧化,从而能够在阳极电极2之上形成由与阳极电极2的金属材料相同的金属材料的氧化物构成的膜200。
图18~20是表示保护膜5的形成方法的其他例的剖视图。如图18所示,在本例子中将阳极电极2形成得厚。接着,如图19所示,在图18所示的构造之上形成成为保护膜5的绝缘膜180。接着,如图20所示,将绝缘膜180局部地除去,从而在绝缘膜180形成使阳极电极2的上表面局部地露出的开口部181。开口部181相当于上述的第2开口部50b。开口部181的形成方法与开口部171的形成方法相同。接着,使用例如各向同性的湿式蚀刻,将阳极电极2从其上表面局部地除去,使阳极电极2的厚度变小。由此,获得与上述的图16所示的构造相同的构造。其后,如果使用镀敷法形成焊料接合用金属膜3及防氧化用金属膜4,则获得与上述的图17所示的构造相同的构造。
如上所述,通过将形成得厚的阳极电极2局部地除去,在绝缘膜170与阳极电极2之间形成间隙,从而不需要膜200的形成工序。因此,简化了半导体装置110的制造工序。
另外,如本例子所示,通过在阳极电极2的局部除去中使用各向同性的湿式蚀刻,从而能够在绝缘膜170与阳极电极2之间适当地形成间隙。
此外,在将阳极电极2局部地除去,在阳极电极2与保护膜5之间形成间隙的情况下,能够使用与在将阳极电极2形成于半导体衬底1之上时的阳极电极2的图案化相同的蚀刻剂。
此外,焊料接合用金属膜3及防氧化用金属膜4的形成方法不限于上述例子。例如,也可以不形成保护膜5就形成焊料接合用金属膜3及防氧化用金属膜4。例如,也可以通过使用金属掩模,通过蒸镀法或溅射法而形成金属膜,从而形成与上述相同形状的焊料接合用金属膜3及防氧化用金属膜4。此外,也可以在使用镀敷法、溅射法或蒸镀法形成金属膜之后,使用照相制版技术对该金属膜进行图案化,从而形成与上述相同形状的焊料接合用金属膜3及防氧化用金属膜4。在上述情况下,不需要保护膜5的形成工序。
此外,在上述的例子中,保护膜5的开口部50的内壁51呈1层的倒台阶形状,但也可以呈多层的倒台阶形状。也就是说,内壁51的形状也可以是具有多个台阶部52的倒台阶形状。
图21及22是表示保护膜5具备开口部50的情况下的半导体装置100的构造的一个例子的剖视图,该开口部50具有呈2层的倒台阶形状的内壁51。在图21及22的例子中,开口部50的内壁51具有2个台阶部52。在图21的例子中,2个台阶部52与阳极电极2之间的空间全部被焊料接合用金属膜3填埋。在图22的例子中,2个台阶部52中的下侧的台阶部52与阳极电极2之间的空间全部被焊料接合用金属膜3填埋,但上侧的台阶部52与阳极电极2之间的空间局部地被焊料接合用金属膜3填埋。并且,防氧化用金属膜4也存在于上侧的台阶部52的下方。
在如图21及22的例子所示,开口部50的内壁51具有多个台阶部52的情况下,只要如下设定即可:就焊料接合用金属膜3而言,在从第2开口缘54观察的俯视时不与保护膜5重叠的第2部分31的膜厚d1大于最下方的台阶部52的自阳极电极2起的高度d2,并且小于保护膜5的位于阳极电极2之上的部分的膜厚d3。由此,无论开口部50的内壁51所具有的台阶部52的数量如何,最下方的台阶部52与阳极电极2之间的空间都全部被焊料接合用金属膜3填埋。因此,可以获得与上述的图2所示构造相同的效果。此外,开口部50的内壁51也可以呈大于或等于3层的倒阶梯状。
实施方式2.
图23是表示本实施方式涉及的半导体装置111的构造的一个例子的剖视图。图24是表示半导体装置111所具备的半导体装置101的构造的一个例子的剖视图。半导体装置111构成为,在上述的半导体装置110的基础上取代半导体装置100而具有半导体装置101。半导体装置101构成为,在半导体装置100的基础上变更了开口部50的形状。
如图23及24所示,半导体装置101所具备的保护膜5的开口部50的内壁51呈从第2开口缘54朝向第1开口缘53而直径变大的倒锥状。由此,在从焊料接合用金属膜3的背面到上表面地观察形成于开口部50内的焊料接合用金属膜3时,可以说焊料接合用金属膜3成为正锥状。开口部50内的焊料接合用金属膜3的直径(换言之,与厚度方向垂直的方向上的尺寸)从背面到上表面而逐渐变大。
在本例子中,在从防氧化用金属膜4侧俯视观察焊料接合用金属膜3及防氧化用金属膜4时,焊料接合用金属膜3的不与防氧化用金属膜4重叠的第1部分30成为被虚线117包围的部分。该部分是焊料接合用金属膜3的周端部,防氧化用金属膜4不位于该周端部之上。因而,在防氧化用金属膜4之上形成有焊料层6的情况下,如图23所示,焊料层6不位于焊料接合用金属膜3的周端部的上方。
如上所述,在本实施方式中,与上述的实施方式1同样地,使得焊料层6不位于焊料接合用金属膜3的周端部的上方,因此能够降低由与焊料接合用金属膜3和焊料层6的热膨胀系数之差对应地产生的应力对阳极电极2带来的影响。由此,能够降低在阳极电极2产生裂纹、或阳极电极2从半导体衬底1剥离的可能性。因此,半导体装置111的耐久性提高。
此外,如本实施方式所示,通过将保护膜5的开口部50的内壁51设为倒锥状,从而能够通过保护膜5容易地将焊料接合用金属膜3的第1部分30覆盖。
接着,说明半导体装置111的制造方法的一个例子。图25~27是表示半导体装置111的制造方法的一个例子的剖视图。在获得了上述的图7所示的构造之后,如图25所示,在图7所示的构造之上形成成为保护膜5的绝缘膜190。接着,使用照相制版技术将绝缘膜190局部地除去,从而如图26所示,在半导体衬底1及阳极电极2之上形成具有使阳极电极2局部地露出的开口部50的保护膜5。具有倒锥状的内壁51的开口部50能够使用照相制版技术形成。接着,如图27所示,例如使用镀敷法而在阳极电极2的露出部分20之上形成焊料接合用金属膜3。以后的制造工序与实施方式1相同。
如此,在本实施方式中,在具有倒锥状的内壁51的开口部50内,使用镀敷法形成焊料接合用金属膜3及防氧化用金属膜4。由此,能够简单地使焊料接合用金属膜3的周端部在俯视观察时不被防氧化用金属膜4覆盖。因此,能够简单地提高半导体装置111的耐久性。
实施方式3.
图28是表示本实施方式涉及的半导体装置112的构造的一个例子的剖视图。图29是表示半导体装置112所具备的半导体装置102的构造的一个例子的剖视图。半导体装置112构成为,在上述的半导体装置110的基础上取代半导体装置100而具有半导体装置102。半导体装置102构成为,在半导体装置100的基础上取代保护膜5而具有绝缘膜500。
如图28及29所示,就半导体装置102而言,在阳极电极2之上形成有焊料接合用金属膜3。此外,在焊料接合用金属膜3的上表面的一部分之上形成有防氧化用金属膜4。并且,在焊料接合用金属膜3的从防氧化用金属膜4露出的部分形成有绝缘膜500。绝缘膜500为焊料润湿性低的膜,例如由氧化膜构成。绝缘膜500例如由与焊料接合用金属膜3的金属材料相同的金属材料的氧化物构成。
在本例子中,在从防氧化用金属膜4侧俯视观察焊料接合用金属膜3及防氧化用金属膜4时,焊料接合用金属膜3的不与防氧化用金属膜4重叠的第1部分30成为被虚线617包围的部分。该部分是焊料接合用金属膜3的周端部,防氧化用金属膜4不位于该周端部之上。因而,在防氧化用金属膜4之上形成有焊料层6的情况下,如图28所示,焊料层6不位于焊料接合用金属膜3的周端部的上方。焊料接合用金属膜3的第1部分30被绝缘膜500覆盖。
如上所述,在本实施方式中,与上述的实施方式1及2同样地,由于焊料层6不位于焊料接合用金属膜3的周端部的上方,因此能够降低由与焊料接合用金属膜3和焊料层6的热膨胀系数之差对应地产生的应力对阳极电极2带来的影响。由此,能够降低在阳极电极2产生裂纹、或阳极电极2从半导体衬底1剥离的可能性。因此,半导体装置112的耐久性提高。
此外,如本例子所示,在绝缘膜500由与焊料接合用金属膜3的金属材料相同的金属材料的氧化物构成的情况下,能够通过将焊料接合用金属膜3的一部分氧化而简单地形成绝缘膜500。
接着,说明半导体装置112的制造方法。图30及31是表示半导体装置112的制造方法的一个例子的剖视图。在获得了上述的图7所示的构造之后,如图30所示,在阳极电极2之上形成焊料接合用金属膜3。接着,如图31所示,在焊料接合用金属膜3的上表面的一部分之上形成防氧化用金属膜4。具体而言,在焊料接合用金属膜3的上表面中的除周端部以外的部分形成防氧化用金属膜4。关于焊料接合用金属膜3及防氧化用金属膜4,能够在使用镀敷法、溅射法或蒸镀法形成了金属膜之后,使用照相制版技术对该金属膜进行图案化来形成。接着,将焊料接合用金属膜3中的从防氧化用金属膜4露出的部分氧化。由此,在该部分形成绝缘膜500,获得图29所示的构造。以后的制造工序与实施方式1相同。
如此,在本实施方式中,通过将焊料接合用金属膜3中的从防氧化用金属膜4露出的部分氧化,从而能够简单地形成覆盖该部分的绝缘膜500。
在上述的例子中,半导体装置100~102为二极管,但也可以是二极管以外的装置。例如,半导体装置100~102也可以是功率MOSFET(Metal Oxide Semiconductor FieldEffect Transistor),还可以是IGBT(Insulated Gate Bipolar Transistor)。此外,本公开不仅适用于功率器件,能够普遍地适用于半导体器件。
关于本发明,可以在本发明的范围内将各实施方式自由组合、或对各实施方式适当进行变形、省略。
标号的说明
1半导体衬底,2阳极电极,3焊料接合用金属膜,4防氧化用金属膜,5保护膜,6焊料层,50开口部,51内壁,111、112、113半导体装置,500绝缘膜。

Claims (18)

1.一种半导体装置,具备:
半导体衬底;
所述半导体衬底之上的电极;
所述电极之上的焊料接合用金属膜;
所述焊料接合用金属膜之上的防氧化用金属膜;以及
所述防氧化用金属膜之上的焊料层,
在从所述防氧化用金属膜侧俯视观察所述焊料接合用金属膜及所述防氧化用金属膜时,所述焊料接合用金属膜具有不与所述防氧化用金属膜重叠的第1部分。
2.根据权利要求1所述的半导体装置,其中,
还具备绝缘膜,在从所述防氧化用金属膜侧俯视观察所述焊料接合用金属膜及所述防氧化用金属膜时,该绝缘膜覆盖所述第1部分。
3.根据权利要求2所述的半导体装置,其中,
所述绝缘膜具有在其厚度方向上贯通的开口部,
所述焊料接合用金属膜及所述防氧化用金属膜位于所述开口部内。
4.根据权利要求3所述的半导体装置,其中,
所述开口部的内壁呈倒阶梯状,
所述内壁具有将所述第1部分覆盖的台阶部。
5.根据权利要求3所述的半导体装置,其中,
所述开口部的内壁呈倒锥状。
6.根据权利要求2所述的半导体装置,其中,
所述绝缘膜由与所述焊料接合用金属膜的金属材料相同的金属材料的氧化物构成。
7.一种半导体装置的制造方法,其是权利要求1所述的半导体装置的制造方法,
该半导体装置的制造方法具备:
第1工序,使用镀敷法形成所述焊料接合用金属膜;以及
第2工序,使用镀敷法在所述焊料接合用金属膜之上形成防氧化用金属膜。
8.根据权利要求7所述的半导体装置的制造方法,其中,
还具备:第3工序,在所述第1工序之前,在所述半导体衬底之上形成具有使所述电极露出的开口部的绝缘膜,
所述开口部具有所述电极侧的第1开口缘和与该第1开口缘相反侧的第2开口缘,
在所述第3工序中,以使得在从所述第2开口缘观察的俯视时,所述电极的由于所述开口部而露出的露出部分具有不与所述绝缘膜重叠的第2部分和与所述绝缘膜重叠的第3部分的方式,形成所述绝缘膜,
在所述第1工序中,使用镀敷法,在所述第2部分及第3部分之上形成所述焊料接合用金属膜。
9.根据权利要求8所述的半导体装置的制造方法,其中,
在所述第3工序中,以使得所述开口部的内壁呈倒锥状的方式形成所述绝缘膜。
10.根据权利要求8所述的半导体装置的制造方法,其中,
在所述第3工序中,以使得所述开口部的内壁成为具有台阶部的倒阶梯状的方式形成所述绝缘膜,所述台阶部与所述第3部分隔开间隙而相对,
在所述第1工序中,以填埋所述间隙的方式,使用镀敷法形成所述焊料接合用金属膜。
11.根据权利要求10所述的半导体装置的制造方法,其中,
在所述第3工序中,通过堆叠多次相同材料的膜而形成所述绝缘膜。
12.根据权利要求10所述的半导体装置的制造方法,其中,
所述第3工序具有:
第4工序,在所述电极之上形成第1膜;
第5工序,在所述第1膜之上形成成为所述绝缘膜的第2膜;
第6工序,将所述第2膜局部地除去而使所述第1膜露出;
第7工序,在所述第6工序之后,通过将所述第1膜除去而形成所述绝缘膜。
13.根据权利要求12所述的半导体装置的制造方法,其中,
所述第1膜是由与所述电极的金属材料不同的金属材料构成的金属膜。
14.根据权利要求12所述的半导体装置的制造方法,其中,
所述第1膜是氧化膜。
15.根据权利要求13或14所述的半导体装置的制造方法,其中,
在所述第7工序中,使用各向同性的湿式蚀刻而除去所述第1膜。
16.根据权利要求10所述的半导体装置的制造方法,其中,
所述第3工序具有:
第4工序,在所述电极之上形成成为所述绝缘膜的膜;
第5工序,将所述膜局部地除去而使所述电极露出;以及
第6工序,在所述第5工序之后,通过将所述电极局部地除去而形成所述绝缘膜。
17.根据权利要求16所述的半导体装置的制造方法,其中,
在所述第6工序中,使用各向同性的湿式蚀刻将所述电极局部地除去。
18.一种半导体装置的制造方法,其是权利要求2所述的半导体装置的制造方法,
该半导体装置的制造方法具备:
第1工序,形成所述焊料接合用金属膜;
第2工序,在所述焊料接合用金属膜的上表面的一部分之上形成所述防氧化用金属膜;以及
第3工序,将所述焊料接合用金属膜中的从所述防氧化用金属膜露出的部分氧化而形成所述绝缘膜。
CN201910576377.4A 2018-07-04 2019-06-28 半导体装置及半导体装置的制造方法 Pending CN110690119A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2018127211A JP2020009823A (ja) 2018-07-04 2018-07-04 半導体装置及び半導体装置の製造方法
JP2018-127211 2018-07-04

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN202410265865.4A Division CN118116897A (zh) 2018-07-04 2019-06-28 半导体装置及半导体装置的制造方法

Publications (1)

Publication Number Publication Date
CN110690119A true CN110690119A (zh) 2020-01-14

Family

ID=68943845

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910576377.4A Pending CN110690119A (zh) 2018-07-04 2019-06-28 半导体装置及半导体装置的制造方法

Country Status (4)

Country Link
US (1) US10950566B2 (zh)
JP (1) JP2020009823A (zh)
CN (1) CN110690119A (zh)
DE (1) DE102019209065B4 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022075360A (ja) * 2020-11-06 2022-05-18 東洋インキScホールディングス株式会社 電子デバイスパッケージ及びその製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020192935A1 (en) * 2001-06-15 2002-12-19 Rajeev Joshi Semiconductor die including conductive columns
US20070200219A1 (en) * 2006-02-21 2007-08-30 Ralf Otremba Power Semiconductor Device And Method For Producing It
JP2013016538A (ja) * 2011-06-30 2013-01-24 Toyota Motor Corp 半導体装置及びその製造方法
CN104603921A (zh) * 2012-09-04 2015-05-06 三菱电机株式会社 半导体装置、半导体装置的制造方法
JP2016111290A (ja) * 2014-12-10 2016-06-20 三菱電機株式会社 半導体素子、半導体装置および半導体素子の製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63305532A (ja) 1987-06-05 1988-12-13 Toshiba Corp バンプの形成方法
JPH03177069A (ja) * 1989-12-05 1991-08-01 Fuji Electric Co Ltd ショットキー・バリア・ダイオード
JP2002158363A (ja) * 2000-11-17 2002-05-31 Matsushita Electric Ind Co Ltd ショットキバリアダイオードの電極構造
JP3661695B2 (ja) 2003-07-11 2005-06-15 株式会社デンソー 半導体装置
JP6264230B2 (ja) * 2014-08-28 2018-01-24 三菱電機株式会社 半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020192935A1 (en) * 2001-06-15 2002-12-19 Rajeev Joshi Semiconductor die including conductive columns
US20070200219A1 (en) * 2006-02-21 2007-08-30 Ralf Otremba Power Semiconductor Device And Method For Producing It
JP2013016538A (ja) * 2011-06-30 2013-01-24 Toyota Motor Corp 半導体装置及びその製造方法
CN104603921A (zh) * 2012-09-04 2015-05-06 三菱电机株式会社 半导体装置、半导体装置的制造方法
JP2016111290A (ja) * 2014-12-10 2016-06-20 三菱電機株式会社 半導体素子、半導体装置および半導体素子の製造方法

Also Published As

Publication number Publication date
JP2020009823A (ja) 2020-01-16
DE102019209065B4 (de) 2023-10-19
US20200013741A1 (en) 2020-01-09
DE102019209065A1 (de) 2020-01-09
US10950566B2 (en) 2021-03-16

Similar Documents

Publication Publication Date Title
US6479900B1 (en) Semiconductor device and method of manufacturing the same
US7265440B2 (en) Methods and apparatus for packaging integrated circuit devices
JP2792532B2 (ja) 半導体装置の製造方法及び半導体ウエハー
JP2008016855A (ja) 積層チップを備えた半導体素子、および、その製造方法
KR100315030B1 (ko) 반도체패키지의제조방법
JP4379102B2 (ja) 半導体装置の製造方法
JP2000244012A (ja) Iii族窒化物系化合物半導体素子の製造方法
JP2005019830A (ja) 半導体装置の製造方法
JP2002319588A (ja) 半導体素子のボンドパッド及びその形成方法
CN110690119A (zh) 半导体装置及半导体装置的制造方法
JP5139039B2 (ja) 半導体装置及びその製造方法
JP2772606B2 (ja) 集積半導体デバイス上にバンプ構造を形成する方法
JP4046568B2 (ja) 半導体装置、積層型半導体装置およびそれらの製造方法
JP4722690B2 (ja) 半導体装置およびその製造方法
CN118116897A (zh) 半导体装置及半导体装置的制造方法
JP6398203B2 (ja) 半導体装置
JPH04247632A (ja) 半導体装置
JP2007123941A (ja) 半導体装置の製造方法
KR100700395B1 (ko) 반도체 장치의 제조 방법
JP2016219749A (ja) 半導体装置および半導体装置の製造方法
JP4148593B2 (ja) 半導体装置の製造方法
JP2015142009A (ja) 半導体装置
JP3298570B2 (ja) 半導体装置の製造方法
JPH0373535A (ja) 半導体装置およびその製造方法
WO2023163223A1 (ja) 半導体装置及び半導体装置の製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination