WO2023163223A1 - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

Info

Publication number
WO2023163223A1
WO2023163223A1 PCT/JP2023/007372 JP2023007372W WO2023163223A1 WO 2023163223 A1 WO2023163223 A1 WO 2023163223A1 JP 2023007372 W JP2023007372 W JP 2023007372W WO 2023163223 A1 WO2023163223 A1 WO 2023163223A1
Authority
WO
WIPO (PCT)
Prior art keywords
semiconductor chip
metal terminals
semiconductor device
chip
metal
Prior art date
Application number
PCT/JP2023/007372
Other languages
English (en)
French (fr)
Inventor
健太郎 新井
Original Assignee
ラピスセミコンダクタ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ラピスセミコンダクタ株式会社 filed Critical ラピスセミコンダクタ株式会社
Publication of WO2023163223A1 publication Critical patent/WO2023163223A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N

Definitions

  • the present invention relates to a semiconductor device, particularly to a semiconductor device having a structure in which a core chip is mounted on a base chip, and a manufacturing method thereof.
  • WL-CSP Wafer Level Chip Size Package
  • circuit elements formed on the main surface of a semiconductor substrate are connected to external elements by rewiring (for example, Patent Document 1).
  • wire bonding or through electrodes are used to connect the upper and lower chips.
  • the present invention has been made in view of the above problems, and it is an object of the present invention to reduce the chip size with a simple configuration in a semiconductor device having a WL-CSP structure.
  • a semiconductor device comprises a plurality of first metal terminals formed in one region of one surface, a plurality of external metal terminals formed in another region of the one surface, and the plurality of first metal terminals.
  • a method of manufacturing a semiconductor device includes: a plurality of first metal terminals formed in one region of one surface; a plurality of external metal terminals formed in another region of the one surface; a plurality of second metal terminals and a plurality of the plurality of external metal terminals; a second semiconductor chip on one surface of which a bonding layer made of an oxide film is formed so as to fill spaces between second metal terminals, each of the plurality of second metal terminals and the first semiconductor chip; a first step of mounting the first semiconductor chip on the first semiconductor chip by bonding the bonding layers so that each of the plurality of first metal terminals formed in the above is in contact with each other; after the first step, a second step of processing the side surface of the second semiconductor chip; and facing the first surface of the first semiconductor chip and the second semiconductor chip facing the first surface of the first semiconductor chip.
  • a third step of forming a metal film covering the surface other than the surface a fourth step of forming a resist film having an opening on the metal film; a fifth step of forming a post electrode on the external metal terminal of the first semiconductor chip through a metal film; removing the metal film and the resist film; and a sixth step of forming a buried layer in which the second semiconductor chip and the post electrodes are buried.
  • the semiconductor device of the present invention it is possible to reduce the chip size with a simple configuration in a semiconductor device having a WL-CSP structure.
  • FIG. 1 is a top view showing the configuration of a semiconductor device;
  • FIG. 2 is a cross-sectional view along line 2-2 of the semiconductor device in FIG. 1;
  • FIG. 4 is a flow chart showing a manufacturing process of a semiconductor device;
  • FIG. 4 is a cross-sectional view of the semiconductor device in a core chip mounting process;
  • FIG. 4 is a cross-sectional view of the semiconductor device in a core chip thinning process;
  • FIG. 4 is a cross-sectional view of the semiconductor device in a core chip side surface processing step;
  • FIG. 4 is a cross-sectional view of the semiconductor device in a UBM film formation step;
  • 4 is a cross-sectional view of the semiconductor device in a resist forming step;
  • FIG. 4 is a cross-sectional view of the semiconductor device in a resist exposure/development process;
  • FIG. 4 is a cross-sectional view of the semiconductor device in a Cu post forming step;
  • FIG. 4 is a cross-sectional view of the semiconductor device in a resist removing step;
  • FIG. 10 is a cross-sectional view of the semiconductor device in the UBM film removing step;
  • FIG. 4 is a cross-sectional view of the semiconductor device in a mold forming step;
  • FIG. 4 is a cross-sectional view of the semiconductor device in a mold grinding step;
  • FIG. 4 is a cross-sectional view of the semiconductor device in a solder terminal forming step;
  • FIG. 4 is a cross-sectional view of the semiconductor device in a dicing step;
  • FIG. 1 is a top view of a semiconductor device 100 according to an embodiment of the present invention, viewed from above an element formation surface (surface 1).
  • a semiconductor device 100 has a structure in which a core chip 12 is mounted on a base chip 11 .
  • a plurality of Cu posts (not shown in FIG. 1) forming part of the wiring pattern are formed around the core chip.
  • a solder terminal 13 is formed on the upper surface of each of the plurality of Cu posts, and is arranged so as to surround the periphery of the core chip 12 in a top view as shown in FIG.
  • FIG. 2 is a cross-sectional view taken along line 2-2 in FIG.
  • a semiconductor device 100 is composed of a base chip 11 , a core chip 12 , a UBM 24 , a Cu post 25 and a mold 26 .
  • an upper surface which is an element mounting surface of the base chip 11
  • a plurality of Cu connection terminals 22B and external connection terminals 23 an oxide film 21 formed to fill the space between them, is formed.
  • a lower surface of the core chip 12 which is the surface facing the upper surface of the base chip 11, there are a plurality of Cu connection terminals 22A and an oxide film 21 formed to fill the spaces between them. is formed.
  • the oxide film 21 is composed of SiO2, for example.
  • the oxide film 21 formed on the base chip 11 forms a bonding layer together with the Cu connection terminals 22B in the areas where the Cu connection terminals 22B are formed.
  • the oxide film 21 formed on the core chip 12 forms a bonding layer together with the Cu connection terminals 22A in the formation regions of the Cu connection terminals 22A.
  • the external connection terminals 23 are provided in the area where the Cu posts 25 are formed on the upper surface of the base chip 11 . This area is formed at a position adjacent to the formation area of the Cu connection terminal 22B.
  • the UBM 24 is a UBM (Under Barrier Metal) film provided to form the Cu post 25, and is composed of, for example, a metal film made up of a Ti layer and a Cu layer.
  • the UBM 24 is formed on the external connection terminals 23 on the top surface of the base chip 11 .
  • the Cu post 25 is a columnar post electrode made of Cu.
  • the Cu post 25 is formed on the upper surface of the base chip 11 and connected to the base chip 11 via the UBM 24 and external connection terminals 23 .
  • a solder terminal 13 is formed on the top of the Cu post 25 (that is, on the side opposite to the base chip 11).
  • the mold 26 is a sealing layer made of, for example, thermosetting epoxy resin.
  • the mold 26 is formed to embed the core chip 12 and the Cu posts 25 on the top surface of the base chip 11 .
  • the core chip 12 has a frustum shape in which the upper surface (that is, the surface opposite to the lower surface) is smaller than the lower surface.
  • the core chip 12 has an inclined (tapered) side surface and has a shape that narrows from the lower surface toward the upper surface.
  • the core chip 12 After being mounted on the base chip 11, the core chip 12 is subjected to side processing by dicing to form an inclination. Further, side surface processing by etching may be performed after side surface processing by dicing. Since the side surface is inclined in this way, the side surface of the core chip 12 is sufficiently coated during the UBM film forming process and the photolithography process for forming the Cu post 25 in the following manufacturing process. It becomes possible to
  • FIG. 3 is a flow chart showing the flow of the manufacturing method.
  • 4A-4D, 5A-5C, 6A-6C and 7A-7C are cross-sectional views of the wafer at each step of the flow chart of FIG.
  • core chip mounting processing is performed to mount the core chip 12 on the upper surface of the base chip 11 (STEP 101).
  • the base chip 11 having the oxide film 21 and the Cu connection terminals 22A formed thereon, and the core chip 12 having the oxide film 21 and the Cu connection terminals 22B formed thereon are prepared, and the Cu on the base chip 11 side is prepared.
  • the core chip 12 is mounted on the base chip 11 so that the positions of the connection terminals 22B and the positions of the Cu connection terminals 22A on the core chip 12 side overlap.
  • a core chip thinning process is performed on the wafer shown in FIG. 4A (STEP 102). Specifically, the core chip 12 mounted on the base chip 11 is thinned by grinding. This reduces the thickness of the core chip 12 as shown in FIG. 4B. In this embodiment, for example, the core chip 12 having a thickness of about 725 ⁇ m is thinned to a thickness of about 100 ⁇ m.
  • the wafer shown in FIG. 4B is subjected to side processing of core chips (STEP 103). Specifically, the side portion of the core chip 12 is processed by dicing and etching. As a result, as shown in FIG. 4C, a slope is formed on the side surface of the core chip 12 .
  • a UBM film forming process is performed on the wafer shown in FIG. 4C (STEP 104). Specifically, a UBM (Under Barrier Metal) film 31 is formed to cover the oxide film 21 and Cu connection terminals 22B exposed on the wafer surface and the surface of the core chip 12 including the upper and side portions.
  • the UBM film 31 is formed, for example, by forming a laminated film of Ti serving as an adhesion layer and Cu serving as a seed layer by a sputtering method. As a result, a UBM film 31 is formed to cover the entire surface of the wafer, as shown in FIG. 4D.
  • a resist forming process is performed on the wafer shown in FIG. 4D (STEP 105). Specifically, a resist film 32 is formed to further cover the surface of the UBM film 31 . Thereby, as shown in FIG. 5A, a resist film 32 is formed to cover the entire surface of the wafer.
  • resist exposure/development processing is performed on the wafer shown in FIG. 5A (STEP 106). Specifically, the resist film 32 formed in STEP 105 is patterned for forming the Cu posts 25, and then exposed and developed. As a result, as shown in FIG. 5B, a resist mask is formed by removing the resist film at the positions where the Cu posts 25 are to be formed.
  • a Cu post forming process is performed on the wafer shown in FIG. 5B (STEP 107). Specifically, using the resist mask formed in STEP 106, Cu is deposited by plating. As a result, Cu posts 25 are formed at the positions of the openings of the resist mask, as shown in FIG. 5C.
  • a resist removing process is performed on the wafer shown in FIG. 5C (STEP 108). Specifically, the resist is removed by ashing using an asher device, immersion in an organic stripping solution, or the like. Thereby, as shown in FIG. 6A, the resist film 32 formed on the upper surface of the wafer is removed.
  • the UBM film removal process is performed on the wafer shown in FIG. 6A (STEP 109). Specifically, the Cu layer and the Ti layer forming the UBM film 31 are removed by wet etching. As a result, the UBM film 31 formed on the upper surface of the wafer is removed, as shown in FIG. 6B.
  • a mold forming process is performed on the wafer shown in FIG. 6B (STEP 110). Specifically, the core chip 12 and the exposed surfaces of the Cu posts 25 are covered with a mold resin. As a result, the entire wafer surface is covered with the mold 26, as shown in FIG. 6C.
  • mold grinding is performed on the wafer shown in FIG. 6C (STEP 111). Specifically, the mold layer is ground to a position where the upper surfaces of the Cu posts 25 can be seen. As a result, as shown in FIG. 7A, the portion of the mold 26 that exceeds the height of the Cu post 25 is removed.
  • a solder terminal forming process is performed on the wafer shown in FIG. 7A (STEP 112). Specifically, a solder terminal is formed on the upper surface of the Cu post 25, ie, the surface exposed from the mold 26, by solder printing or ball mounting. As a result, a wafer with solder terminals 13 is formed as shown in FIG. 7B.
  • the wafer shown in FIG. 7B is subjected to dicing (STEP 113). Specifically, a dicer is used to separate the wafer into individual chips. Thereby, a semiconductor device as shown in FIG. 7C is formed.
  • the semiconductor device 100 is manufactured through the steps described above.
  • the core chip 12 is connected to the base chip 11 so that the Cu connection terminals 22B formed on the surface of the base chip 11 and the Cu connection terminals 22A formed on the surface of the core chip 12 are directly connected. Mount on top.
  • the side surface of the core chip 12 is processed to form a tapered slope having a predetermined angle.
  • the entire surface of the core chip 12 (more specifically, the surface other than the surface to be bonded to the base chip 11) is fully covered in the subsequent UBM film forming process and resist forming process. It becomes possible to coat.
  • the UBM film and resist were formed with a core chip having a vertical edge shape mounted, the side surface of the core chip would not be coated, making it difficult to form a wiring pattern.
  • the semiconductor device 100 of the present embodiment by providing the tapered slope on the side surface of the core chip, it becomes possible to easily form the UBM film on the surface of the core chip and perform photolithography.
  • the core chip 12 is thinned and side-faced after the core chip 12 is mounted on the base chip 11, the core chip 12 having a certain thickness is used as the base. It can be mounted on the chip 11 .
  • connection terminal is not limited to the Cu connection terminal, and may be an Al connection terminal made of Al (aluminum), for example.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

１の面の１の領域に形成された複数の第１金属端子、他の領域に形成された複数の外部金属端子及びその間を埋めるように設けられた酸化膜からなる接合層を有する第１の半導体チップと、第１の半導体チップの１の面と対向する対向面に形成された複数の第２金属端子及びその間を埋めるように対向面に設けられた酸化膜からなる接合層を有し、各々の金属端子同士が接するように接合層同士が接合されることにより、第１の半導体チップ上に搭載された第２の半導体チップと、第１の半導体チップの１の面の上方に形成され、金属膜を介して第１の半導体チップの外部金属端子上に設けられたポスト電極と、第１の半導体チップの１の面上において、第２の半導体チップ及びポスト電極を埋設する埋設層と、を有する。

Description

半導体装置及び半導体装置の製造方法
　本発明は、半導体装置、特にベースチップの上にコアチップが搭載された構造を有する半導体装置及びその製造方法に関する。
　ＬＳＩチップのパッケージとして、ウエハプロセスで再配線、電極の形成、樹脂封止及びダイシングまでを行うＷＬ－ＣＳＰ（Wafer level Chip Size Package）が用いられている。ＷＬ－ＣＳＰでは、半導体基板の主面に形成された回路素子を再配線により外部素子と接続することが行われる（例えば、特許文献１）。
特開２０１９－６２０６５号公報
　ＷＬ－ＣＳＰ構造の半導体装置において、複数枚のチップを積ねて１つのパッケージに収める場合、ワイヤボンディングや貫通電極を用いて上下のチップ同士を接続することが行われる。
　しかし、ワイヤボンディングや貫通電極を用いた場合、その分だけチップサイズが大きくなるため、パッケージを小型化することが困難であるという問題があった。
　本発明は上記問題点に鑑みてなされたものであり、ＷＬ－ＣＳＰ構造の半導体装置において、簡易な構成でチップサイズの小型化を実現することを目的とする。
　本発明に係る半導体装置は、１の面の１の領域に形成された複数の第１金属端子、前記１の面の他の領域に形成された複数の外部金属端子及び前記複数の第１金属端子及び前記複数の外部金属端子の間を埋めるように前記１の面に設けられた酸化膜からなる接合層を有する第１の半導体チップと、前記第１の半導体チップの前記１の面と対向する対向面に形成された複数の第２金属端子及び前記複数の第２金属端子の間を埋めるように前記対向面に設けられた酸化膜からなる接合層を有し、当該複数の第２金属端子の各々と前記第１の半導体チップに形成された前記複数の第１金属端子の各々とが接するように前記接合層同士が接合されることにより、前記第１の半導体チップ上に搭載された第２の半導体チップと、前記第１の半導体チップの前記１の面の上方に形成され、金属膜を介して前記第１の半導体チップの前記外部金属端子上に設けられたポスト電極と、前記第１の半導体チップの前記１の面上において、前記第２の半導体チップ及び前記ポスト電極を埋設する埋設層と、を有することを特徴とする。
　本発明に係る半導体装置の製造方法は、１の面の１の領域に形成された複数の第１金属端子、前記１の面の他の領域に形成された複数の外部金属端子及び前記複数の第１金属端子及び前記複数の外部金属端子の間を埋めるように前記１の面に設けられた酸化膜からなる接合層を有する第１の半導体チップに、複数の第２金属端子及び前記複数の第２金属端子の間を埋めるように設けられた酸化膜からなる接合層が１の面に形成された第２の半導体チップを、当該複数の第２金属端子の各々と前記第１の半導体チップに形成された前記複数の第１金属端子の各々とが接するように前記接合層同士を接合させることにより、前記第１の半導体チップ上に搭載する第１工程と、前記第１工程の後、前記第２の半導体チップの側面を加工する第２工程と、前記第１の半導体チップの前記１の面及び前記第２の半導体チップの前記第１の半導体チップの前記１の面に対向する対向面を除く表面を被覆する金属膜を形成する第３工程と、前記金属膜上に開口部を有するレジスト膜を形成する第４工程と、前記レジスト膜の前記開口部に対応する領域に、前記金属膜を介して前記第１の半導体チップの前記外部金属端子上にポスト電極を形成する第５工程と、前記金属膜及び前記レジスト膜を除去し、前記第１の半導体チップの前記１の面上において、前記第２の半導体チップ及び前記ポスト電極を埋設する埋設層を形成する第６工程と、を含むことを特徴とする。
　本発明の半導体装置によれば、ＷＬ－ＣＳＰ構造の半導体装置において、簡易な構成でチップサイズの小型化を実現することが可能となる。
半導体装置の構成を示す上面図である。 図１の半導体装置の２－２線に沿った断面図である。 半導体装置の製造工程を示すフローチャートである。 コアチップ搭載工程における半導体装置の断面図である。 コアチップ薄化工程における半導体装置の断面図である。 コアチップ側面加工工程における半導体装置の断面図である。 ＵＢＭ膜形成工程における半導体装置の断面図である。 レジスト形成工程における半導体装置の断面図である。 レジスト露光／現像工程における半導体装置の断面図である。 Ｃｕポスト形成工程における半導体装置の断面図である。 レジスト除去工程における半導体装置の断面図である。 ＵＢＭ膜除去工程における半導体装置の断面図である。 モールド形成工程における半導体装置の断面図である。 モールド研削工程における半導体装置の断面図である。 半田端子形成工程における半導体装置の断面図である。 ダイシング工程における半導体装置の断面図である。
　以下に本発明の好適な実施例を詳細に説明する。なお、以下の各実施例における説明及び添付図面においては、実質的に同一または等価な部分には同一の参照符号を付している。
　図１は、本発明の実施例に係る半導体装置１００を素子形成面（１の面）の上方から見た上面図である。
　半導体装置１００は、ベースチップ１１の上にコアチップ１２が搭載された構造を有する。コアチップの周囲には配線パターンの一部をなす複数のＣｕポスト（図１では図示を省略）が形成されている。複数のＣｕポストの各々の上面には半田端子１３が形成され、図１に示すように上面視でコアチップ１２の周縁を囲むように配置されている。
　図２は、図１の２－２線に沿った断面図である。半導体装置１００は、ベースチップ１１、コアチップ１２、ＵＢＭ２４、Ｃｕポスト２５及びモールド２６から構成されている。ベースチップ１１の素子搭載面である１の表面（以下、上面と称する）には、複数のＣｕ接続端子２２Ｂ及び外部接続端子２３と、これらの間を埋めるように形成された酸化膜２１と、が形成されている。また、ベースチップ１１の上面に対向する対向面であるコアチップ１２の１の表面（以下、下面と称する）には、複数のＣｕ接続端子２２Ａ及びこれらの間を埋めるように形成された酸化膜２１が形成されている。
　酸化膜２１は、例えばＳｉＯ２から構成されている。ベースチップ１１上に形成された酸化膜２１は、Ｃｕ接続端子２２Ｂの形成領域において、Ｃｕ接続端子２２Ｂとともに接合層を形成している。同様に、コアチップ１２上に形成された酸化膜２１は、Ｃｕ接続端子２２Ａの形成領域において、Ｃｕ接続端子２２Ａとともに接合層を形成している。
　ベースチップ１１の上面及びコアチップ１２の下面は、Ｃｕ接続端子２２ＡとＣｕ接続端子２２Ｂとが接するように、各々の接合層同士が接合されている。これにより、Ｃｕ－Ｃｕ接続が形成され、ベースチップ１１とコアチップ１２とが直接接続される。
　外部接続端子２３は、ベースチップ１１の上面のＣｕポスト２５の形成領域に設けられている。当該領域は、Ｃｕ接続端子２２Ｂの形成領域に隣接する位置に形成されている。
　ＵＢＭ２４は、Ｃｕポスト２５を形成するために設けられたＵＢＭ（Under Barrier Metal）膜であり、例えばＴｉ層及びＣｕ層からなる金属膜によって構成されている。ＵＢＭ２４は、ベースチップ１１の上面の外部接続端子２３上に形成されている。
　Ｃｕポスト２５は、Ｃｕから構成された柱状のポスト電極である。Ｃｕポスト２５は、ベースチップ１１の上面に形成され、ＵＢＭ２４及び外部接続端子２３を介してベースチップ１１に接続されている。Ｃｕポスト２５の上部（すなわち、ベースチップ１１とは反対側）には、半田端子１３が形成されている。
　モールド２６は、例えば熱硬化性のエポキシ樹脂から構成される封止層である。モールド２６は、ベースチップ１１の上面において、コアチップ１２及びＣｕポスト２５を埋設するように形成されている。
　コアチップ１２は、下面よりも上面（すなわち、下面とは反対側の面）が小さい錐台の形状を有する。換言すると、コアチップ１２は、側面部に傾斜（テーパ形状）が形成されており、下面から上面に向かって窄まる形状を有する。
　コアチップ１２は、ベースチップ１１上に搭載された後、ダイシングによる側面加工が施され、傾斜が形成される。また、ダイシングによる側面加工の後さらにエッチングによる側面加工を行なってもよい。このように側面部に傾斜が形成されていることにより、下記の製造工程において、Ｃｕポスト２５を形成するためのＵＢＭ膜形成処理及びホトリソ処理を行う際に、コアチップ１２の側面部を十分に被膜することが可能となる。
　次に、本実施例の半導体装置１００の製造方法について説明する。図３は、製造方法の流れを示すフローチャートである。図４Ａ～４Ｄ、５Ａ～５Ｃ、６Ａ～６Ｃ及び７Ａ～７Ｃは、図３のフローチャートの各ステップにおけるウェハの断面図である。
　まず、図４Ａに示すように、ベースチップ１１の上面にコアチップ１２を搭載するコアチップ搭載処理を行う（ＳＴＥＰ１０１）。具体的には、上面に酸化膜２１及びＣｕ接続端子２２Ａが形成されたベースチップ１１と、酸化膜２１及びＣｕ接続端子２２Ｂが形成されたコアチップ１２と、を準備し、ベースチップ１１側のＣｕ接続端子２２Ｂの位置とコアチップ１２側のＣｕ接続端子２２Ａの位置とが重なるように、ベースチップ１１上にコアチップ１２を搭載する。
　次に、図４Ａで示すウェハに対し、コアチップ薄化処理を行う（ＳＴＥＰ１０２）。具体的には、ベースチップ１１に搭載された状態のコアチップ１２に対して研削による薄化処理を行う。これにより、図４Ｂに示すように、コアチップ１２の厚みが薄くなる。本実施例では、例えば約７２５μｍの厚さのコアチップ１２を１００μｍ程度の厚さに薄化する。
　次に、図４Ｂで示すウェハに対し、コアチップの側面加工処理を行う（ＳＴＥＰ１０３）。具体的には、ダイシング及びエッチングにより、コアチップ１２の側面部分を加工する。これにより、図４Ｃに示すように、コアチップ１２の側面部分に斜面が形成される。
　次に、図４Ｃで示すウェハに対し、ＵＢＭ膜形成処理を行う（ＳＴＥＰ１０４）。具体的には、ウェハ表面に露出した酸化膜２１及びＣｕ接続端子２２Ｂとコアチップ１２の上面及び側面部分を含む表面とを被覆するＵＢＭ（Under Barrier Metal）膜３１を形成する。ＵＢＭ膜３１の形成は、例えば、スパッタ法により密着層となるＴｉ及びシード層となるＣｕの積層膜を形成することにより行う。これにより、図４Ｄに示すように、ウェハの表面全体を覆うようにＵＢＭ膜３１が形成される。
　次に図４Ｄで示すウェハに対し、レジスト形成処理を行う（ＳＴＥＰ１０５）。具体的には、ＵＢＭ膜３１の表面をさらに覆うように、レジスト膜３２を形成する。これにより、図５Ａに示すように、ウェハの表面全体を覆うようにレジスト膜３２が形成される。
　次に、図５Ａで示すウェハに対し、レジスト露光／現像処理を行う（ＳＴＥＰ１０６）。具体的には、ＳＴＥＰ１０５で形成したレジスト膜３２に対し、Ｃｕポスト２５を形成するためのパターニングを行った後、露光及び現像を行う。これにより、図５Ｂに示すように、Ｃｕポスト２５の形成位置におけるレジスト膜が除去されたレジストマスクが形成される。
　次に、図５Ｂで示すウェハに対し、Ｃｕポスト形成処理を行う（ＳＴＥＰ１０７）。具体的には、ＳＴＥＰ１０６で形成したレジストマスクを用いて、めっき加工によりＣｕを積層させる。これにより、図５Ｃに示すように、レジストマスクの開口部の位置にＣｕポスト２５が形成される。
　次に、図５Ｃで示すウェハに対し、レジスト除去処理を行う（ＳＴＥＰ１０８）。具体的には、アッシャ装置によるアッシングや有機剥離液への浸漬等によりレジストを除去する。これにより、図６Ａに示すように、ウェハ上面に形成されていたレジスト膜３２が除去される。
　次に、図６Ａで示すウェハに対し、ＵＢＭ膜除去処理を行う（ＳＴＥＰ１０９）。具体的には、ウェットエッチングにより、ＵＢＭ膜３１を構成するＣｕ層及びＴｉ層を除去する。これにより、図６Ｂに示すように、ウェハ上面に形成されていたＵＢＭ膜３１が除去される。
　次に、図６Ｂで示すウェハに対し、モールド形成処理を行う（ＳＴＥＰ１１０）。具体的には、コアチップ１２及びＣｕポスト２５の露出した表面を覆うようにモールド樹脂で被膜する。これにより、図６Ｃに示すように、ウェハ表面全体がモールド２６で被覆される。
　次に、図６Ｃで示すウェハに対し、モールド研削処理を行う（ＳＴＥＰ１１１）。具体的には、Ｃｕポスト２５の上面が見える位置までモールド層を研削する。これにより、図７Ａに示すように、Ｃｕポスト２５の高さを超える部分のモールド２６が除去される。
　次に、図７Ａで示すウェハに対し、半田端子形成処理を行う（ＳＴＥＰ１１２）。具体的には、Ｃｕポスト２５の上面、すなわちモールド２６から露出した表面に、半田印刷又はボール搭載により、半田端子を形成する。これにより、図７Ｂに示すように、半田端子１３を備えたウェハが形成される。
　次に、図７Ｂで示すウェハに対し、ダイシング処理を行う（ＳＴＥＰ１１３）。具体的には、ダイサーを用いてウェハをチップ毎に個片化する。これにより、図７Ｃに示すような半導体装置が形成される。
　以上のような工程を経て半導体装置１００が製造される。
　本実施例の半導体装置１００では、ベースチップ１１の表面に形成されたＣｕ接続端子２２Ｂとコアチップ１２の表面に形成されたＣｕ接続端子２２Ａとが直接接続されるように、コアチップ１２をベースチップ１１上に搭載する。このように、Ｃｕ－Ｃｕ接続を用いてチップを接続することにより、ＷＬ－ＣＳＰ構造の半導体装置において、簡易な構成でチップサイズの小型化を実現することが可能となる。
　また、本実施例の半導体装置１００では、ベースチップ１１にコアチップ１２を搭載した後、コアチップ１２の側面加工を行い、所定の角度を有するテーパ形状の斜面を形成している。このような斜面を形成することにより、その後のＵＢＭ膜の形成処理及びレジストの形成処理において、コアチップ１２の表面全体（より詳細には、ベースチップ１１に接合される面以外の表面）を十分に被覆することが可能となる。
　仮に、本実施例とは異なり、垂直のエッジ形状を有するコアチップを搭載した状態でＵＢＭ膜及びレジストの形成を行った場合、コアチップの側面部分が被膜されず、配線パターンの形成が困難となる。
　本実施例の半導体装置１００によれば、コアチップの側面部にテーパ形状の斜面を設けることにより、コアチップの表面に対するＵＢＭ膜の形成及びホトリソ処理を容易に行うことが可能となる。
　また、一般的に薄いコアチップをベースチップに搭載することは困難である。しかし、本実施例の半導体装置１００の製造方法では、ベースチップ１１上にコアチップ１２を搭載した後でコアチップ１２の薄化及び側面加工の処理を行うため、ある程度厚みのある状態のコアチップ１２をベースチップ１１に搭載することができる。
　なお、本発明は上記実施例で示したものに限られない。例えば、上記実施例では、ベースチップ１１上に設けられる金属接続端子がＣｕ接続端子２２Ｂである場合について説明した。しかし、当該接続端子はＣｕ接続端子に限定されず、例えばＡｌ（アルミニウム）からなるＡｌ接続端子であってもよい。
１００　半導体装置
１１　ベースチップ
１２　コアチップ
１３　半田端子
２１　酸化膜
２２Ａ，２２Ｂ　Ｃｕ接続端子
２４　ＵＢＭ
２５　Ｃｕポスト
２６　モールド
３１　ＵＢＭ膜
３２　レジスト膜

Claims (6)

  1. 　１の面の１の領域に形成された複数の第１金属端子、前記１の面の他の領域に形成された複数の外部金属端子及び前記複数の第１金属端子及び前記複数の外部金属端子の間を埋めるように前記１の面に設けられた酸化膜からなる接合層を有する第１の半導体チップと、
    　前記第１の半導体チップの前記１の面と対向する対向面に形成された複数の第２金属端子及び前記複数の第２金属端子の間を埋めるように前記対向面に設けられた酸化膜からなる接合層を有し、当該複数の第２金属端子の各々と前記第１の半導体チップに形成された前記複数の第１金属端子の各々とが接するように前記接合層同士が接合されることにより、前記第１の半導体チップ上に搭載された第２の半導体チップと、
    　前記第１の半導体チップの前記１の面の上方に形成され、金属膜を介して前記第１の半導体チップの前記外部金属端子上に設けられたポスト電極と、
    　前記第１の半導体チップの前記１の面上において、前記第２の半導体チップ及び前記ポスト電極を埋設する埋設層と、
    　を有することを特徴とする半導体装置。
  2. 　前記第２の半導体チップは、側面部が傾斜しており、前記対向面から上方に向かって窄まる形状を有することを特徴とする請求項１に記載の半導体装置。
  3. 　前記複数の第１金属端子は、Ｃｕ又はＡｌから構成され、
    　前記複数の第２金属端子は、Ｃｕから構成されていることを特徴とする請求項１又は２に記載の半導体装置。
  4. 　１の面の１の領域に形成された複数の第１金属端子、前記１の面の他の領域に形成された複数の外部金属端子及び前記複数の第１金属端子及び前記複数の外部金属端子の間を埋めるように前記１の面に設けられた酸化膜からなる接合層を有する第１の半導体チップに、複数の第２金属端子及び前記複数の第２金属端子の間を埋めるように設けられた酸化膜からなる接合層が１の面に形成された第２の半導体チップを、当該複数の第２金属端子の各々と前記第１の半導体チップに形成された前記複数の第１金属端子の各々とが接するように前記接合層同士を接合させることにより、前記第１の半導体チップ上に搭載する第１工程と、
    　前記第１工程の後、前記第２の半導体チップの側面を加工する第２工程と、
    　前記第１の半導体チップの前記１の面及び前記第２の半導体チップの前記第１の半導体チップの前記１の面に対向する対向面を除く表面を被覆する金属膜を形成する第３工程と、
    　前記金属膜上に開口部を有するレジスト膜を形成する第４工程と、
    　前記レジスト膜の前記開口部に対応する領域に、前記金属膜を介して前記第１の半導体チップの前記外部金属端子上にポスト電極を形成する第５工程と、
    　前記金属膜及び前記レジスト膜を除去し、前記第１の半導体チップの前記１の面上において、前記第２の半導体チップ及び前記ポスト電極を埋設する埋設層を形成する第６工程と、
    　を含むことを特徴とする半導体装置の製造方法。
  5. 　前記第２工程では、前記第２の半導体チップが前記対向面から上方に向かって窄まる形状となるように、ダイシングにより前記第２の半導体チップの側面部に傾斜を形成することを特徴とする請求項４に記載の半導体装置の製造方法。
  6. 　前記第２工程ではさらに、ダイシングの後にエッチングを施すことにより前記第２の半導体チップの側面部に傾斜を形成することを特徴とする請求項５に記載の半導体装置の製造方法。
PCT/JP2023/007372 2022-02-28 2023-02-28 半導体装置及び半導体装置の製造方法 WO2023163223A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2022029035 2022-02-28
JP2022-029035 2022-02-28

Publications (1)

Publication Number Publication Date
WO2023163223A1 true WO2023163223A1 (ja) 2023-08-31

Family

ID=87766348

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2023/007372 WO2023163223A1 (ja) 2022-02-28 2023-02-28 半導体装置及び半導体装置の製造方法

Country Status (1)

Country Link
WO (1) WO2023163223A1 (ja)

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008218926A (ja) * 2007-03-07 2008-09-18 Spansion Llc 半導体装置及びその製造方法
US20110175218A1 (en) * 2010-01-18 2011-07-21 Shiann-Ming Liou Package assembly having a semiconductor substrate
JP2013232646A (ja) * 2012-04-27 2013-11-14 Taiwan Semiconductor Manufacturing Co Ltd センサーデバイス及びｉｃ装置
JP2017055049A (ja) * 2015-09-11 2017-03-16 株式会社東芝 半導体装置および半導体装置の製造方法
JP2018116975A (ja) * 2017-01-16 2018-07-26 ラピスセミコンダクタ株式会社 半導体装置及び半導体装置の製造方法
WO2018230534A1 (ja) * 2017-06-16 2018-12-20 株式会社村田製作所 回路基板および回路モジュール、ならびに回路基板の製造方法および回路モジュールの製造方法
JP2019114607A (ja) * 2017-12-21 2019-07-11 株式会社デンソー 半導体装置およびその製造方法
JP2019192797A (ja) * 2018-04-25 2019-10-31 ラピスセミコンダクタ株式会社 半導体装置及び半導体装置の製造方法
JP2021093397A (ja) * 2019-12-06 2021-06-17 キヤノン株式会社 半導体装置および機器
US20210242152A1 (en) * 2020-02-05 2021-08-05 Invensas Bonding Technologies, Inc. Selective alteration of interconnect pads for direct bonding

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008218926A (ja) * 2007-03-07 2008-09-18 Spansion Llc 半導体装置及びその製造方法
US20110175218A1 (en) * 2010-01-18 2011-07-21 Shiann-Ming Liou Package assembly having a semiconductor substrate
JP2013232646A (ja) * 2012-04-27 2013-11-14 Taiwan Semiconductor Manufacturing Co Ltd センサーデバイス及びｉｃ装置
JP2017055049A (ja) * 2015-09-11 2017-03-16 株式会社東芝 半導体装置および半導体装置の製造方法
JP2018116975A (ja) * 2017-01-16 2018-07-26 ラピスセミコンダクタ株式会社 半導体装置及び半導体装置の製造方法
WO2018230534A1 (ja) * 2017-06-16 2018-12-20 株式会社村田製作所 回路基板および回路モジュール、ならびに回路基板の製造方法および回路モジュールの製造方法
JP2019114607A (ja) * 2017-12-21 2019-07-11 株式会社デンソー 半導体装置およびその製造方法
JP2019192797A (ja) * 2018-04-25 2019-10-31 ラピスセミコンダクタ株式会社 半導体装置及び半導体装置の製造方法
JP2021093397A (ja) * 2019-12-06 2021-06-17 キヤノン株式会社 半導体装置および機器
US20210242152A1 (en) * 2020-02-05 2021-08-05 Invensas Bonding Technologies, Inc. Selective alteration of interconnect pads for direct bonding

Similar Documents

Publication Publication Date Title
US10026707B2 (en) Wafer level package and method
TWI597788B (zh) 半導體裝置及其製造方法
US7285867B2 (en) Wiring structure on semiconductor substrate and method of fabricating the same
US8716109B2 (en) Chip package and fabrication method thereof
JP4995551B2 (ja) 半導体装置及び半導体装置の製造方法
JP5249080B2 (ja) 半導体装置
US10957638B2 (en) Device with pillar-shaped components
US8072068B2 (en) Semiconductor device and a method for manufacturing the same
TW201909343A (zh) 封裝結構及其製造方法
CN108364924B (zh) 半导体装置以及半导体装置的制造方法
JP2005310954A (ja) 半導体パッケージとその製造方法
JP4668938B2 (ja) 半導体装置及びその製造方法
JP2008047732A (ja) 半導体装置及びその製造方法
WO2023163223A1 (ja) 半導体装置及び半導体装置の製造方法
JP4506767B2 (ja) 半導体装置の製造方法
JP4264823B2 (ja) 半導体装置の製造方法
US8742575B2 (en) Semiconductor device and fabrication method thereof
JP4722690B2 (ja) 半導体装置およびその製造方法
CN118843922A (zh) 半导体装置和半导体装置的制造方法
JP7271754B2 (ja) 半導体装置
JP2004172163A (ja) 半導体装置及びその製造方法
US20240178164A1 (en) Sensor package with low aspect ratio through silicon via
JP4946693B2 (ja) 半導体装置
JP6967962B2 (ja) 半導体装置および半導体装置の製造方法
JP5068830B2 (ja) 半導体装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 23760221

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2024503321

Country of ref document: JP

Kind code of ref document: A